CN105187067A

CN105187067A - 高速逐次逼近型模数转换器的电容阵列型数模转换器电路

Info

Publication number: CN105187067A
Application number: CN201510625759.3A
Authority: CN
Inventors: 付秀兰; 孙金中; 郭锐; 高艳丽; 朱家兵
Original assignee: CETC 38 Research Institute
Current assignee: CETC 38 Research Institute
Priority date: 2015-09-28
Filing date: 2015-09-28
Publication date: 2015-12-23
Anticipated expiration: 2035-09-28
Also published as: CN105187067B

Abstract

本发明涉及一种高速逐次逼近型模数转换器的电容阵列型数模转换器电路，包括全差分非二进制权重的开关电容阵列，其输入端分别接输入信号VIP、输入信号VIN、基准高电平VREFT和基准低电平VREFB，其输出端通过采样开关与动态比较器的输入端相连，动态比较器的输出端输出比较结果信号Y_i至开关控制逻辑产生电路的输入端，开关控制逻辑产生电路的输出端输出多个开关控制信号至全差分非二进制权重的开关电容阵列。本发明的电容阵列单元采用C-2C的电容结构，采样模式下的输入总电容是固定常数值，简化输入电压缓冲器的设计，同时扩大了输入信号的带宽；极大降低差分基准电路的驱动能力，从而降低基准电路的功耗来实现整个电路系统的低功耗需求。

Description

高速逐次逼近型模数转换器的电容阵列型数模转换器电路

技术领域

本发明涉及模拟集成电路设计技术领域，尤其是一种高速逐次逼近型模数转换器的电容阵列型数模转换器电路。

背景技术

随着集成电路先进制造工艺技术的发展，半导体工艺已经发展到20纳米以下的节点。半导体工艺的进步给数字电路带来了低电源电压、低功耗、高集成度和小芯片面积等特点。但是对于模拟电路，传统器件的设计变得更加复杂和难以实现，因此在电路系统中将尽可能多的功能由模拟域转化到功能日益强大的数字域去实现成为研究热点。

模数转换器是搭建数字电路和模拟世界的桥梁和纽带，需要能够兼容深亚微米下低电源电压的需求，同时为了满足系统最大数字化的需求需要提供足够宽的输入信号带宽。电容阵列型逐次逼近型模数转换器因其极低功耗以及随着工艺进步转换速度的极大提升逐渐受到人们青睐，其在医疗仪器、工业控制及微机接口等领域应用越来越广泛。然而传统的采用二进制权重的电容阵列型数模转换器的输入总电容随转换精度成幂指数增加，严重限制了高精度下输入信号的带宽。同时，在最高位进行转换时，由于节点电容比较大，输入的基准电压需要有比较大的驱动能力，这将严重增加基准电路的功耗。

发明内容

本发明的目的在于提供一种既扩大了输入信号的带宽，又降低了基准电路的功耗，满足对高速模数转换器的高带宽低功耗的需求的高速逐次逼近型模数转换器的电容阵列型数模转换器电路。

为实现上述目的，本发明采用了以下技术方案：一种高速逐次逼近型模数转换器的电容阵列型数模转换器电路，包括全差分非二进制权重的开关电容阵列，其输入端分别接输入信号VIP、输入信号VIN、基准高电平VREFT和基准低电平VREFB，其输出端通过采样开关与动态比较器的输入端相连，动态比较器的输出端输出比较结果信号Y_i至开关控制逻辑产生电路的输入端，开关控制逻辑产生电路的输出端输出多个开关控制信号至全差分非二进制权重的开关电容阵列。

所述全差分非二进制权重的开关电容阵列由第一开关电容阵列和第二开关电容阵列组成，所述采样开关由第一采样开关S1和第二采样开关S2组成，第一开关电容阵列的输入端分别接输入信号VIP、基准高电平VREFT和基准低电平VREFB，第一开关电容阵列的输出端通过第一采样开关S1与动态比较器的第一输入端相连，第二开关电容阵列的输入端分别接输入信号VIN、基准高电平VREFT和基准低电平VREFB，第二开关电容阵列的输出端通过第二采样开关S2与动态比较器的第二输入端相连，动态比较器的输出端与开关控制逻辑产生电路的输入端相连，开关控制逻辑产生电路的输出端输出多个开关控制信号分别至第一开关电容阵列和第二开关电容阵列。

所述第一开关电容阵列由第一开关电容阵列单元和第二开关电容阵列单元组成，第一开关电容阵列单元由第一电容阵列和第一开关阵列组成，第二开关电容阵列单元由第二电容阵列和第二开关阵列组成；所述第三开关电容阵列由第三开关电容阵列单元和第四开关电容阵列单元组成，第三开关电容阵列单元由第三电容阵列和第三开关阵列组成，第四开关电容阵列单元由第四电容阵列和第四开关阵列组成；所述第三电容阵列和第二电容阵列所包含的电容相同，所述第三开关阵列与第二开关阵列所包含的开关相同，所述第四电容阵列和第一电容阵列所包含的电容相同，所述第四开关阵列与第一开关阵列所包含的开关相同。

所述第一电容阵列包括电容CA₀、CA_i和CB_i，0＜i＜n；第一开关阵列包括开关KO、KS、KP_i和KN_i，0＜i＜n；电容CA₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准高电平VREFT，开关KS的另一端接输入信号VIP，电容CA₀的下极板与电容CA₁的上极板相连，电容CA₁的下极板与电容CB₁的下极板相连，电容CB_i的上极板分别与开关KS、KP_i和KN_i的一端相连，开关KS的另一端接输入信号VIP，开关KP_i的另一端接基准高电平VREFT，开关KN_i的另一端接基准低电平VREFB；电容CA_i的下极板分别与电容CB_i的下极板、电容CA_i+1的上极板相连；当i>1时，电容CA_i的上极板与电容CB_i-1的下极板相连。

所述第二电容阵列包括电容CE₀、CE_i和CF_i，0＜i＜n；第二开关阵列包括开关KO、KS、KBP_i和KBN_i，0＜i＜n；电容CE₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准低电平VREFB，基准高电平VREFT，开关KS的另一端接输入信号VIP，电容CE₀的下极板与电容CE₁的上极板相连，电容CE₁的下极板与电容CF₁的下极板相连，电容CF_i的上极板分别与开关KS、KBP_i和KBN_i的一端相连，开关KS的另一端接输入信号VIP，开关KBP_i的另一端接基准低电平VREFB，开关KBN_i的另一端接基准高电平VREFT；电容CE_i的下极板分别与电容CF_i的下极板、电容CE_i+1的上极板相连；当i>1时，电容CE_i的上极板与电容CF_i-1的下极板相连。

所述第三电容阵列包括电容CE₀、CE_i和CF_i，0＜i＜n；第三开关阵列包括开关KO、KS、KBP_i和KBN_i，0＜i＜n；电容CE₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准高电平VREFT，开关KS的另一端接输入信号VIN，电容CE₀的下极板与电容CE₁的上极板相连，电容CE₁的下极板与电容CF₁的下极板相连，电容CF_i的上极板分别与开关KS、KBP_i和KBN_i的一端相连，开关KS的另一端接输入信号VIN，开关KBP_i的另一端接基准高电平VREFT，开关KBN_i的另一端接基准低电平VREFB；电容CE_i的下极板分别与电容CF_i的下极板、电容CE_i+1的上极板相连；当i>1时，电容CE_i的上极板与电容CF_i-1的下极板相连。

所述第四电容阵列包括电容CA₀、CA_i和CB_i，0＜i＜n；第四开关阵列包括开关KO、KS、KP_i和KN_i，0＜i＜n；电容CA₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准低电平VREFB，开关KS的另一端接输入信号VIN，电容CA₀的下极板与电容CA₁的上极板相连，电容CA₁的下极板与电容CB₁的下极板相连，电容CB_i的上极板分别与开关KS、KP_i和KN_i的一端相连，开关KS的另一端接输入信号VIN，开关KP_i的另一端接基准低电平VREFB，开关KN_i的另一端接基准高电平VREFT；电容CA_i的下极板分别与电容CB_i的下极板、电容CA_i+1的上极板相连；当i>1时，电容CA_i的上极板与电容CB_i-1的下极板相连。

所述电容CA₀的电容值为2C，电容CB_i的电容值为2C，电容CA_i的电容值为C；电容CE₀的电容值为2C，电容CF_i的电容值为2C，电容CE_i的电容值为C。

由上述技术方案可知，本发明的优点如下：第一，逐次逼近型模数转换器中的电容型数模转换器主要完成输入信号的采样，以及采样信号和基准电压的比例电压作相减操作产生余差信号；开关控制逻辑产生电路根据时钟和动态比较器的比较结果信号调节开关阵列控制信号，最终产生接近零的余差信号；由于电容阵列单元采用C-2C的电容结构，采样模式下的输入总电容是固定常数值，这一方面可以简化输入电压缓冲器的设计，同时扩大了输入信号的带宽。尤其是当转换器的分辨率比较高时，这种结构相对于常规的二进制权重的电容阵列优势更加明显；第二，本发明提出的全差分的开关电容阵列单元将每一支路通过复制两路相同的开关电容阵列并联，在开关控制逻辑产生电路产生的控制信号作用下，动态比较器从最高位到最低位，每一次操作只有一个开关控制信号发生变化；对基准电路来说每一次比较只有一个电容分支发生由基准高电平到低电平或者由低电平到高电平的转换；这种工作模式可以极大降低差分基准电路的驱动能力，从而降低基准电路的功耗来实现整个电路系统的低功耗需求。

附图说明

图1是本发明的电路框图；

图2是本发明的电路原理图；

图3是本发明的工作流程图。

具体实施方式

如图1所示，一种高速逐次逼近型模数转换器的电容阵列型数模转换器电路，包括全差分非二进制权重的开关电容阵列10，其输入端分别接输入信号VIP、输入信号VIN、基准高电平VREFT和基准低电平VREFB，其输出端通过采样开关20与动态比较器30的输入端相连，动态比较器30的输出端输出比较结果信号Yi至开关控制逻辑产生电路40的输入端，开关控制逻辑产生电路40的输出端输出多个开关控制信号至全差分非二进制权重的开关电容阵列10。全差分非二进制权重的开关电容阵列10主要是调整转换模拟量大小；采样开关20主要作用是在采样阶段控制动态比较器30输入端为共模电压VCOM,在开关电容阵列10的量化阶段关闭；动态比较器30用于模拟差分输入电压(VIP-VIN)与开关电容阵列10产生的量化电平的比较；逻辑产生电路40主要作用是根据动态比较器30的输出结果产生用于控制开关电容阵列10的控制信号。

如图2所示，所述全差分非二进制权重的开关电容阵列10由第一开关电容阵列和第二开关电容阵列组成，所述采样开关20由第一采样开关S1和第二采样开关S2组成，第一开关电容阵列的输入端分别接输入信号VIP、基准高电平VREFT和基准低电平VREFB，第一开关电容阵列的输出端VOP通过第一采样开关S1与动态比较器30的第一输入端相连，第二开关电容阵列的输入端分别接输入信号VIN、基准高电平VREFT和基准低电平VREFB，第二开关电容阵列的输出端VON通过第二采样开关S2与动态比较器30的第二输入端相连，动态比较器30的差分输入电压VOP、VON如图2所示，动态比较器30的输出端与开关控制逻辑产生电路40的输入端相连，开关控制逻辑产生电路40的输出端输出多个开关控制信号分别至第一开关电容阵列和第二开关电容阵列。

如图2所示，所述第一开关电容阵列由第一开关电容阵列单元11和第二开关电容阵列单元12组成，第一开关电容阵列单元11由第一电容阵列和第一开关阵列组成，第二开关电容阵列单元12由第二电容阵列和第二开关阵列组成；所述第三开关电容阵列由第三开关电容阵列单元13和第四开关电容阵列单元14组成，第三开关电容阵列单元13由第三电容阵列和第三开关阵列组成，第四开关电容阵列单元14由第四电容阵列和第四开关阵列组成；所述第三电容阵列和第二电容阵列所包含的电容相同，所述第三开关阵列与第二开关阵列所包含的开关相同，所述第四电容阵列和第一电容阵列所包含的电容相同，所述第四开关阵列与第一开关阵列所包含的开关相同。

如图2所示，所述第一电容阵列包括电容CA₀、CA_i和CB_i，0＜i＜n；第一开关阵列包括开关KO、KS、KP_i和KN_i，0＜i＜n；电容CA₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准高电平VREFT，开关KS的另一端接输入信号VIP，电容CA₀的下极板与电容CA₁的上极板相连，电容CA₁的下极板与电容CB₁的下极板相连，电容CB_i的上极板分别与开关KS、KP_i和KN_i的一端相连，开关KS的另一端接输入信号VIP，开关KP_i的另一端接基准高电平VREFT，开关KN_i的另一端接基准低电平VREFB；电容CA_i的下极板分别与电容CB_i的下极板、电容CA_i+1的上极板相连；当i>1时，电容CA_i的上极板与电容CB_i-1的下极板相连。

如图2所示，所述第二电容阵列包括电容CE₀、CE_i和CF_i，0＜i＜n；第二开关阵列包括开关KO、KS、KBP_i和KBN_i，0＜i＜n；电容CE₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准低电平VREFB，开关KS的另一端接输入信号VIP，电容CE₀的下极板与电容CE₁的上极板相连，电容CE₁的下极板与电容CF₁的下极板相连，电容CF_i的上极板分别与开关KS、KBP_i和KBN_i的一端相连，开关KS的另一端接输入信号VIP，开关KBP_i的另一端接基准低电平VREFB，开关KBN_i的另一端接基准高电平VREFT；电容CE_i的下极板分别与电容CF_i的下极板、电容CE_i+1的上极板相连；当i>1时，电容CE_i的上极板与电容CF_i-1的下极板相连。

如图2所示，所述第三电容阵列包括电容CE₀、CE_i和CF_i，0＜i＜n；第三开关阵列包括开关KO、KS、KBP_i和KBN_i，0＜i＜n；电容CE₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准高电平VREFT，开关KS的另一端接输入信号VIN，电容CE₀的下极板与电容CE₁的上极板相连，电容CE₁的下极板与电容CF₁的下极板相连，电容CF_i的上极板分别与开关KS、KBP_i和KBN_i的一端相连，开关KS的另一端接输入信号VIN，开关KBP_i的另一端接基准高电平VREFT，开关KBN_i的另一端接基准低电平VREFB；电容CE_i的下极板分别与电容CF_i的下极板、电容CE_i+1的上极板相连；当i>1时，电容CE_i的上极板与电容CF_i-1的下极板相连。

如图2所示，所述第四电容阵列包括电容CA₀、CA_i和CB_i，0＜i＜n；第四开关阵列包括开关KO、KS、KP_i和KN_i，0＜i＜n；电容CA₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准低电平VREFB，开关KS的另一端接输入信号VIN，电容CA₀的下极板与电容CA₁的上极板相连，电容CA₁的下极板与电容CB₁的下极板相连，电容CB_i的上极板分别与开关KS、KP_i和KN_i的一端相连，开关KS的另一端接输入信号VIN，开关KP_i的另一端接基准低电平VREFB，开关KN_i的另一端接基准高电平VREFT；电容CA_i的下极板分别与电容CB_i的下极板、电容CA_i+1的上极板相连；当i>1时，电容CA_i的上极板与电容CB_i-1的下极板相连。

如图2所示，第一开关电容阵列的输入电压为VIP，输出端OUT1与第一采样开关S1连接，第二开关电容阵列的输入电压为VIN，输出端OUT2与第二采样开关S2连接；每一个开关电容阵列是通过复制电容阵列和开关阵列，实现两路完全相同的开关电容阵列单元并联构成；开关控制逻辑产生电路40在时钟信号CLK和启动信号RST以及比较判决结果信号Y_i的控制下，产生开关电容阵列的控制逻辑信号KS、KP_i、KN_i、KBP_i、KBN_i。所述电容CA₀的电容值为2C，电容CB_i的电容值为2C，电容CA_i的电容值为C。在这里，电容值的大小是可以改变的，但是两倍的关系是固定不变的，这样才能形成采用C-2C的电容结构的电容阵列单元，保证从任何节点看过去电容的值均是C。

如图3所示，本发明的的整个工作包括采样工作模式和量化模式，其中量化模式进行顺序循环比较量化，具体工作流程如下：

第一步工作在采样模式（sampling），开关控制逻辑产生电路40产生控制信号如图2所示，开关KS=1，开关K0、开关KP_i、开关KN_i、开关KBP_i、开关KBN_i均为0，采样开关S1和采样开关S2均为1。其中‘1’代表逻辑高电平，对应的开关导通；‘0’代表逻辑低电平，对应的开关关断（以下工作模式下‘1’和‘0’意义相同）。图2中，所有的电容均为采样电容，第一开关电容阵列采样中的电容上极板在控制信号作用下接输入信号VIP，第二开关电容阵列采样中的电容上极板在控制信号作用下接输入信号VIN，采样电容的下极板接固定的模拟基准电平VCOM（等效于模拟地）；电容CA₀、CE₀的电容值为2C，电容CB_i、CF_i的电容值相同为C，电容CA_i、CE_i的电容值相同为2C，这种情况下第一开关电容阵列和第二开关电容阵列上的储存电荷分别为：

；

第二步工作在量化模式（Bit-cycle），开关KS为0，开关K0为1、开关KP_i和开关KBP_i为1，开关KN_i和KBN_i均为0，第一开关电容阵列中每一个开关电容阵列单元中的采样电容CB_i上极板接基准高电平VREFT，采样电容CFi接基准低电平VREFB；第二开关电容阵中每一个开关电容阵列单元中的采样电容CB_i上极板接基准低电平VREFB，采样电容CF_i上极板接基准高电平VREFT；第一采样开关S1和第二采样开关S2为0，采样电容阵列的下极板和模拟地断开；这种情况下电容阵列上的储存电荷为：

；

根据电荷守恒原理：

可以得到：

（1）

（2）

将上面两式相减（1）-（2）得：

，这是一个逐次比较的过程，下标1是表示第一次比较；

由上式可见，在动态比较器30的输入端完成输入信号的相减操作；

第三步为转换过程，在动态比较器30的输入端完成输入信号的相减操作后，利用动态比较器30对余差信号进行极性判决，动态比较器30输出极性判决结果Y_i给开关控制逻辑产生电路40；

当时，动态比较器30输出高电平，即Y1=1；四个开关电容阵列单元进行‘Up’操作，即开关KS为0，开关K0为1、开关KP_n-1为1，KBP_n-1为0，开关KN_n-1为0，KBN_n-1为1，第一开关电容阵列中第二开关电容阵列单元12中的采样电容CF_n-1上极板接基准高电平VREFT；第二开关电容阵列中第四开关电容阵列单元14中的采样电容CB_n-1上极板接基准低电平VREFB；这种情况下，电容阵列上的储存电荷为：

根据电荷守恒，根据上面相同的操作可以得到：

，这是一个逐次比较的过程，下标2是表示第二次比较；

相反，当即输入的差分信号为负电压时，动态比较器30输出低电平，令Y1=-1；四个开关电容阵列单元进行‘Down’操作，即开关KS为0，开关K0为1、开关KP_n-1为0，KBP_n-1为1，开关KN_n-1为1，KBN_n-1为0，第一开关电容阵列中第三开关电容阵列单元13中的采样电容CF_n-1上极板接基准低电平VREFB；第二开关电容阵列中第四开关电容阵列单元14中的采样电容CB_n-1上极板接基准高电平VREFT；这种情况下电容阵列上的储存电荷为：

根据电荷守恒，根据上面相同的操作可以得到：

由上式可见，输入差分信号VIP、VIN的差值，与差分基准电压VREFT、VREFB差值的1/2进行相减，然后动态比较器30对余差进行极性判决；根据动态比较器30的输出结果Y_i进行下一次循环比较量化。

依次循环比较量化，根据图2所示的工作流程在动态比较器30的差分输入端得到余差信号：

由上式可以看出在动态比较器30的差分输入端最终得到差值接近0的余差，完成比较量化；

在比较量化完成以后，开关控制逻辑产生电路40发出比较结束信号，该信号把比较结果锁存在寄存器中，从而得到数字量的输出。

综上所述，本发明的电容阵列单元采用C-2C的电容结构，采样模式下的输入总电容是固定常数值，这一方面可以简化输入电压缓冲器的设计，同时扩大了输入信号的带宽；对基准电路来说每一次比较只有一个电容分支发生由基准高电平到低电平或者由低电平到高电平的转换，这种工作模式可以极大降低差分基准电路的驱动能力，从而降低基准电路的功耗来实现整个电路系统的低功耗需求。

Claims

1.一种高速逐次逼近型模数转换器的电容阵列型数模转换器电路，其特征在于：包括全差分非二进制权重的开关电容阵列（10），其输入端分别接输入信号VIP、输入信号VIN、基准高电平VREFT和基准低电平VREFB，其输出端通过采样开关（20）与动态比较器（30）的输入端相连，动态比较器（30）的输出端输出比较结果信号Y_i至开关控制逻辑产生电路（40）的输入端，开关控制逻辑产生电路（40）的输出端输出多个开关控制信号至全差分非二进制权重的开关电容阵列（10）。

2.根据权利要求1所述的高速逐次逼近型模数转换器的电容阵列型数模转换器电路，其特征在于：所述全差分非二进制权重的开关电容阵列（10）由第一开关电容阵列和第二开关电容阵列组成，所述采样开关（20）由第一采样开关S1和第二采样开关S2组成，第一开关电容阵列的输入端分别接输入信号VIP、基准高电平VREFT和基准低电平VREFB，第一开关电容阵列的输出端通过第一采样开关S1与动态比较器（30）的第一输入端相连，第二开关电容阵列的输入端分别接输入信号VIN、基准高电平VREFT和基准低电平VREFB，第二开关电容阵列的输出端通过第二采样开关S2与动态比较器（30）的第二输入端相连，动态比较器（30）的输出端与开关控制逻辑产生电路（40）的输入端相连，开关控制逻辑产生电路（40）的输出端输出多个开关控制信号分别至第一开关电容阵列和第二开关电容阵列。

3.根据权利要求1所述的高速逐次逼近型模数转换器的电容阵列型数模转换器电路，其特征在于：所述第一开关电容阵列由第一开关电容阵列单元（11）和第二开关电容阵列单元（12）组成，第一开关电容阵列单元（11）由第一电容阵列和第一开关阵列组成，第二开关电容阵列单元（12）由第二电容阵列和第二开关阵列组成；所述第三开关电容阵列由第三开关电容阵列单元（13）和第四开关电容阵列单元（14）组成，第三开关电容阵列单元（13）由第三电容阵列和第三开关阵列组成，第四开关电容阵列单元（14）由第四电容阵列和第四开关阵列组成；所述第三电容阵列和第二电容阵列所包含的电容相同，所述第三开关阵列与第二开关阵列所包含的开关相同，所述第四电容阵列和第一电容阵列所包含的电容相同，所述第四开关阵列与第一开关阵列所包含的开关相同。

4.根据权利要求3所述的高速逐次逼近型模数转换器的电容阵列型数模转换器电路，其特征在于：所述第一电容阵列包括电容CA₀、CA_i和CB_i，0＜i＜n；第一开关阵列包括开关KO、KS、KP_i和KN_i，0＜i＜n；电容CA₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准高电平VREFT，开关KS的另一端接输入信号VIP，电容CA₀的下极板与电容CA₁的上极板相连，电容CA₁的下极板与电容CB₁的下极板相连，电容CB_i的上极板分别与开关KS、KP_i和KN_i的一端相连，开关KS的另一端接输入信号VIP，开关KP_i的另一端接基准高电平VREFT，开关KN_i的另一端接基准低电平VREFB；电容CA_i的下极板分别与电容CB_i的下极板、电容CA_i+1的上极板相连；当i>1时，电容CA_i的上极板与电容CB_i-1的下极板相连。

5.根据权利要求3所述的高速逐次逼近型模数转换器的电容阵列型数模转换器电路，其特征在于：所述第二电容阵列包括电容CE₀、CE_i和CF_i，0＜i＜n；第二开关阵列包括开关KO、KS、KBP_i和KBN_i，0＜i＜n；电容CE₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准低电平VREFB，开关KS的另一端接输入信号VIP，电容CE₀的下极板与电容CE₁的上极板相连，电容CE₁的下极板与电容CF₁的下极板相连，电容CF_i的上极板分别与开关KS、KBP_i和KBN_i的一端相连，开关KS的另一端接输入信号VIP，开关KBP_i的另一端接基准低电平VREFB，开关KBN_i的另一端接基准高电平VREFT；电容CE_i的下极板分别与电容CF_i的下极板、电容CE_i+1的上极板相连；当i>1时，电容CE_i的上极板与电容CF_i-1的下极板相连。

6.根据权利要求3所述的高速逐次逼近型模数转换器的电容阵列型数模转换器电路，其特征在于：所述第三电容阵列包括电容CE₀、CE_i和CF_i，0＜i＜n；第三开关阵列包括开关KO、KS、KBP_i和KBN_i，0＜i＜n；电容CE₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准高电平VREFT，开关KS的另一端接输入信号VIN，电容CE₀的下极板与电容CE₁的上极板相连，电容CE₁的下极板与电容CF₁的下极板相连，电容CF_i的上极板分别与开关KS、KBP_i和KBN_i的一端相连，开关KS的另一端接输入信号VIN，开关KBP_i的另一端接基准高电平VREFT，开关KBN_i的另一端接基准低电平VREFB；电容CE_i的下极板分别与电容CF_i的下极板、电容CE_i+1的上极板相连；当i>1时，电容CE_i的上极板与电容CF_i-1的下极板相连。

7.根据权利要求3所述的高速逐次逼近型模数转换器的电容阵列型数模转换器电路，其特征在于：所述第四电容阵列包括电容CA₀、CA_i和CB_i，0＜i＜n；第四开关阵列包括开关KO、KS、KP_i和KN_i，0＜i＜n；电容CA₀的上极板分别与开关K0、KS的一端相连，开关K0的另一端接基准低电平VREFB，开关KS的另一端接输入信号VIN，电容CA₀的下极板与电容CA₁的上极板相连，电容CA₁的下极板与电容CB₁的下极板相连，电容CB_i的上极板分别与开关KS、KP_i和KN_i的一端相连，开关KS的另一端接输入信号VIN，开关KP_i的另一端接基准低电平VREFB，开关KN_i的另一端接基准高电平VREFT；电容CA_i的下极板分别与电容CB_i的下极板、电容CA_i+1的上极板相连；当i>1时，电容CA_i的上极板与电容CB_i-1的下极板相连。

8.根据权利要求4或7所述的高速逐次逼近型模数转换器的电容阵列型数模转换器电路，其特征在于：所述电容CA₀的电容值为2C，电容CB_i的电容值为2C，电容CA_i的电容值为C；电容CE₀的电容值为2C，电容CF_i的电容值为2C，电容CE_i的电容值为C。