JP4757006B2 - 電流源セル配置構造およびｄａ変換器 - Google Patents

Description

本発明は、電流源セル配置構造およびＤＡ変換器に係り、特に、製造プロセス等に起因して生じるトランジスタ特性のばらつきの影響を低減する電流源セル配置構造およびその電流源セル配置構造を備えるＤＡ変換器に係る。

ディジタル信号をアナログ信号に変換するＤＡ変換器として、電流加算型のものが知られている。電流加算型のＤＡ変換器は、ディジタル信号を元に選択される電流源セルの数を決定し、選択された電流源セルの出力電流を加算してアナログ信号として出力するものである。

図５は、電流加算型のＤＡ変換器の構成を示すブロック図である。図５において、ディジタル信号Ｄｉｎは、デコーダ１１０でデコードされ、デコーダ１１０の出力に応じてスイッチＳＷ１〜ＳＷｎがオンオフされる。電流源セル群１２０から出力されるそれぞれの電流は、スイッチＳＷ１〜ＳＷｎ中のオンとなったスイッチによって選択されて加算され、抵抗Ｒに流れる。抵抗Ｒの一端の電圧Ａｏｕｔには、ＤＡ変換されたアナログ信号が得られる。

次に、電流源セル群１２０について説明する。電流源セル群１２０は、定電流を出力する複数の電流源セルから構成される。例えば、１０ビットＤＡ変換器を構成する場合、図６（ａ）に示すように、２^１０−１＝１０２３個のＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に対応する電流源セルから構成される。これらの電流源セルの出力電流をデコーダ１１０の出力で動作するスイッチによって選択する。このようなデコード方法は、バイナリコードの値が大きくなるに連れて動作するスイッチ数が増えていき、温度計コードとも呼ばれる。この場合、直線性誤差は少ないが、スイッチＳＷ１〜ＳＷｎの数が１０２３個と極めて多くなり、実装するには向かない。

したがって、通常は、下位ビットをバイナリコードとし、上位ビットを温度計コードで表してＤＡ変換器を構成する。例えば、１０ビットＤＡ変換器を構成する場合、図６（ｂ）に示すように、１５個の６４ＬＳＢに相当するＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）と、３２ＬＳＢ、１６ＬＳＢ、８ＬＳＢ、４ＬＳＢ、２ＬＳＢ、１ＬＳＢとからなるそれぞれの電流源セルの出力電流を、デコーダ１１０の出力で動作するスイッチＳＷ１〜ＳＷｎによって選択するようにする。この場合、スイッチＳＷ１〜ＳＷｎの数は、２１個となる。なお、６４ＬＳＢ、３２ＬＳＢ、１６ＬＳＢ、８ＬＳＢ、４ＬＳＢ、２ＬＳＢ、１ＬＳＢの電流源セルは、それぞれ２のべき乗倍で変化させたＷ／Ｌ比を有するＭＯＳトランジスタなどによる定電流源で構成される。

以上のように構成される電流加算型のＤＡ変換器は、高速動作に向いている、グリッジが小さい、素子精度は緩い、ＣＭＯＳ化が容易であるなどの利点を有するので広く使われている。

このような電流加算型のＤＡ変換器は、変換精度の面から見た場合、ＭＳＢに対応する各電流源セルの出力電流の大きさは全て等しいことが理想的である。しかし実際には、製造プロセス等に起因してトランジスタ特性にばらつきが生じて、各電流源セルの出力電流の大きさは一定とはならない。このため、ＤＡ変換に際し、微分直線性誤差や非直線性誤差（積分直線性誤差）が生じるが、これらの誤差は各電流源セルの出力電流量のばらつきに依存する。

特許文献１では、このような各電流源セルの出力電流の誤差が配置位置に対し一定方向（直線的）に傾斜状にばらつくものとして、このばらつきをキャンセルした一定の電流値を出力する電流源セルの配置構造を開示している。この電流源セル配置構造は、図７に示すようにそれぞれ所定電流量を有する複数の電流源セル１００がマトリクス配列された電流源セルマトリクスの各電流源セルを複数組み合わせて所要電流量を有する定電流源ＭＣＥＬＬ１〜ＭＣＥＬＬ１５を構成するものである。電流源セルマトリクスがマトリクス配列の中心に対して対称配置されるＡブロック１０１、Ｂブロック１０２に分割され、定電流源が各ブロックからそれぞれ行方向若しくは列方向に選択された等数の電流源セルの組み合わせからなる。

特開２００２−９２４７号公報（図１）

ところで、チップ内の電流源セル配置領域における実際の製造プロセスのばらつきを詳しく解析してみると、大きく分けて、傾斜状のばらつき、山状あるいは谷状のばらつき、およびランダムなばらつきが存在することが判明した。この３つのばらつきの発生要因について以下に説明する。

（１）傾斜状のばらつき
第１の要因は、パッケージ封入時の応力による。ウェーハをパッケージに封入する際にどこか一箇所に応力の中心がかかると、そこを中心にトランジスタの特性が変化する。一箇所に応力がかからなくてもチップの端の方と中心では応力のかかり方が異なる。この応力の中心がかかる場所が電流源セル配置領域の上ならば別であるが、電流源セル配置領域から遠く離れたところであると、その位置を起点とした傾斜状の傾きを持つばらつきが発生する。

第２の要因は、電源ラインを流れる電流によるＩＲドロップによる。これはプロセスではなく、レイアウト設計に起因するものである。電流源セルを構成するトランジスタに電流を供給する配線が、例えば電流源セル配置領域の右（あるいは左）端から配線されれば、右（左）端からのＩＲドロップのためにトランジスタの特性ばらつきが傾斜状になる。ただし、両端から均等に配線したり、電流源セル配置領域の真中へ配線し、そこから左右にＩＲドロップするように配線したりすれば、ばらつきは山（あるいは谷）状になる。

（２）山状あるいは谷状のばらつき
第１の要因は、熱処理を伴う拡散工程の濃度分布による。電流源セルは、基本的に一箇所に集めてレイアウトを行うので、電流源セル配置領域にはトランジスタが集まり、電流源セル配置領域の周りにはトランジスタがほとんど配置されないレイアウトになる。拡散工程では電流源セル配置領域にイオン注入を行うが、そのときの拡散は濃度の高い所から低い所へと拡散する。したがって、領域の周辺部では、より濃度が薄い端の方にイオンが拡散する。領域の中心部でもイオンは拡散するが、やはり領域の中心部と端とでは微妙に分布が変わると考えられる。

第２の要因は、トランジスタのエッジの形状による。電流源セル配置領域の中心部では両サイドにトランジスタが存在するが、電流源セル配置領域の端の方になると片側にしかトランジスタが存在しないので、拡散時にトランジスタの形状などが変わってしまう。この影響を避けるために、通常、電流源セルの両端にはダミートランジスタを配置する。しかし、レイアウト面積の制約でダミートランジスタを配置出来ないこともある。また、領域中心部のトランジスタでは、２、３個目の隣にもトランジスタが存在しているのに対し、領域の端の方であるとダミーがあったとしても、２、３個目の隣にはトランジスタが存在しないこともある。これらが影響して、特性（トランジスタの形状）が変化する。

第３の要因は、温度分布による。電流源セル配置領域の中心部ではトランジスタが集中して存在するので、中心部は、周辺部に比べ電流源セル部の温度が高くなる。この場合、電流源セル配置領域外のレイアウトを考慮しなければ、温度勾配による特性ばらつきが山（あるいは谷）状になる。

（３）ランダムなばらつき
露光装置のレンズディストーションによる加工形状の誤差、イオン注入時のウェーハ表面分布の変動、酸化膜厚の変動などの要因によって、形成されるトランジスタの形状に微少な違いができてしまい、トランジスタの特性がランダムにばらつく。

実際のプロセスばらつきは、これら３つのばらつきの組み合わせからなる。電流加算型のＤＡ変換器で、各電流源セルの出力電流を加算するように構成した場合、（３）ランダムなばらつきの影響は、軽減されると考えられる。

ところで、特許文献１では、（１）傾斜状のばらつきの影響を低減するような電流源セルのレイアウトを提供している。ＤＡ変換器が組み込まれるのがカスタムＬＳＩ等であって、チップの端に置かれる等、予めレイアウトが定まっている場合であれば、傾斜状のばらつきを考慮することが有効であることも多い。しかしながら、ＤＡ変換器を例えばマクロセルとして提供するような場合には、ＤＡ変換器が配置されるチップ上のレイアウトを固定的に定めることはできない。マクロセルとしては、ＤＡ変換器がチップ上にどのように配置されても、所定の性能を発揮することが求められる。すなわち、従来のように傾斜状のばらつきを考慮したのでは、マクロセルに用いるような高精度のＤＡ変換器を提供することができない虞があった。

本発明者は、ＤＡ変換器をマクロセルとして提供するような場合にあっては、製造プロセスにおける傾斜状のばらつきよりも山状あるいは谷状のばらつきを考慮した方が適用性が高まるとの結論を得て、本発明の電流源セル配置構造を創案するに至った。

本発明の１つのアスペクトに係る電流源セル配置構造は、電流源セルを２次元マトリクス状に配置し、複数の電流源セルを接続して所要電流量を有する電流源を構成する。そして、この電流源セル配置構造は、２次元マトリクスの或る１行分に含まれる電流源セルのそれぞれに対してａ_１、ａ_２、・・・ａ_ｎ（ｎは４以上の整数）の符号を付した場合に、ａ_１、ａ_２、・・・ａ_ｎの並びからなる第１の行と、第１の行におけるａ_ｉ、ａ_ｉ＋１、・・・ａ_ｉ＋ｊ（ｉ、ｊはそれぞれ１以上の整数、かつｉ＋ｊはｎ／２以下の整数）の並びとａ_ｋ、ａ_ｋ＋１、・・・ａ_ｋ＋ｊ（ｋはｎ／２を超える整数、かつｋ＋ｊはｎ以下の整数）の並びとを入れ替えた第２の行と、をそれぞれ同数ずつ２次元マトリクス中に含み、それぞれの行におけるａ_ｉ、ａ_ｉ＋１、・・・ａ_ｉ＋ｊおよびａ_ｋ、ａ_ｋ＋１、・・・ａ_ｋ＋ｊの同一符号の電流源セル同士をすべての行に亘って接続するように構成する。

本発明によれば、製造プロセスに山状あるいは谷状のばらつきがあっても、このばらつきを低減するように電流源セル同士を組み合わせるので、高精度の電流源を構成することができる。

図１は、本発明の実施形態に係る電流源セル配置構造を示す図である。図１において、ａ_１、ａ_２、・・・ａ_ｎ（ｎは４以上の整数）は、それぞれＭＯＳトランジスタ等で構成されて定電流を出力する電流源セルを表す。これらの電流源セルを半導体チップ上で２次元マトリクス状に配置し、複数の電流源セルを接続して所要電流量を有する電流源を構成する。２次元マトリクス状に配置するに際し、第１の行（図１における最下端の行）に含まれる電流源セルのそれぞれに対してａ_１、ａ_２、・・・ａ_ｎの符号を付した場合に、ａ_１、ａ_２、・・・ａ_ｎの並びからなる第１の行と、第１の行におけるａ_ｉ、ａ_ｉ＋１、・・・ａ_ｉ＋ｊ（ｉ、ｊはそれぞれ１以上の整数、かつｉ＋ｊはｎ／２以下の整数）の並びとａ_ｋ、ａ_ｋ＋１、・・・ａ_ｋ＋ｊ（ｋはｎ／２を超える整数、かつｋ＋ｊはｎ以下の整数）の並びとを入れ替えた第２の行と、をそれぞれ同数ずつ２次元マトリクス中に含むように配置する。この場合、第１および第２の行が列方向に交互に存在するように構成することが好ましい。そして、それぞれの行におけるａ_ｉ、ａ_ｉ＋１、・・・ａ_ｉ＋ｊおよびａ_ｋ、ａ_ｋ＋１、・・・ａ_ｋ＋ｊの同一符号の電流源セル同士をすべての行に亘って接続することで、それぞれＩ_ｉ、Ｉ_ｉ＋１、・・・Ｉ_ｉ＋ｊおよびＩ_ｋ、Ｉ_ｋ＋１、・・・Ｉ_ｋ＋ｊの電流を出力する電流源を構成する。

以上のように構成される電流源セル配置構造では、電流源セルの出力する電流値が行方向に山状あるいは谷状に変化する場合に、電流源セル同士を組み合わせることで、山あるいは谷を隔てた変化同士がキャンセルされるように電流値が平均化される。したがって、製造プロセスによって山状あるいは谷状のばらつきが生じ、このばらつきによってそれぞれの電流源セルの出力する電流値がばらつく場合であっても、電流源セル同士を組み合わせて出力される電流Ｉ_ｉ、Ｉ_ｉ＋１、・・・Ｉ_ｉ＋ｊおよびＩ_ｋ、Ｉ_ｋ＋１、・・・Ｉ_ｋ＋ｊ間のばらつきは、ほとんど無くなり、高精度の電流源が構成される。なお、電流源セルの出力する電流値が列方向に山状あるいは谷状に変化する場合には、電流源セル同士をすべての行に亘って接続しているので、変化の影響を受けることはほとんどない。

また、電流源セル配置構造は、ａ_１、ａ_２、・・・ａ_ｎの並びからなる第１の行と、第１の行におけるａ_ｉ、ａ_ｉ＋１、・・・ａ_ｉ＋ｊの並びとａ_ｋ、ａ_ｋ＋１、・・・ａ_ｋ＋ｊの並びとを入れ替えた第２の行とから構成される。したがって、ａ_ｉ、ａ_ｉ＋１、・・・ａ_ｉ＋ｊおよびａ_ｋ、ａ_ｋ＋１、・・・ａ_ｋ＋ｊに対応する配線の長さは、それぞれほぼ等しくなり、それぞれの配線における配線抵抗によるＩＲドロップもほぼ等しくなる。このため、ＩＲドロップによるばらつきは、ほとんど無い。

これに対し、従来技術による電流源セル配置構造では、電流源セル同士を接続する配線は、マトリクス配列の中心に対して対称となる。したがって、それぞれの配線の長さが等しくないために、配線における配線抵抗によるＩＲドロップが不均一となる。

図２は、本発明の実施例に係る電流源セル配置構造を示す図である。図２において、Ａ_１〜Ａ_１５、Ｂ、Ｃ、Ｄ、Ｅは、それぞれＭＯＳトランジスタ等で構成されて定電流を出力する電流源が配される電流源セルを表す。図２の下の行において、左から電流源セルＥの一部、電流源セルＡ_１〜Ａ_２、Ｂ、Ａ_３〜Ａ_７、電流源セルＣの一部、電流源セルＡ_８〜Ａ_１５、電流源セルＤの一部が配置される。また、上の行において、左から電流源セルＥの残り、電流源セルＡ_８〜Ａ_１５、電流源セルＣの残り、電流源セルＡ_１〜Ａ_２、Ｂ、Ａ_３〜Ａ_７、電流源セルＤの残りが配置される。さらに、両端の外側には、電流源セル配置構造の端に近い電流源セルのトランジスタ形状などが拡散時に変化してしまうような影響を避けるために、ダミートランジスタが配される領域を設定する。

上下の行のそれぞれの電流源セルＡ_１〜Ａ_１５の電流源同士は、図２（ａ）あるいは（ｂ）に示すように共通に接続配線され、電流源から出力される電流が加算され、それぞれ電流Ｉ_Ａ１〜Ｉ_Ａ１５として出力される。なお、図２（ａ）、（ｂ）では、表示が煩雑となるのを防ぐために電流源セルＡ_１、Ａ_１３、Ａ_１５に接続される配線のみを図示しているが、電流源セルＡ_２〜Ａ_１２、電流源セルＡ_１４についても同様に配線されるものとする。図２（ａ）、（ｂ）に示すように、電流源セルＡ_１〜Ａ_２、Ｂ、Ａ_３〜Ａ_７と、電流源セルＡ_８〜Ａ_１５とは、上下の行において並びが入れ替えられた状態にあるので、電流源セルＡ_１〜Ａ_１５に接続されるそれぞれの配線の長さは、ほとんど等しくなる。

このような電流源セルＡ_１〜Ａ_１５には、図６（ｂ）に示した１５個のＭＳＢ（６４ＬＳＢに相当）に対応する電流源セルが配置される。また、ＭＳＢ未満の３２ＬＳＢ、１６ＬＳＢ、８ＬＳＢ、４ＬＳＢ、２ＬＳＢ、１ＬＳＢに対応するそれぞれの電流源セルは、電流源セルＢ、Ｃ、Ｄ、Ｅに分散され、あるいはいずれかに配置される。そして、これらの電流源セルは、図５に示したＤＡ変換器における電流源セル群１２０を構成する。さらに、それぞれの電流源セルの出力電流は、デコーダ１１０の出力で動作するスイッチＳＷ１〜ＳＷ２１によって選択されて加算され、抵抗Ｒに流れる。抵抗Ｒの一端の電圧Ａｏｕｔには、ＤＡ変換されたアナログ信号が得られる。

なお、電流源セルＢ、Ｃ、Ｄ、Ｅの一部を電流源として利用されることのないダミーの電流源セルとしてもよい。このようなダミーの電流源セルは、電流源セル配置領域内のトランジスタの配置密度の偏りを無くし、製造プロセスのばらつきの発生を防止する働きを持つ。

以上のように構成される電流源セル配置構造において、電流源セルＡ_１〜Ａ_１５に配置される電流源は、上下の行のそれぞれ対応する電流源同士が共通に接続配線され、電流源から出力される電流値が加算される。したがって、製造プロセスによって電流源となるトランジスタの形状に山状あるいは谷状のばらつきが生じる場合に、電流源から出力される電流値のばらつきがキャンセルされるように平均化される。この結果、電流源セルＡ_１〜Ａ_１５に配置される電流源から出力されるそれぞれの電流Ｉ_Ａ１〜Ｉ_Ａ１５の値がほぼ等しくなって、電流値同士の誤差を１ＬＳＢ未満とすることができる。

次に、具体的な数値例を元にばらつきが低減される様子について説明する。図３は、本発明の実施例に係る電流源セル配置構造における出力電流のばらつきを説明する図である。ここでは、図３（ａ）に示すように、図示の簡略化のために８×２のマトリックス状に配置された電流源セルａ１１、ａ２１、ａ３１、ａ４１、ａ５１、ａ６１、ａ７１、ａ８１、ａ５２、ａ６２、ａ７２、ａ８２、ａ１２、ａ２２、ａ３２、ａ４２における出力電流のばらつき値の例を示す。それぞれの電流源セルにおける出力電流のばらつき値が、左から−０．００１、−０．０００５、＋０．０００５、＋０．００１、＋０．００１、＋０．０００５、−０．０００５、−０．００１のように山状のばらつきを有するものとする。また、電流源セルａ１１とａ１２、電流源セルａ２１とａ２２、・・・電流源セルａ７１とａ７２、電流源セルａ８１とａ８２、は、それぞれ共通に接続されるものとする。さらに、共通に接続されて出力される電流が、この電流源セルの組み合わせの順にオンとされて加算され、アナログ信号として出力されるものとする。この場合、電流源セルの組み合わせ同士でばらつきがキャンセルされるので、図３（ｂ）に示すように、オンとする電流源セルの数を順次増加させていっても、誤差は０を維持し、直線性が失われることがない。

一方、図４は、従来の電流源セル配置構造における出力電流のばらつきを説明する図である。図３と同一の条件で従来技術に適用した場合には、図４（ｂ）に示すように、オンとする電流源セルの数を順次増加させて行くと、誤差は＋−に大きく変動し、直線性が失われてしまう。

以上の説明では、電流源セル配置構造における出力電流のばらつきが山状である場合について説明したが、谷状のばらつきが生じる場合であっても同様の傾向を呈する。

以上のように、本実施例に係る電流源セル配置構造によれば、製造プロセスに山状あるいは谷状のばらつきがあっても、このばらつきを低減するように電流源セル同士を組み合わせるので、高精度の電流源が構成される。したがって、このような電流源セル配置構造を備えることで、マクロセル等に適する高精度なＤＡ変換器が得られる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施形態に係る電流源セル配置構造を示す図である。 本発明の実施例に係る電流源セル配置構造を示す図である。 本発明の実施例に係る電流源セル配置構造における出力電流のばらつきを説明する図である。 従来の電流源セル配置構造における出力電流のばらつきを説明する図である。 電流加算型のＤＡ変換器の構成を示すブロック図である。 電流源セル群の構成を説明する図である。 従来の電流源セル配置構造を示す図である。

符号の説明

ａ_１、ａ_２、・・・ａ_ｎ、Ａ_１〜Ａ_１５、Ｂ、Ｃ、Ｄ、Ｅ 電流源セル
Ｉ_Ａ１〜Ｉ_Ａ１５、Ｉ_ｉ、Ｉ_ｉ＋１、・・・Ｉ_ｉ＋ｊ、Ｉ_ｋ、Ｉ_ｋ＋１、・・・Ｉ_ｋ＋ｊ 電流

Claims (6)

1. 電流源セルを２次元マトリクス状に配置し、複数の電流源セルを接続して所要電流量を有する電流源を構成する電流源セル配置構造であって、
   ２次元マトリクスの或る１行分に含まれる電流源セルのそれぞれに対してａ_１、ａ_２、・・・ａ_ｎ（ｎは４以上の整数）の符号を付した場合に、ａ_１、ａ_２、・・・ａ_ｎの並びからなる第１の行と、前記第１の行におけるａ_ｉ、ａ_ｉ＋１、・・・ａ_ｉ＋ｊ（ｉ、ｊはそれぞれ１以上の整数、かつｉ＋ｊはｎ／２以下の整数）の並びとａ_ｋ、ａ_ｋ＋１、・・・ａ_ｋ＋ｊ（ｋはｎ／２を超える整数、かつｋ＋ｊはｎ以下の整数）の並びとを入れ替えた第２の行とを、それぞれ同数ずつ前記２次元マトリクス中に含み、
   それぞれの行におけるａ_ｉ、ａ_ｉ＋１、・・・ａ_ｉ＋ｊおよびａ_ｋ、ａ_ｋ＋１、・・・ａ_ｋ＋ｊの同一符号の電流源セル同士をすべての行に亘って接続するように構成することを特徴とする電流源セル配置構造。
2. 前記第１および第２の行が列方向に交互に存在することを特徴とする請求項１記載の電流源セル配置構造。
3. 前記ａ_ｉ、ａ_ｉ＋１、・・・ａ_ｉ＋ｊおよびａ_ｋ、ａ_ｋ＋１、・・・ａ_ｋ＋ｊの並びの一部には、前記同一符号の電流源セル同士をすべての行に亘っては接続することのない構成を含むことを特徴とする請求項１または２記載の電流源セル配置構造。
4. ｉが２以上である場合のａ_１〜ａ_ｉ−１、ｋがｉ＋ｊ＋２以上である場合のａ_{ｉ＋ｊ＋１}〜ａ_ｋ−１、ｋ＋ｊがｎ−１以下である場合のａ_{ｋ＋ｊ＋１}〜ａ_ｎの並びの一部には、前記電流源として利用されることのないダミーの電流源セルを含むことを特徴とする請求項１〜３のいずれか一に記載の電流源セル配置構造。
5. 請求項１〜４のいずれか一に記載の電流源セル配置構造を含むＤＡ変換器であって、
   入力されるディジタル信号を元に前記電流源の選択数を決定し、選択された電流源の出力電流値を加算してアナログ信号として出力することを特徴とするＤＡ変換器。
6. 請求項３記載の電流源セル配置構造を含み、入力されるディジタル信号を元に前記電流源の選択数を決定し、選択された電流源の出力電流値を加算してアナログ信号として出力するＤＡ変換器であって、
   前記電流源は、ＤＡ変換におけるＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に対応する電流源であり、
   ＭＳＢ未満のビットに対応するそれぞれの電流源は、ｉが２以上である場合のａ_１〜ａ_ｉ−１、ｋがｉ＋ｊ＋２以上である場合のａ_{ｉ＋ｊ＋１}〜ａ_ｋ−１、ｋ＋ｊがｎ−１以下である場合のａ_{ｋ＋ｊ＋１}〜ａ_ｎの並びの一部である電流源セル、および／または前記すべての行に亘っては接続することのない構成となる電流源セルに分散され、あるいはいずれかに配置されることを特徴とするＤＡ変換器。

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