JP2006295948A

JP2006295948A - 半導体装置

Info

Publication number: JP2006295948A
Application number: JP2006130411A
Authority: JP
Inventors: Sho Nagao; 祥長尾
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1999-05-17
Filing date: 2006-05-09
Publication date: 2006-10-26

Abstract

【課題】面積を抑えたＤＡＣを有する半導体装置を作成する。
【解決手段】ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１と、ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１と、
互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電源電圧線Ｈと、ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１と、ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１と、出力線と、セレクタ回路を有する半導体装置であって、
外部から入力されるｎビットのデジタル信号によって制御され、かつｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１に入力されるｎビットのデジタル信号の反転信号が、それぞれｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１に入力され、出力線からアナログ階調電圧信号が出力され、出力線から出力された信号は、セレクタ回路に入力され、当該セレクタ回路によって選択されるソース信号線に順次供給される。
【選択図】図１

Description

本願発明は、Ｄ／Ａ変換（デジタル／アナログ変換）回路（ＤＡＣ：Digital-Analog Converter）に関する。特に、半導体装置の駆動回路に用いられるＤＡＣに関する。また、このＤＡＣを用いた半導体装置に関する。

最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、半導体装置（特にアクティブマトリクス型液晶表示装置、ＥＬ表示装置）の需要が高まってきたことによる。

アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれＴＦＴが配置され、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。

その中でも、表示装置の高精細化、高画質化に伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。

従来のデジタル駆動方式のアクティブマトリクス型液晶表示装置の構造の概略図を図１５に示す。従来のデジタル駆動方式のアクティブマトリクス型液晶表示装置は、図１５に示すようにソース信号線側シフトレジスタ１４０１、外部から入力されるデジタル信号のアドレス線（ａ〜ｄ）１４０２、ラッチ回路１（ＬＡＴ１）１４０３、ラッチ回路２（ＬＡＴ２）１４０４、ラッチパルス線１４０５、Ｄ／Ａ変換回路１４０６、階調電圧線１４０７、ソース信号線（データ線）１４０８、ゲート信号線側シフトレジスタ１４０９、ゲート信号線（走査線）１４１０、および画素ＴＦＴ１４１１などによって構成されている。ここでは、４ビットのデジタル駆動方式のアクティブマトリクス型液晶表示装置を例にとっている。なお、ラッチ回路１１４０３およびラッチ回路２１４０４（ＬＡＴ１およびＬＡＴ２）は、それぞれ４個のラッチ回路が便宜上一まとめに示されている。

外部から入力されるデジタル信号のアドレス線（ａ〜ｄ）１４０２に供給されるデジタル信号が、ソース信号線側シフトレジスタ１４０１からのタイミング信号により全てのＬＡＴ１１４０３に順次書き込まれる。なお、本明細書において、全てのＬＡＴ１をＬＡＴ１群と総称する。

ＬＡＴ１群に対するデジタル信号の書き込みが一通り終了するまでの時間は、１ライン期間と呼ばれる。すなわち、一番左側のＬＡＴ１に対して外部から入力されるデジタル信号の書き込みが開始される時点から、一番右側のＬＡＴ１に対して外部から入力されるデジタル信号の書き込みが終了する時点までの時間間隔が１ライン期間である。

ＬＡＴ１群に対するデジタル信号の書き込みが終了した後、ＬＡＴ１群に書き込まれたデジタル信号は、ソース信号線側シフトレジスタ１４０１の動作タイミングに合わせて、ラッチパルス線１４０５にラッチシグナルが入力された時に全てのＬＡＴ２１４０４に一斉に送出され、書き込まれる。なお、本明細書において、全てのＬＡＴ２をＬＡＴ２群と総称する。

デジタル信号をＬＡＴ２群に送出し終えたＬＡＴ１群には、ソース信号線側シフトレジスタ１４０１からの信号により、再びデジタルデコーダのアドレス線（ａ〜ｄ）１４０２に供給されるデジタル信号の書き込みが順次行なわれる。

この２順目の１ライン期間の開始に合わせてＬＡＴ２群に送出されたデジタル信号がＤ／Ａ変換回路１４０６に入力され、そのデジタル信号に応じたアナログの階調電圧信号に変換され、ソース信号線１４０８に供給される。

アナログの階調電圧信号は、１ライン期間の間対応するソース信号線１４０８に供給される。ゲート信号線側シフトレジスタ１４０９から出力される走査信号によって、対応する画素ＴＦＴ１４１１のスイッチングが行われ、ソース信号線１４１１からのアナログの階調電圧信号によって液晶分子が駆動される。

上述した動作を走査線の数だけ繰り返すことによって１画面（１フレーム）が形成される。一般に、アクティブマトリクス型液晶表示装置では、１秒間に６０フレームの画像の書き換えが行われている。

ここで、上述したデジタル駆動回路に用いられている従来のＤ／Ａ変換回路を説明する。図１６を参照する。

従来の４ビットのＤ／Ａ変換回路は、スイッチ（ｓｗ０〜ｓｗ１５）および階調電圧線（Ｖ０〜Ｖ１５）を有している。図１５におけるデジタル駆動方式のアクティブマトリクス型液晶表示装置のＬＡＴ２群１４０４から供給される４ビットのデジタル信号によってスイッチ（ｓｗ０〜ｓｗ１５）のうち１つが選択され、選択されたスイッチに接続されている階調電圧線からソース信号線１４０８に電圧が供給される仕組みになっている。

ここで説明している従来の４ビットのＤ／Ａ変換回路の場合、スイッチの数は１６個であり、階調電圧線の数は１６本である。実際のアクティブマトリクス型液晶表示装置においては、スイッチ自体の面積は大きい。また図１６に示すＤ／Ａ変換回路が、１本のソース信号線に対して１つ設けられることになるので、駆動回路全体の面積が大きくなってしまう。

従来用いられている４ビットのＤ／Ａ変換回路の別の例を取りあげてみる。図１７に示す４ビットのＤ／Ａ変換回路は、先に説明した４ビットのＤ／Ａ変換回路と同じように、ＬＡＴ２群１４０４から供給される４ビットのデジタル信号によって複数のスイッチ（ｓｗ０〜ｓｗ１５）のうち１つが選択され、選択されたスイッチに接続されている階調電圧線からソース信号線１４０８に電圧が供給される仕組みになっている。

図１７に示されるＤ／Ａ変換回路において、階調電圧線は、５本（Ｖ０〜Ｖ４）であり、先に説明した図１６に示されるような４ビットのＤ／Ａ変換回路よりも少ない。しかし、スイッチの数は依然１６個である。よって、駆動回路全体の面積の縮小を図ることは難しい。

ここでは、４ビットのデジタル信号をアナログの階調電圧信号に変換するＤ／Ａ変換回路について説明しているが、ビット数が増えると、スイッチの数は指数関数的に増加していく。つまり、ｎビットのデジタル信号を変換する従来のＤ／Ａ変換回路においては、２ⁿ個のスイッチが必要となってしまう。したがって、駆動回路の面積を抑えることが難しい。

上述したようなＤ／Ａ変換回路を有する駆動回路は、その面積を抑えることが難しく、半導体表示装置、特にアクティブマトリクス型液晶表示装置の小型化を妨げる原因の一つとなっている。

また、半導体表示装置の高精細化のためには、画素数の増加、つまりはソース信号線の増加が必要となってくる。しかし、上述したように、ソース信号線が増加すると、Ｄ／Ａ変換回路の数も増加することになり、駆動回路の面積は増大し、このことが高精細化への妨げの原因の一つとなっている。

上述した理由により、Ｄ／Ａ変換回路の面積を小さく抑えることが切望されている。

また上述した抵抗分割型ＤＡＣの他に、容量で容量分割を行う抵抗分割型ＤＡＣもある。容量分割型ＤＡＣを動作させるには、容量に電荷を蓄える期間と、容量に蓄えた電荷を放電してＧＮＤ（グラウンド）と同じ電荷にリセットする期間とが必要であり、動作速度が遅かった。

そこで、本願発明は上述した問題を鑑みてなされたものであり、Ｄ／Ａ変換回路の面積を小さく抑えることを目的とする。

本願発明のＤＡＣは、ｎビットのデジタル信号のそれぞれに対応しているｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1からなる抵抗Ａ群と、ｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1とからなる抵抗Ｂ群とを有している。そして抵抗Ａ群と抵抗Ｂ群の抵抗値の一般式は２^n-1Ｒである（ｎは１以上の自然数、Ｒは正数）。また本願発明のＤＡＣは、ｎビットのデジタル信号のそれぞれに対応しているｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1とからなるスイッチＳＷａ群と、ｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1とからなるＳＷｂ群とを有している。さらに本願発明のＤＡＣは、互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電源電圧線Ｈと、出力線とを有している。

スイッチＳＷａ群のスイッチがオンになると、電源電圧線Ｌと出力線とがｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1からなる抵抗Ａ群を介して接続される。また同様に、スイッチＳＷｂ群のスイッチがオンになると、電源電圧線Ｈと出力線とがｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1からなる抵抗Ｂ群を介して接続される。

逆にスイッチＳＷａ群のスイッチがオフになると、電源電圧線Ｌと出力線との接続が切り離される。また同様に、スイッチＳＷｂ群のスイッチがオフになると、電源電圧線Ｈと出力線との接続が切り離される。

前記スイッチＳＷａ群は、外部から入力されるｎビットのデジタル信号によって制御され、また前記ｎビットのデジタル信号の反転信号によってＳＷｂ群が制御される。そして入力されたｎビットのデジタル信号に対応したアナログ階調電圧信号が、出力線から出力される。

本願発明のＤＡＣでは、従来のＤＡＣのようにデジタル信号のビット数と同じ数のスイッチまたは階調電圧線を設ける必要はない。よってＤＡＣの面積を抑えることが可能になり、駆動回路及び半導体装置の小型化が可能になった。

また従来のＤＡＣではデジタル信号のビット数が増えると、スイッチの数は指数関数的に増加させる必要があった。しかし本願発明ではｎビットのデジタル信号を変換させる場合、スイッチの数は２ｎ個となった。このようにビット数が増えても、従来のＤＡＣに比べてスイッチ数の増加を抑えることが可能になり、駆動回路、半導体装置の小型化が可能になった。

また、ＤＡＣ自体の面積が抑えられるので、画素数を増加させる、つまりはソース信号線を増加させることによって、Ｄ／Ａ変換回路の数が増加しても、駆動回路の面積が抑えられ、高精細な半導体装置の作製が可能になった。

また容量分割型ＤＡＣとは違い、容量に電荷を蓄える期間と、容量に蓄えた電荷を放電してＧＮＤ（グラウンド）と同じ電荷にリセットする期間とが必要ではなくなるため、容量分割型ＤＡＣと比較して動作速度が速くなった。

以下に本願発明のＤＡＣを、ある実施の形態に基づいて説明する。

（実施の形態１）
図１に本願発明のＤＡＣ回路図の実施の形態の１つを示す。図１に示す本願発明のＤＡＣは、ｎビットのデジタル信号をアナログの階調電圧信号に変換する。
なお本願発明において、ｎは自然数である。

図１（Ａ）〜（Ｄ）に示すように本願発明のＤＡＣは、ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1およびｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1を有している。なお、ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1を総称して、抵抗Ａ群と呼ぶ。またｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1を総称して、抵抗Ｂ群と呼ぶ。

抵抗Ａ群を構成するそれぞれの抵抗は、Ａ₁＝Ｒ、Ａ₂＝２Ｒ、Ａ₃＝２²Ｒ、…、Ａ_n-1＝２^n-1Ｒである。また抵抗Ｂ群を構成するそれぞれの抵抗は、Ｂ₁＝Ｒ、Ｂ₂＝２Ｒ、Ｂ₃＝２²Ｒ、…、Ｂ_n-1＝２^n-1Ｒである。なお本願発明においてＲは抵抗値を示すための定数である。

本願発明において、ｎ個の抵抗Ａ₀、Ａ₁、…、Ａ_n-1およびｎ個の抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1は２個以上の端子を有する。上記端子には、抵抗に入力、及び抵抗から出力させるための入出力端子と、それ以外に抵抗の入出力に共通な共通端子とがある。以下本願発明においては、抵抗の２つの入出力端子を抵抗の端部と称する。

また本願発明のＤＡＣは、ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1およびｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1を有している。なお、ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1を総称して、スイッチＳＷａ群と呼ぶ。またｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1を総称して、スイッチＳＷｂ群と呼ぶ。さらにスイッチＳＷａ群およびスイッチＳＷｂ群を総称して、スイッチＳＷ群と呼ぶ。なお本実施の形態においてはスイッチＳＷ群の内部抵抗は０とみなすが、スイッチＳＷ群の内部抵抗を計算に入れて回路設計しても良い。

本願発明において、ｎ個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1およびｎ個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1はそれぞれ、スイッチに入力、及びスイッチから出力させるための入出力端子を有する。また入出力端子の他に、スイッチの入出力に共通な共通端子とを有することもある。以下、本願発明においては、スイッチの２つの入出力端子を、スイッチの端部と称する。

また本願発明のＤＡＣは、出力線、電源電圧線Ｌ、電源電圧線Ｈを有する。ＤＡＣの有する出力線から、デジタル信号から変換されたアナログの階調電圧信号が出力される。出力線から出力されるアナログの階調電圧信号の出力電位をＶ_outとする。

電源電圧線Ｌおよび電源電圧線Ｈは、ＤＡＣの外に設けられた電源に接続されており、一定の電位に保持されている。電源電圧線Ｌは電源電位Ｖ_Lに、電源電圧線Ｈは電源電位Ｖ_Hに、それぞれ保持されている。

なお、電源電位Ｖ_L及び電源電位Ｖ_Hは、共にグランド（ＧＮＤ）の電位を基準としている。

また、本明細書において接続するとは、電気的に導通することを意味する。電気的に導通するとは程度の問題である。電気を流されたものが目的とする機能を果たしたり、電気を流されたもの自体の目的とする機能が損なわれたりした場合、電気的に導通していると定義する。また本明細書において、接続が切り離されるとは、電気的に導通していない状態と定義する。

なお、電源電位Ｖ_Hと電源電位Ｖ_Lの関係において、Ｖ_H＜Ｖ_Lの場合と、Ｖ_H＞Ｖ_Lの場合とでは、出力電位Ｖ_outには互いに反転したアナログ信号が出力される。ここではＶ_H＞Ｖ_Lの場合の出力を正相とし、Ｖ_H＜Ｖ_Lの場合の出力を逆相とする。

ここで、本願発明のＤＡＣの回路構成について説明する。

抵抗Ａ₀の両端部は、それぞれ、スイッチＳＷａ₀と出力線とに接続されている。抵抗Ａ₀と接続されていないスイッチＳＷａ₀の一端部は、電源電圧線Ｌに接続されている。

また、抵抗Ａ₁の両端部は、それぞれ、スイッチＳＷａ₁と出力線とに接続されている。抵抗Ａ₁と接続されていないスイッチＳＷａ₁の一端部は、電源電圧線Ｌに接続されている。

さらに、抵抗Ａ₂の両端部は、それぞれ、スイッチＳＷａ₂と出力線とに接続されている。抵抗Ａ₂と接続されていないスイッチＳＷａ₂の一端部は、電源電圧線Ｌに接続されている。

同様に、抵抗Ａ_n-1の両端部は、それぞれ、スイッチＳＷａ_n-1と出力線とに接続されている。抵抗Ａ_n-1と接続されていないスイッチＳＷａ_n-1の一端部は、電源電圧線Ｌに接続されている。

このように、抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれの両端部は、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれと出力線とに接続されている。抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれと接続されていない、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれの一端部は、電源電圧線Ｌに接続されている。

同様に、抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1とスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1との関係も、抵抗Ａ₀、Ａ₁、…、Ａ_n-1と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1との関係と同様である。つまり、抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれの両端部は、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれと出力線とに接続されている。抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれとは接続されていないスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれの一端部は、電源電圧線Ｈに接続されている。

次に本願発明のＤＡＣの動作について説明する。

スイッチＳＷａ₀がオンになると、電源電圧線Ｌと抵抗Ａ₀とが接続される。言い換えると、スイッチＳＷａ₀がオンになると、抵抗Ａ₀のスイッチＳＷａ₀と接続されている端部が、電源電位Ｖ_Lと同じ電位に保たれる。逆にスイッチＳＷａ₀がオフになると、電源電圧線Ｌと抵抗Ａ₀は接続が切り離される。

また、スイッチＳＷａ₁がオンになると、電源電圧線Ｌと抵抗Ａ₁とが接続される。言い換えると、スイッチＳＷａ₁がオンになると、抵抗Ａ₁のスイッチＳＷａ₁と接続されている端部が、電源電位Ｖ_Lと同じ電位に保たれる。逆にスイッチＳＷａ₁がオフになると、電源電圧線Ｌと抵抗Ａ₁は接続が切り離される。

さらに、スイッチＳＷａ₂がオンになると、電源電圧線Ｌと抵抗Ａ₂とが接続される。言い換えると、スイッチＳＷａ₂がオンになると、抵抗Ａ₂のスイッチＳＷａ₂と接続されている端部が、電源電位Ｖ_Lと同じ電位に保たれる。逆にスイッチＳＷａ₂がオフになると、電源電圧線Ｌと抵抗Ａ₂は接続が切り離される。

同様に、さらに、スイッチＳＷａ_n-1がオンになると、電源電圧線Ｌと抵抗Ａ_n-1とが接続される。言い換えると、スイッチＳＷａ_n-1がオンになると、抵抗Ａ_n-1のスイッチＳＷａ_n-1と接続されている端部が、電源電位Ｖ_Lと同じ電位に保たれる。逆にスイッチＳＷａ_n-1がオフになると、電源電圧線Ｌと抵抗Ａ_n-1は接続が切り離される。

このように、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれがオンになると、電源電圧線Ｌと抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれとが接続される。
言い換えると、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれがオンになると、抵抗Ａ₀、Ａ₁、…、Ａ_n-1のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1と接続されている端部が、電源電位Ｖ_Lと同じ電位に保たれる。逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれがオフになると、電源電圧線Ｌと抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれは接続が切り離される。

同様に、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれがオンになると、電源電圧線Ｈと抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれとが接続される。言い換えると、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれがオンになると、抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1と接続されている端部が、電源電位Ｖ_Hと同じ電位に保たれる。逆にスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれがオフになると、電源電圧線Ｈと抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれは接続が切り離される。

スイッチＳＷａ群およびスイッチＳＷｂ群のオンまたはオフの制御は、ＤＡＣに入力されるデジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ_n-1によって決まる。なお、デジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ_n-1を総称してデジタル信号Ｄａと呼ぶ。

デジタル信号の値は、ＨｉまたはＬｏのいずれかである。説明の都合上Ｈｉのときデジタル信号の値を１、Ｌｏのときデジタル信号の値を０と定義する。デジタル信号は、Ｄａ₀が最下位ビット（ＬＳＢ）で、Ｄａ_n-1が最上位ビット（ＭＳＢ）と定義する。

またデジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ_n-1を反転させた信号をＤｂ₀、Ｄｂ₁、…、Ｄｂ_n-1とする。つまりＤａ₀が１だとＤｂ₀は０、逆にＤａ₀が０だとＤｂ₀は１となる。なお、デジタル信号Ｄｂ₀、Ｄｂ₁、…、Ｄｂ_n-1を総称してデジタル信号Ｄｂと呼ぶ。

デジタル信号ＤａがＤＡＣに入力されると、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1にデジタル信号Ｄａが入力され、デジタル信号ＤｂがスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1に入力される。

スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれに入力されるデジタル信号Ｄａが１だと、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれはオンになる。そしてスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれに入力されるデジタル信号Ｄｂは、デジタル信号Ｄａを反転させたものなので０であり、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれはオフとなる。

逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれに入力されるデジタル信号Ｄａが０だと、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれはオフとなる。そしてその時スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれに入力されるデジタル信号Ｄｂは、デジタル信号Ｄａを反転させたものなので１であり、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれはオンとなる。

このようにスイッチＳＷａ群と、スイッチＳＷｂ群とは、それぞれ互いに連動している。

１ビット目のデジタル信号Ｄａ₀について考えると、ＤＡＣにＤａ₀＝１のデジタル信号が入力されると、デジタル信号Ｄａ₀に対応するスイッチＳＷａ₀にＤａ₀が入力され、スイッチＳＷａ₀がオンになる。その結果、スイッチＳＷａ₀に対応する抵抗Ａ₀に、電源電圧線Ｌの電源電位Ｖ_Lがかかる。

Ｄａ₀＝１のとき、Ｄｂ₀＝０である。デジタル信号Ｄｂ₀は対応するスイッチＳＷｂ₀に入力されるので、スイッチＳＷｂ₀はオフになる。その結果、スイッチＳＷｂ₀に対応する抵抗Ｂ₀は、電源電圧線Ｈと接続が切り離される。

デジタル信号Ｄａ₁、Ｄａ₂、…、Ｄａ_n-1についても、デジタル信号Ｄａ₀同じことが言える。

図１（Ａ）を用いて、本願発明のＤＡＣに入力されるデジタル信号Ｄａが全て１の場合のＤＡＣの動作を説明する。

入力されるデジタル信号Ｄａ（Ｄａ₀、Ｄａ₁、…、Ｄａ_n-1）が全て１の場合、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1は全てオンとなり、出力線は抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれを介して電源電圧線Ｌと接続される。そしてその時デジタル信号Ｄｂ（Ｄｂ₀、Ｄｂ₁、…、Ｄｂ_n-1）は全て０であるので、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1は全てオフとなり、出力線は電源電圧線Ｈと接続が切り離された状態となる。

その結果、電源電圧線Ｌの電源電位Ｖ_Lがそのまま出力線から出力される。ＤＡＣの出力線からの出力電位をＶ_outは、Ｖ_out（Ｄａ₀＝Ｄａ₁＝…＝Ｄａ_n-1＝１）＝Ｖ_Lとなる。

図１（Ｂ）を用いて、本願発明のＤＡＣに入力されるデジタル信号Ｄａが全て０の場合のＤＡＣの動作を説明する。

入力されるデジタル信号Ｄａが全て０の場合、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1は全てオフとなり、出力線は電源電圧線Ｌと接続が切り離された状態となる。そしてデジタル信号Ｄｂは全て１であるので、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1は全てオンとなり、出力線は抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれを介して電源電圧線Ｈと接続される。

その結果、電源電圧線Ｈの電源電位Ｖ_Hがそのまま出力線から出力される。ＤＡＣの出力線からの出力電位Ｖ_outは、Ｖ_out（Ｄａ₀＝Ｄａ₁＝…＝Ｄａ_n-1＝０）＝Ｖ_Hとなる。

図１（Ｃ）を用いて、本願発明のＤＡＣに入力されるデジタル信号Ｄａのうち、Ｄａ₀のみが０で、Ｄａ₁、Ｄａ₂、…、Ｄａ_n-1は全て１の場合のＤＡＣの動作を説明する。

Ｄａ₀が０なので、ＳＷａ₀はオフ、逆にＳＷｂ₀はオンとなり、出力線は抵抗Ｂ₀を介して電源電圧線Ｈに接続される。一方、Ｄａ₁、Ｄａ₂、…、Ｄａ_n-1は全て１なので、ＳＷａ₁、ＳＷａ₂、…、ＳＷａ_n-1は全てオンとなって、逆にＳＷｂ₁、ＳＷｂ₂、…、ＳＷｂ_n-1はオフとなり、出力線は抵抗Ａ₁、Ａ₂、…、Ａ_n-1を介して電源電圧線Ｌに接続される。

抵抗Ａ₀、Ａ₁、…、Ａ_n-1のうち、オンになっているスイッチＳＷａ₁、ＳＷａ₂、…、ＳＷａ_n-1に接続されている全ての抵抗（この場合抵抗Ａ₁、Ａ₂、…、Ａ_n-1が該当する）の合成抵抗をＡ_Tとする。また抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のうちオンになっているスイッチＳＷｂ₀に接続されている全ての抵抗（この場合抵抗Ｂ₀が該当する）の合成抵抗をＢ_Tとする。

合成抵抗Ａ_Tの逆数は、オンになっているスイッチＳＷａ₁、ＳＷａ₂、…、ＳＷ_n-1に接続されている抵抗Ａ₁、Ａ₂、…、Ａ_n-1のそれぞれの逆数の和に等しい。（式１）

式１ａをＡ_Tについて求めると、式２が得られる。

また同様に、合成抵抗Ｂ_Tの逆数は、オンになっているスイッチＳＷｂ₀に接続されている抵抗Ｂ₀の逆数に等しい。（式３）

式３をＢ_Tについて求めると、式４が得られる。

式２及び式４で求められた合成抵抗Ａ_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電位Ｖ_out（Ｄａ₀＝０、Ｄａ₁＝Ｄａ₂＝…＝Ｄ_n-1＝１）を求める。出力電位Ｖ_out（Ｄａ₀＝０、Ｄａ₁＝Ｄａ₂＝…＝Ｄ_n-1＝１）は、式２の合成抵抗Ａ_Tを、式２の合成抵抗Ａ_Tと式４の合成抵抗Ｂ_Tとの和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差を掛けたものである。（式５）

このようにスイッチのオン、オフによって、ｎビットのデジタル信号を、アナログの階調電圧信号に変換することができる。

図１（Ｄ）を用いて、本願発明のＤＡＣに入力されるデジタル信号Ｄａのうち、Ｄａ₀およびＤａ₁が０で、Ｄａ₂、Ｄａ₃、…、Ｄａ_n-1は全て１の場合のＤＡＣの動作を説明する。

Ｄａ₀およびＤａ₁が０なので、ＳＷａ₀およびＳＷａ₁はオフとなって、逆にＳＷｂ₀およびＳＷｂ₁はオンとなり、出力線は抵抗Ｂ₀、Ｂ₁を介して電源電圧線Ｈに接続される。一方、Ｄａ₂、Ｄａ₃、…、Ｄａ_n-1は全て１なので、ＳＷａ₂、ＳＷａ₃、…、ＳＷａ_n-1は全てオンとなり、逆にＳＷｂ₂、ＳＷｂ₃、…、ＳＷｂ_n-1は全てオフとなり、出力線は抵抗Ａ₂、Ａ₃、…、Ａ_n-1を介して電源電圧線Ｌに接続される。

抵抗Ａ₀、Ａ₁、…、Ａ_n-1のうち、オンになっているスイッチＳＷａ₂、ＳＷａ₃、…、ＳＷａ_n-1に接続されている全ての抵抗（この場合抵抗Ａ₂、Ａ₃、…、Ａ_n-1が該当する）の合成抵抗をＡ_Tとする。また抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のうちオンになっているスイッチＳＷｂ₀およびＳＷｂ₁に接続されている全ての抵抗（この場合抵抗Ｂ₀、Ｂ₁が該当する）の合成抵抗をＢ_Tとする。

合成抵抗Ａ_Tの逆数は、オンになっているスイッチＳＷａ₂、ＳＷａ₃、…、ＳＷ_n-1に接続されている抵抗Ａ₂、Ａ₃、…、Ａ_n-1のそれぞれの逆数の和に等しい。（式６）

式６をＡ_Tについて求めると、式７が得られる。

また同様に、合成抵抗Ｂ_Tの逆数は、オンになっているスイッチＳＷｂ₀、ＳＷｂ₁に接続されている抵抗Ｂ₀、Ｂ₁それぞれの逆数の和に等しい。（式８）

式８をＢ_Tについて求めると、式９が得られる。

式７及び式９で求められた合成抵抗Ａ_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電位Ｖ_out（Ｄａ₀＝Ｄａ₁＝０、Ｄａ₂＝Ｄａ₃＝…＝Ｄａ_n-1＝１）
を求める。出力電位Ｖ_out（Ｄａ₀＝Ｄａ₁＝０、Ｄａ₂＝Ｄａ₃＝…＝Ｄａ_n-1＝１）は、式７の合成抵抗Ａ_Tを、式７の合成抵抗Ａ_Tと式９の合成抵抗Ｂ_Tとの和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差を掛けたものである。（式１０）

以上は、式１〜式１０を用いて個々のデジタル信号の値が具体的にわかっている場合について説明したものだが、以下に本願発明のＤＡＣの合成抵抗Ａ_T、合成抵抗Ｂ_Tおよび出力電位Ｖ_outを一般式にて表す。

合成抵抗Ａ_Tの逆数は、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のうちオンになっているスイッチに接続されている抵抗のそれぞれの逆数の和に等しい。スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のうち、オンになっているのは、入力されるデジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ_n-1が１のスイッチである。よって、合成抵抗Ａ_Tの逆数は、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1に接続されている抵抗Ａ₀、Ａ₁、…、Ａ_n-1のそれぞれの逆数に、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ_n-1のそれぞれに対応するデジタル信号Ｄａの値を掛けたものの和に等しい。（式１１）

式１１をＡ_Tについて求めると、式１２が得られる。

また同様に、合成抵抗Ｂ_Tの逆数は、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1に接続されている抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれの逆数に、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれに対応するデジタル信号Ｄｂの値を掛けたものの和に等しい。（式１３）

式１３をＢ_Tについて求めると、式１４が得られる。

出力電位Ｖ_outは、式１２の合成抵抗Ａ_Tを、式１２の合成抵抗Ａ_Tと式１４の合成抵抗Ｂ_Tとの和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差を掛けたものである。（式１５）

このようにデジタル信号Ｄａの値によって定まる出力電位Ｖ_outが出力線から出力される。式１５からもわかるように、出力電位Ｖ_outは抵抗値Ｒの値によっては定まらない。また、出力電位Ｖ_outはＶ_HとＶ_Lとの差によってその振幅を決定することができる。

本願発明のＤＡＣでは、従来のＤＡＣのようにデジタル信号のビット数と同じ数のスイッチまたは階調電圧線を設ける必要はない。よってＤＡＣの面積を抑えることが可能になり、駆動回路、アクティブマトリクス型液晶表示装置の小型化が可能になった。

また従来のＤＡＣでは、デジタル信号のビット数が増えると、スイッチの数を指数関数的に増加させる必要があった。しかし本願発明ではｎビットのデジタル信号を変換させる場合、スイッチの数は２ｎ個となった。このようにビット数が増えても、従来のＤＡＣに比べてスイッチ数の増加を抑えることが可能になり、駆動回路、アクティブマトリクス型液晶表示装置の小型化が可能になった。

また、ＤＡＣ自体の面積が抑えられるので、画素数を増加させる、つまりはソース信号線を増加させることによって、Ｄ／Ａ変換回路の数が増加しても、駆動回路の面積が抑えられ、高精細なアクティブマトリクス型液晶表示装置の作製が可能になった。

（実施の形態２）
本実施の形態では、２ビットのデジタル信号をアナログの階調電圧信号に変換するＤＡＣを薄膜トランジスタを用いて作製した例について説明する。本実施の形態ではこのビット数に限定されない。

図５（Ａ）に本願発明の実施の形態の１つである、２ビットのデジタル信号をアナログの階調電圧信号に変換するＤＡＣの詳しい回路図を示す。ＤＡＣにＩＮ₀からデジタル信号Ｄａ₀、ＩＮ₁からデジタル信号Ｄａ₁をそれぞれ入力する。

ＤＡＣにＩＮ₀から入力されたデジタル信号Ｄａ₀はＳＷａ₀に入力され、デジタル信号Ｄａ₀によってＳＷａ₀のオンまたはオフが決まる。またデジタル信号Ｄａ₀がインバーターによって反転させられたデジタル信号Ｄｂ₀はＳＷｂ₀に入力され、デジタル信号Ｄｂ₀によってＳＷｂ₀のオンまたはオフが決まる。Ｄｂ₀はＤａ₀を反転させた信号なので、ＳＷａ₀がオンだとＳＷｂ₀はオフ、ＳＷａ₀がオフだとＳＷｂ₀はオンとなる。

ＩＮ₁にデジタル信号Ｄａ₁が入力された場合も、上述したＩＮ₀にデジタル信号Ｄａ₀が入力された場合と同様にＳＷａ₁およびＳＷｂ₁がデジタル信号Ｄａ₁によって制御される。

図５（Ｂ）に本実施の形態で用いるインバーターの具体的な回路図の一例を示す。Ｖ_inから１または０のデジタル信号が入力される。本実施の形態においては、１はＨｉの信号を、０はＬｏの信号を示す。Ｖｄｄｈはデジタル信号のＨｉと同じ電源電位が、Ｖｓｓはデジタル信号のＬｏと同じ電源電位が印加されていることを示す。

ＶｉｎにＨｉのデジタル信号を印加するとＶ_outからＬｏのデジタル信号が出力される。逆に、ＶｉｎにＬｏのデジタル信号を印加するとＶ_outからＨｉのデジタル信号が出力される。

本実施の形態の場合、ＤＡＣに設ける抵抗は、スイッチＳＷ群を形成している薄膜トランジスタ（ＴＦＴ）の内部抵抗を利用する。ＴＦＴの内部抵抗とは、ＴＦＴの活性層が有するチャネル形成領域の、ソース領域とドレイン領域とを結ぶ方向における抵抗である。図６に本実施の形態で用いたスイッチＳＷ群の具体的な回路図の一例を示す。

図６に示すように、スイッチＳＷ群はＮチャネル型薄膜トランジスタ（Ｎチャネル型ＴＦＴ）と、Ｐチャネル型薄膜トランジスタ（Ｐチャネル型ＴＦＴ）とを有している。Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴはそれぞれのソース領域とドレイン領域とが、一方は出力線に、もう一方は電源電圧線に接続されている。

スイッチＳＷ群に１のデジタル信号が印加されると、スイッチＳＷ群のＮチャネル型ＴＦＴとＰチャネル型ＴＦＴのソース領域とドレイン領域とが、電気的に導通した状態となり、スイッチＳＷ群がオンとなる。

逆に０のデジタル信号が印加されるとスイッチＳＷ群のＮチャネル型ＴＦＴとＰチャネル型ＴＦＴのソース領域とドレイン領域とが、電気的に導通していない状態となり、スイッチＳＷ群がオフとなる。

図７にスイッチＳＷ群に用いられている薄膜トランジスタの上面図の一例を示す。活性層と、ゲート電極とが、図７に示すように設けられている。ゲート電極は、ゲート信号線の一部をゲート電極として機能させている。図示してはいないが、活性層とゲート電極との間にはゲート絶縁膜が設けられている。

一導電性を有する不純物が添加されているソース領域およびドレイン領域が活性層に設けられている。またソース領域とドレイン領域の間には、ゲート電極に電圧がかかるとチャネルを形成するチャネル形成領域が設けられている。

チャネル形成領域において、ソース領域とドレイン領域を結んだ方向の長さをチャネル長（Ｌ）と定義する。またソース領域とドレイン領域を結んだ方向に対して垂直方向の長さをチャネル幅（Ｗ）と定義する。

薄膜トランジスタ（ＴＦＴ）の内部抵抗の抵抗値はチャネル長（Ｌ）が等しい場合、チャネル幅（Ｗ）によって、その値が決まる。内部抵抗の抵抗値はそのチャネル幅に反比例するので、ＴＦＴの内部抵抗の抵抗値を２倍にしたいときはチャネル幅（Ｗ）を半分に、ＴＦＴの内部抵抗の抵抗値を２²倍にしたいときはチャネル幅（Ｗ）を１／２²倍にすれば良い。

なお本実施の形態において、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴの内部抵抗の抵抗値は、ＤＡＣから出力されるアナログの階調電圧信号に悪影響が出ない程度に等しくすることが肝要である。

なお、本実施の形態では図５で示した回路図に基づいたＤＡＣについて説明したが、本実施の形態はこの回路図に限定されるわけではなく、設計者が適宜用途に応じて変更することも可能である。

また本実施の形態では、チャネル幅（Ｗ）を制御することによって薄膜トランジスタの内部抵抗の抵抗値を変える例を示したが、チャネル長Ｌを制御することによって行っても良い。ＴＦＴの内部抵抗の抵抗値はチャネル長Ｌに比例する。
よってＴＦＴの内部抵抗の抵抗値を２倍にしたいときはチャネル長（Ｌ）を２倍に、ＴＦＴの内部抵抗の抵抗値を２²倍にしたいときは、チャネル長を（Ｌ）を２²倍にすれば良い。またチャネル長（Ｌ）とチャネル幅（Ｗ）を両方とも制御することで、ＴＦＴの内部抵抗の抵抗値を制御することも可能である。

さらに本実施の形態では、スイッチが有する薄膜トランジスタの内部抵抗を利用してＤＡＣを構成しているる。よって実施の形態１の場合と違って新たに抵抗を設ける必要がなく、ＤＡＣの面積、ひいてはＤＡＣを有する半導体装置の面積を抑えることが可能になる。またＤＡＣ自体の作成工程数を抑えることができる。

以下に、本願発明のＤＡＣの実施例について説明する。なお、本願発明のＤＡＣの具体的な構成は、以下の実施例の構成に限定されるわけではない。

（実施例１）
本実施例では、４ビットデジタル信号に対応したＤＡＣの例について、図２を用いて説明する。

図２に示す本実施例のＤＡＣは、４ビットのデジタル信号Ｄａ（Ｄａ₀、Ｄａ₁、…、Ｄａ₃）をアナログの階調電圧信号に変換する。本実施例では、電源電位Ｖ_Hを５Ｖ、電源電位Ｖ_Lを０Ｖに設定するが、本願発明はこの値に限られない。

図２（Ａ）〜（Ｄ）に示すように本願発明のＤＡＣは、４個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃と、４個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃とを有している。また、４個の抵抗Ａ₀、Ａ₁、…、Ａ₃と、４個の抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とを有している。

ここで、本実施例のＤＡＣの回路構成について説明する。

抵抗Ａ₀の両端部は、それぞれ、スイッチＳＷａ₀と出力線とに接続されている。抵抗Ａ₀と接続されていないスイッチＳＷａ₀の一端部は、電源電圧線Ｌに接続されている。なお本実施例においてはスイッチＳＷ群の内部抵抗は０とみなすが、スイッチＳＷ群の内部抵抗を計算に入れて回路設計しても良い。

同様に、抵抗Ａ₃の両端部は、それぞれ、スイッチＳＷａ₃と出力線とに接続されている。抵抗Ａ₃と接続されていないスイッチＳＷａ₃の一端部は、電源電圧線Ｌに接続されている。

同様に、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃との関係も、抵抗Ａ₀、Ａ₁、…、Ａ₃と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃との関係と同様である。つまり、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれの両端部は、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃、のそれぞれと出力線とに接続されている。抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれとは接続されていない、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれの一端部は、電源電圧線Ｈに接続されている。

次に本実施例のＤＡＣの動作について説明する。

同様に、スイッチＳＷａ₃がオンになると、電源電圧線Ｌと抵抗Ａ₃とが接続される。言い換えると、スイッチＳＷａ₃がオンになると、抵抗Ａ₃のスイッチＳＷａ₃と接続されている端部が、電源電位Ｖ_Lと同じ電位に保たれる。逆にスイッチＳＷａ₃がオフになると、電源電圧線Ｌと抵抗Ａ₃は接続が切り離される。

このように、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれがオンになると、電源電圧線Ｌと抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれとが接続される。言い換えると、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれがオンになると、抵抗Ａ₀、Ａ₁、…、Ａ₃のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃と接続されている端部が、電源電位Ｖ_Lと同じ電位に保たれる。逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれがオフになると、電源電圧線Ｌと抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれは接続が切り離される。

同様に、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれがオンになると、電源電圧線Ｈと抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれとが接続される。言い換えると、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれがオンになると、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃と接続されている端部が、電源電位Ｖ_Hと同じ電位に保たれる。逆にスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれがオフになると、電源電圧線Ｈと抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれは接続が切り離される。

スイッチＳＷａ群およびスイッチＳＷｂ群のオンまたはオフは、ＤＡＣに入力されるデジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ₃によって決まる。

デジタル信号ＤａがＤＡＣに入力されると、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃にデジタル信号Ｄａが入力され、デジタル信号Ｄａを反転させたデジタル信号ＤｂがスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃に入力される。

スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれに入力されるデジタル信号Ｄａが１だと、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれはオンになる。そしてスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれに入力されるデジタル信号Ｄｂは、デジタル信号Ｄａを反転させたものなので０であり、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれはオフとなる。

逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれに入力されるデジタル信号Ｄａが０だと、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれはオフとなる。そしてその時スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれに入力されるデジタル信号Ｄｂは、デジタル信号Ｄａを反転させたものなので１であり、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれはオンとなる。

図２（Ａ）を用いて、本願発明のＤＡＣに入力されるデジタル信号Ｄａ（Ｄａ₀、Ｄａ₁、…、Ｄａ₃）が全て１の場合のＤＡＣの動作を説明する。

ＤＡＣに入力されるデジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ₃が全て１だった場合、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃は全てオンとなり、出力線は抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれを介して電源電圧線Ｌと接続される。逆にデジタル信号Ｄｂ₀、Ｄｂ₁、…、Ｄｂ₃は全て０となるので、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃は全てオフとなり、出力線は電源電圧線Ｈと接続が切り離された状態となる。（図２（Ａ））

その結果、電源電圧線Ｌの電源電位Ｖ_Lがそのまま出力線から出力される。ＤＡＣの出力線からの出力電位をＶ_outは、Ｖ_out（Ｄａ₀＝Ｄａ₁＝…＝Ｄａ₃＝１）＝Ｖ_L＝０Ｖとなる。

図２（Ｂ）を用いて、本願発明のＤＡＣに入力されるデジタル信号Ｄａのうち、Ｄａ₀のみが０で、Ｄａ₁、Ｄａ₂、Ｄａ₃は全て１の場合のＤＡＣの動作を説明する。

Ｄａ₀が０なので、ＳＷａ₀はオフ、逆にＳＷｂ₀はオンとなり、出力線は抵抗Ｂ₀を介して電源電圧線Ｈに接続される。一方、Ｄａ₁、Ｄａ₂、Ｄａ₃は全て１なので、ＳＷａ₁、…、ＳＷａ₃は全てオンとなり、逆にＳＷｂ₁、ＳＷｂ₂、ＳＷｂ₃は全てオフとなり、出力線は抵抗Ａ₁、Ａ₂、Ａ₃を介して電源電圧線Ｌに接続される。

抵抗Ａ₀、Ａ₁、…、Ａ₃のうち、オンになっているスイッチＳＷａ₁、ＳＷａ₂、ＳＷａ₃に接続されている全ての抵抗（この場合抵抗Ａ₁、Ａ₂、Ａ₃が該当する）の合成抵抗をＡ_Tとする。また抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のうちオンになっているスイッチＳＷｂ₀に接続されている全ての抵抗（この場合抵抗Ｂ₀が該当する）の合成抵抗をＢ_Tとする。

合成抵抗Ａ_Tの逆数は、オンになっているスイッチＳＷａ₁、ＳＷａ₂、ＳＷａ₃に接続されている抵抗Ａ₁、Ａ₂、Ａ₃のそれぞれの逆数の和に等しい。（式１６）

式１６をＡ_Tについて求めると、式１７が得られる。

また同様に、合成抵抗Ｂ_Tの逆数は、オンになっているスイッチＳＷｂ₀に接続されている抵抗Ｂ₀の逆数に等しい。（式１８）

式１８をＢ_Tについて求めると、式１９が得られる。

式１７及び式１９で求められた合成抵抗Ａ_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電位Ｖ_out（Ｄａ₀＝０、Ｄａ₁＝Ｄａ₂＝Ｄ₃＝１）を以下の式２０によって求める。出力電位Ｖ_out（Ｄａ₀＝０、Ｄａ₁＝Ｄａ₂＝Ｄ₃＝１）は、式１７の合成抵抗Ａ_Tを、式１７の合成抵抗Ａ_Tと式１９の合成抵抗Ｂ_Tとの和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差である５を掛けたものである。

図２（Ｃ）を用いて、本願発明のＤＡＣに入力されるデジタル信号Ｄａのうち、Ｄａ₀およびＤａ₁が０で、Ｄａ₂およびＤａ₃が１の場合のＤＡＣの動作を説明する。

Ｄａ₀およびＤａ₁が０なので、ＳＷａ₀およびＳＷａ₁はオフとなって、逆にＳＷｂ₀およびＳＷｂ₁はオンとなり、出力線は抵抗Ｂ₀およびＢ₁を介して電源電圧線Ｈに接続される。一方、Ｄａ₂およびＤａ₃は１なので、ＳＷａ₂およびＳＷａ₃はオンとなって、逆にＳＷｂ₂およびＳＷｂ₃はオフとなり、出力線は抵抗Ａ₂およびＡ₃を介して電源電圧線Ｌに接続される。

抵抗Ａ₀、Ａ₁、…、Ａ₃のうち、オンになっているスイッチＳＷａ₂およびＳＷａ₃に接続されている全ての抵抗（この場合抵抗Ａ₂、Ａ₃が該当する）の合成抵抗をＡ_Tとする。また抵抗ＢのうちオンになっているスイッチＳＷｂ₀およびＳＷｂ₁に接続されている全ての抵抗（この場合抵抗Ｂ₀、Ｂ₁が該当する）の合成抵抗をＢ_Tとする。

合成抵抗Ａ_Tの逆数は、オンになっているスイッチＳＷａ₂、ＳＷａ₃に接続されている抵抗Ａ₂、Ａ₃のそれぞれの逆数の和に等しい。（式２１）

式２１をＡ_Tについて求めると、式２２が得られる。

また同様に、合成抵抗Ｂ_Tの逆数は、オンになっているスイッチＳＷｂ₀、ＳＷｂ₁に接続されている抵抗Ｂ₀、Ｂ₁のそれぞれの逆数の和に等しい。（式２３）

式２３をＢ_Tについて求めると、式２４が得られる。

式２２及び式２４で求められた合成抵抗Ａ_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電位Ｖ_out（Ｄａ₀＝Ｄａ₁＝０、Ｄａ₂＝Ｄ₃＝１）を以下の式２５によって求める。出力電位Ｖ_out（Ｄａ₀＝Ｄａ₁＝０、Ｄａ₂＝Ｄ₃＝１）は、式２２の合成抵抗Ａ_Tを、式２２の合成抵抗Ａ_Tと式２４の合成抵抗Ｂ_Tとの和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差である５を掛けたものである。

図２（Ｄ）を用いて、本願発明のＤＡＣに入力されるデジタル信号Ｄａ（Ｄａ₀、Ｄａ₁、…、Ｄａ₃）のうち、Ｄａ₂のみが０で、Ｄａ₀、Ｄａ₁およびＤａ₃は全て１の場合のＤＡＣの動作を説明する。

Ｄａ₂が０の場合、ＳＷａ₂はオフ、逆にＳＷｂ₂はオンとなり、出力線は抵抗Ｂ₂を介して電源電圧線Ｈに接続される。一方、Ｄａ₀、Ｄａ₁およびＤａ₃は全て１なので、ＳＷａ₀、ＳＷａ₁およびＳＷａ₃はオンとなり、逆にＳＷｂ₀、ＳＷｂ₁およびＳＷｂ₃はオフとなり、出力線は抵抗Ａのうちの抵抗Ａ₀、Ａ₁、Ａ₃を介して電源電圧線Ｌに接続される。

抵抗Ａ₀、Ａ₁、…、Ａ₃のうち、オンになっているスイッチＳＷａ₀、ＳＷａ₁およびＳＷａ₃に接続されている全ての抵抗（この場合抵抗Ａ₀、Ａ₁、Ａ₃が該当する）の合成抵抗をＡ_Tとする。また抵抗ＢのうちオンになっているスイッチＳＷｂ₂に接続されている全ての抵抗（この場合抵抗Ｂ₂が該当する）の合成抵抗をＢ_Tとする。

合成抵抗Ａ_Tの逆数は、オンになっているスイッチＳＷａ₀、ＳＷａ₁、ＳＷａ₃に接続されている抵抗Ａ₀、Ａ₁、Ａ₃のそれぞれの逆数の和に等しい。（式２６）

式２６をＡ_Tについて求めると、式２７が得られる。

また同様に、合成抵抗Ｂ_Tの逆数は、オンになっているスイッチＳＷｂ₃に接続されている抵抗Ｂ₃の逆数に等しい。（式２８）

式２８をＢ_Tについて求めると、式２９が得られる。

式２７及び式２９で求められた合成抵抗Ａ_Tと合成抵抗Ｂ_Tを用いて、ＤＡＣの出力線からの出力電位Ｖ_out（Ｄａ₂＝０、Ｄａ₀＝Ｄａ₁＝Ｄａ₃＝１）を以下の式３０によって求める。出力電位Ｖ_out（Ｄａ₂＝０、Ｄａ₀＝Ｄａ₁＝Ｄａ₃＝１）は、式２７の合成抵抗Ａ_Tを、式２７の合成抵抗Ａ_Tと式２９の合成抵抗Ｂ_Tとの和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差である５を掛けたものである。

以上は、式１６〜式３０を用いてデジタル信号の値が具体的にわかっている場合について説明したものだが、本実施例のＤＡＣの合成抵抗Ａ_T、合成抵抗Ｂ_Tおよび出力電位Ｖ_outを一般式にて表す。

合成抵抗Ａ_Tの逆数は、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のうちオンになっているスイッチに接続されている抵抗のそれぞれの逆数の和に等しい。スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のうち、オンになっているのは、入力されるデジタル信号Ｄａ₀、Ｄａ₁、…、Ｄａ₃が１のスイッチである。よって、合成抵抗Ａ_Tの逆数は、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃に接続されている抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれの逆数に、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれに対応するデジタル信号Ｄａの値を掛けたものの和に等しい。
（式３１）

式３１をＡ_Tについて求めると、式３２が得られる。

また同様に、合成抵抗Ｂ_Tの逆数は、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃に接続されている抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれの逆数に、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれに対応するデジタル信号Ｄｂの値を掛けたものの和に等しい。（式３３）

式３３をＢ_Tについて求めると、式３４が得られる。

出力電位Ｖ_outは、式３２の合成抵抗Ａ_Tを、式３２の合成抵抗Ａ_Tと式３４の合成抵抗Ｂ_Tとの和で割ったものに、電源電位Ｖ_Hと電源電位Ｖ_Lの差を掛けたものである。（式３５）

このようにデジタル信号Ｄａの値によって定まる出力電位Ｖ_outが出力線から出力される。式３５からもわかるように、出力電位Ｖ_outは抵抗値Ｒの値によっては定まらない。

本実施例ののＤＡＣでは、従来のＤＡＣのようにデジタル信号のビット数と同じ数のスイッチまたは階調電圧線を設ける必要はない。よってＤＡＣの面積を抑えることが可能になり、駆動回路、アクティブマトリクス型液晶表示装置の小型化が可能になった。

また従来のＤＡＣではデジタル信号のビット数が増えると、スイッチの数を指数関数的に増加させる必要があった。しかし本願発明ではビット数が増えても、従来のＤＡＣに比べてスイッチ数の増加を抑えることが可能であり、駆動回路、アクティブマトリクス型液晶表示装置の小型化も可能になった。

本実施例ではＶ_Hを５Ｖ、Ｖ_Lを０Ｖとしたが、本願発明はこの値に限定されない。出力電位Ｖ_outはＶ_HとＶ_Lとの差によってその振幅を決定することができる。また本実施例ではデジタル信号が４ビットの場合について説明したが、デジタル信号のビット数はこの値に限定されない。

（実施例２）
本実施例においては、実施例１のＤＡＣを、アクティブマトリクス型液晶表示装置の駆動回路に用いた場合について説明する。

図３は、本実施例のアクティブマトリクス型液晶表示装置の概略をブロック図で示したものである。３０１はソース信号線駆動回路Ａであり、３０２はソース信号線駆動回路Ｂである。３０３はゲート信号線駆動回路である。３０４は画素部である。３０５はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。

ソース信号線駆動回路Ａ３０１は、ソース信号線側シフトレジスタ回路（２４０ステージ×２のシフトレジスタ回路）３０１−１、ラッチ回路１（９６０×８デジタルラッチ回路）３０１−２、ラッチ回路２（９６０×８デジタルラッチ回路）３０１−３、セレクタ回路１３０１−４、Ｄ／Ａ変換回路（ＤＡＣ）３０１−５、セレクタ回路２３０１−６を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上省略したが、レベルシフト回路を含む構成としても良い。

ソース信号線駆動回路Ｂ３０２は、ソース信号線駆動回路Ａ３０１と同
じ構成を有する。なお、ソース信号線駆動回路Ａ３０１は、奇数番目のソース信号線に映像信号（アナログの階調電圧信号）を供給し、ソース信号線駆動回路Ｂ３０２は、偶数番目のソース信号線に映像信号を供給するようになっている。

なお、本実施例のアクティブマトリクス型液晶表示装置においては、回路レイアウトの都合上、画素部３０４の上下を挟むように２つのソース信号線駆動回路Ａおよびソース信号線駆動回路Ｂを設けたが、回路レイアウト上、可能であれば、ソース信号線駆動回路を１つだけ設けるようにしても良い。

また、３０３はゲート信号線駆動回路であり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。

画素部３０４は、１９２０×１０８０（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が接続されている。各画素ＴＦＴは、各画素ＴＦＴに接続された画素電極への映像信号（アナログの階調電圧信号）の供給を制御している。各画素電極に映像信号（アナログの階調電圧信号）が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。

ここで、本実施例のアクティブマトリクス型液晶表示装置の動作および信号の流れを説明する。

まず、ソース信号線駆動回路Ａ３０１の動作を説明する。ソース信号線側シフトレジスタ回路３０１−１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。ソース信号線側シフトレジスタ回路３０１−１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ回路等（図示せず）を通して後段の回路へタイミング信号を順次供給する。

ソース信号線側シフトレジスタ回路３０１−１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの鈍りを防ぐために、このバッファ回路が設けられる。

バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（３０１−２）に供給される。ラッチ回路１（３０１−２）は、デジタル信号を処理するラッチ回路を９６０ステージ有してる。ラッチ回路１（３０１−２）は、前記タイミング信号が入力されると、デジタルビデオデータ分割回路から供給されるデジタル信号を順次取り込み、保持する。

ラッチ回路１（３０１−２）の全てのステージにデジタル信号の書き込みが一通り終了するまでの時間は、１ライン期間と呼ばれる。すなわち、ラッチ回路１（３０１−２）の中で一番左側のステージのラッチ回路にデジタル信号の書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタル信号の書き込みが終了する時点までの時間間隔が１ライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間を１ライン期間と呼ぶこともある。

１ライン期間の終了後、シフトレジスタ回路３０１−１の動作タイミングに合わせて、ラッチ回路２（３０１−３）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ回路１（３０１−２）に書き込まれ保持されているデジタル信号は、ラッチ回路２（３０１−３）に一斉に送出され、ラッチ回路２（３０１−３）の全ステージに書き込まれ、保持される。

デジタル信号をラッチ回路２（３０１−３）に送出し終えたラッチ回路１（３０１−２）には、ソース信号線側シフトレジスタ回路３０１−１からのタイミング信号に基づき、再びデジタルビデオデータ分割回路から供給されるデジタル信号の書き込みが順次行われる。

この２順目の１ライン期間中には、ラッチ回路２（３０１−３）に書き込まれ、保持されているデジタル信号が、セレクタ回路１（３０１−４）によって順次選択され、Ｄ／Ａ変換回路（ＤＡＣ）３０１−５に供給される。なお本実施例では、セレクタ回路１（３０１−４）においては、１つのセレクタ回路がソース信号線４本に対応している。なお、セレクタ回路については、本出願人による特許出願である特願平９−２８６０９８号に記載されているものを用いることができる。

セレクタ回路３０１−４で選択されたデジタル信号がＤＡＣ３０１−５に供給される。

ＤＡＣ３０１−５は、デジタル信号をアナログの階調電圧信号に変換し、セレクタ回路２（３０１−６）によって選択されるソース信号線に順次供給される。
本実施例のＤＡＣはデジタル信号に対応しており、その動作は、上述の実施例１の動作に従い、出力Ｖ_outは上述の式５で示される。

ソース信号線に供給されるアナログの階調電圧信号は、ソース信号線に接続されている画素部３０４の画素ＴＦＴのソース領域に供給される。

３０２はソース信号線駆動回路Ｂであり、その構成はソース信号線駆動回路Ａ３０１と同じである。ソース信号線駆動回路Ｂ３０２は、偶数番目のソース信号線に映像信号（アナログの階調電圧信号）を供給する。

ゲート信号線駆動回路３０３においては、シフトレジスタ（図示せず）からのタイミング信号がバッファ回路（図示せず）に供給され、対応するゲート信号線（走査線）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。

このように、ゲート信号線駆動回路からの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、ソース信号線駆動回路からのアナログの階調電圧信号が画素ＴＦＴに供給され、液晶分子が駆動される。

３０５はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。デジタルビデオデータ分割回路３０５は、外部から入力されるデジタル信号の周波数を１／ｍに落とすための回路である。外部から入力されるデジタル信号を分割することにより、駆動回路の動作に必要な信号の周波数も1／ｍに落とすことができる。

本願発明のＤＡＣは、本実施例で示した構成のアクティブマトリクス型液晶表示装置以外にも、用いることは可能である。本願発明のＤＡＣを用いることによって、駆動回路、アクティブマトリクス型液晶表示装置の小型化が可能になった。

（実施例３）
本実施例では、実施例１に示した４ビットＤＡＣの別の例について、図４を用いて説明する。

図４に示す本実施例のＤＡＣは、４ビットのデジタル信号Ｄａ（Ｄａ₀、Ｄａ₁、…、Ｄａ₃）をアナログの階調電圧信号に変換する。本実施例では４ビットのデジタル信号に対応するＤＡＣについて説明するが、本願発明はこのビット数に限定されない。また本実施例では、電源電位Ｖ_Hを６Ｖ、電源電位Ｖ_Lを２Ｖに設定するが、本願発明はこの電源電位の値に限定されない。

図４に示すように本願発明のＤＡＣは、４個のスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃と、４個のスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃とを有している。
また、４個の抵抗Ａ₀、Ａ₁、…、Ａ₃と、４個の抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とを有している。

抵抗Ａ₀の両端部は、それぞれ、スイッチＳＷａ₀と電源電圧線Ｌとに接続されている。抵抗Ａ₀と接続されていないスイッチＳＷａ₀の一端部は、出力線に接続されている。

抵抗Ａ₁、Ａ₂、Ａ₃についても同様である。このように、抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれの両端部は、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれと電源電圧線Ｌとに接続されている。抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれと接続されていない、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれの一端部は、出力線に接続されている。

同様に、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃とスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃との関係も、抵抗Ａ₀、Ａ₁、…、Ａ₃と、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃との関係と同様である。つまり、抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれの両端部は、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれと電源電圧線Ｈとに接続されている。抵抗Ｂ₀、Ｂ₁、…、Ｂ_n-1のそれぞれとは接続されていない、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ_n-1のそれぞれの一端部は、出力線に接続されている。

次に本実施例のＤＡＣの動作について説明する。

スイッチＳＷａ₀がオンになると、出力線と抵抗Ａ₀とが接続される。言い換えると、スイッチＳＷａ₀がオンになると、抵抗Ａ₀のスイッチＳＷａ₀と接続されている端部と出力線とが同じ電位に保たれる。逆にスイッチＳＷａ₀がオフになると、出力線と抵抗Ａ₀は接続が切り離される。

スイッチＳＷ₁、ＳＷ₂、ＳＷａ₃についても同様である。スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれがオンになると、出力線と抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれとが接続される。言い換えると、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれがオンになると、スイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれと接続されている抵抗Ａ₀、Ａ₁、…、Ａ₃のそれぞれの端部と出力線とが同じ電位に保たれる。逆にスイッチＳＷａ₀、ＳＷａ₁、…、ＳＷａ₃のそれぞれがオフになると、出力線と抵抗Ａ₀、Ａ₁、…、Ａ₃は接続が切り離される。

スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃についても同様である。スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれがオンになると、出力線と抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれとが接続される。言い換えると、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれがオンになると、スイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれと接続されている抵抗Ｂ₀、Ｂ₁、…、Ｂ₃のそれぞれの端部と出力線とが同じ電位に保たれる。逆にスイッチＳＷｂ₀、ＳＷｂ₁、…、ＳＷｂ₃のそれぞれがオフになると、出力線と抵抗Ｂ₀、Ｂ₁、…、Ｂ₃は接続が切り離される。

本実施例と実施例１との異なるところは、スイッチと抵抗とを設ける位置が入れ替わっていることである。本実施例では抵抗がスイッチよりも電源電圧線側に設けられており、一方実施例１ではスイッチが抵抗よりも電源電圧線側に設けられている。

なお本実施例では全ての抵抗がスイッチよりも電源電圧線側に設けられた構成を示したが、本願発明は一部の抵抗をスイッチよりも電源電圧線側に設け、残りのスイッチを抵抗よりも電源電圧線側に設ける構成としても良い。

（実施例４）
本実施例では、本願発明の半導体表示装置の一例であるアクティブマトリクス型液晶表示装置の、画素部のＴＦＴ及び画素部の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法の一例について、図８〜図１０を用いて説明する。なお、本実施例は一例であって、本願発明はこの作製方法に限られない。

図８（Ａ）において、アクティブマトリクス基板６００１には、無アルカリガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板や金属基板の表面に絶縁膜を形成したものをアクティブマトリクス基板としても良い。

そして、アクティブマトリクス基板６００１のＴＦＴが形成される表面には、酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜からなる下地膜をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成した。例えば下地膜として、窒化シリコン膜６００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜６００３を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さとした２層構造で形成すると良い。下地膜はアクティブマトリクス基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。

次に下地膜の上に２０〜１００ｎｍの厚さの、非晶質シリコン膜を公知の成膜法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。

非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコンを基板上に貼りあわせるＳＯＩ（Silicon On Insulators）の公知技術を使用して結晶質シリコン膜を形成しても良い。

こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体層６００４〜６００７を形成した。結晶質シリコン膜のｎチャネル型ＴＦＴが作製される領域には、しきい値電圧を制御するため、あらかじめ１×１０¹⁵〜５×１０¹⁷ｃｍ^-3程度の濃度でボロン（Ｂ）を添加しておいても良い。

次に、島状半導体層６００４〜６００７を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜６００８を形成した。ゲート絶縁膜６００８は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。
例えば、プラズマＣＶＤ法でＮ₂ＯとＳｉＨ₄を原料とした窒化酸化シリコン膜を７５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、８００〜１０００℃で熱酸化して１１５ｎｍのゲート絶縁膜としても良い。（図８（Ａ））

島状半導体層６００４、６００７の全面と、島状半導体層６００５の一部（チャネル形成領域となる領域を含む）及び島状半導体層６００６の一部（チャネル形成領域となる領域を含む）にレジストマスク６００９〜６０１２を形成し、ｎ型を付与する不純物元素を添加して低濃度不純物領域６０１３〜６０１５を形成した。この低濃度不純物領域６０１３〜６０１５は、後に駆動回路のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ（Lightly Doped Drain）領域（本明細書中ではＬov領域という。なお、ovとはoverlapの意味である。）を形成するための不純物領域である。なお、ここで形成された低濃度不純物領域に含まれるｎ型を付与する不純物元素の濃度を（ｎ^-）で表すこととする。従って、本明細書中では低濃度不純物領域６０１３〜６０１５をｎ^-領域と言い換えることができる。

ここではフォスフィン（ＰＨ₃）を質量分離しないでプラズマ励起したイオンドープ法でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート絶縁膜６００８を通してその下の半導体層にリンを添加した。添加するリン濃度は、５×１０¹⁷〜５×１０¹⁸atoms/cm³の範囲にするのが好ましく、ここでは１×１０¹⁸atoms/cm³とした。（図８（Ｂ））

その後、レジストマスク６００９〜６０１２を除去し、窒素雰囲気中で４００〜９００℃、好ましくは５５０〜８００℃で１〜１２時間の熱処理を行ない、この工程で添加されたリンを活性化する工程を行なった。

第１の導電膜６０１６を、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素またはいずれかを主成分とする導電性材料で、１０〜１００ｎｍの厚さに形成した。第１の導電膜６０１６としては、例えば窒化タンタル（ＴａＮ）や窒化タングステン（ＷＮ）を用いることが望ましい。さらに、第１の導電膜６０１６上に第２の導電膜６０１７をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素またはいずれかを主成分とする導電性材料で、１００〜４００ｎｍの厚さに形成した。例えば、Ｔａ膜を２００ｎｍの厚さに形成すれば良い。また、図示しないが、第１の導電膜６０１６の下に第１の導電膜６０１６、及び第２の導電膜６０１７（特に第２の導電膜６０１７）の酸化防止のためにシリコン膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効である。
（図８（Ｃ））

レジストマスク６０１８〜６０２０を形成し、第１の導電膜６０１６及び第２の導電膜６０１７（以下、積層膜として取り扱う）をエッチングして、ｐチャネル型ＴＦＴのゲート電極６０２１を形成した。なお、ｎチャネル型ＴＦＴとなる領域の上には全面を覆うように導電膜６０２２、６０２３を残した。

そして、レジストマスク６０１８〜６０２０をそのまま残してマスクとし、ｐチャネル型ＴＦＴが形成される半導体層６００４の一部に、ｐ型を付与する不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイオンドープ法（勿論、イオンインプランテーション法でも良い）で添加した。ここでは５×１０²⁰〜３×１０²¹atoms/cm³の濃度にボロンを添加した。なお、ここで形成された不純物領域に含まれるｐ型を付与する不純物元素の濃度を（ｐ⁺⁺）で表すこととする。従って、本明細書中では不純物領域６０２４、６０２５をｐ⁺⁺領域と言い換えることができる。（図９（Ａ））

なお、この工程において、レジストマスク６０１８〜６０２０を使用してゲート絶縁膜６００８をエッチング除去して、島状半導体層６００４の一部を露出させた後、ｐ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。

次に、レジストマスク６０１８〜６０２０を除去した後、レジストマスク６０２６〜６０２９を形成し、ｎチャネル型ＴＦＴのゲート電極６０３０〜６０３２を形成した。このときゲート電極６０３０はｎ^-領域６０１３とゲート絶縁膜６００８を介して重なるように形成した。また、ゲート電極６０３１はｎ^-領域６０１４、６０１５とゲート絶縁膜６００８を介して重なるように形成した。（図９（Ｃ））

次に、レジストマスク６０２６〜６０２９を除去し、レジストマスク６０３３、６０３４を形成した。そして、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった。レジストマスク６０３４はｎチャネル型ＴＦＴのゲート電極６０３２を覆う形で形成した。これは、後の工程において画素部のｎチャネル型ＴＦＴに、ゲート電極と重ならないようにＬＤＤ領域を形成するためである。

そして、ｎ型を付与する不純物元素を添加して不純物領域６０３５〜６０４１を形成した。ここでも、フォスフィン（ＰＨ₃）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹atoms/cm³とした。なお、ここで形成された不純物領域６０３９〜６０４１に含まれるｎ型を付与する不純物元素の濃度を（ｎ⁺）で表すこととする。従って、本明細書中では不純物領域６０３９〜６０４１をｎ⁺領域と言い換えることができる。また、不純物領域６０３５〜６０３８は既にｎ^-領域が形成されていたので、厳密には不純物領域６０３９〜６０４１よりも若干高い濃度でリンを含む。（図９（Ｂ））

なお、この工程において、レジストマスク６０３３、６０３４およびゲート電極６０３０、６０３１をマスクとしてゲート絶縁膜６００８をエッチングし、島状半導体膜６００５〜６００７の一部を露出させた後、ｎ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜６００５〜６００７に与えるダメージも少ないし、スループットも向上する。（図９（Ｃ））

次に、レジストマスク６０３３、６０３４を除去し、画素部のｎチャネル型ＴＦＴとなる島状半導体層６００７にｎ型を付与する不純物元素を添加する工程を行った。こうして形成された不純物領域６０４２〜６０４５には前記ｎ^-領域と同程度かそれより少ない濃度（具体的には５×１０¹⁶〜１×１０¹⁸atoms/cm³）のリンが添加されるようにした。なお、ここで形成された不純物領域６０４２〜６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ^--）で表すこととする。従って、本明細書中では不純物領域６０４２〜６０４５をｎ^--領域と言い換えることができる。また、この工程ではゲート電極で隠された不純物領域６０７０、６０７４、６０７５を除いて全ての不純物領域にｎ^--の濃度でリンが添加されているが、非常に低濃度であるため無視して差し支えない。（図１０（Ａ））

次に、後に第１の層間絶縁膜の一部となる保護絶縁膜６０４６を形成した。保護絶縁膜６０４６は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。

その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。

さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層６００４〜６００７を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。（図１０（Ｂ））

活性化工程を終えたら、保護絶縁膜６０４６の上に０．５〜１．５μm厚の層間絶縁膜６０４７を形成した。前記保護絶縁膜６０４６と層間絶縁膜６０４７とでなる積層膜を第１の層間絶縁膜とした。

その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース電極６０４８、６０５０、６０５２、６０５４と、ドレイン電極６０４９、６０５１、６０５３、６０５５を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。

次に、パッシベーション膜６０５６として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成した。その後、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５６に開口部を形成しておいても良い。

その後、有機樹脂からなる第２の層間絶縁膜６０５７を約１μmの厚さに形成した。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、アクティブマトリクス基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。

次に、画素部となる領域において、第２の層間絶縁膜６０５７上に遮蔽膜６０５８を形成した。遮蔽膜６０５８はアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）から選ばれた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚さに形成した。そして、遮蔽膜６０５８の表面に陽極酸化法またはプラズマ酸化法により３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜である誘電体６０５９を形成した。ここでは遮蔽膜６０５８としてアルミニウム膜またはアルミニウムを主成分とする膜を用い、誘電体６０５９として酸化アルミニウム膜（アルミナ膜）を用いた。

なお、ここでは遮蔽膜６０５８の表面のみに誘電体６０５９を設ける構成としたが、誘電体６０５９をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって第２の層間絶縁膜６０５７上に、遮蔽膜６０５８を覆うように形成しても良い。その場合も誘電体６０５９の膜厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また誘電体６０５９として、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。

次に、第２の層間絶縁膜６０５７及びパッシベーション膜６０５６にドレイン電極６０５５に達するコンタクトホールを形成し、画素電極６０６０、６０６１、６０６２を形成した。なお、画素電極６０６１、６０６２はそれぞれ隣接する別の画素の画素電極である。画素電極６０６０、６０６１、６０６２は、透過型アクティブマトリクス型液晶表示装置とする場合には透明導電膜を用い、反射型のアクティブマトリクス型液晶表示装置とする場合には金属膜を用いれば良い。
ここでは透過型のアクティブマトリクス型液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。

また、この時、画素電極６０６０と遮蔽膜６０５８とが誘電体６０５９を介して重なった領域６０６３に保持容量が形成された。

こうして同一基板上に、駆動回路部と画素部とを有したアクティブマトリクス基板が完成した。なお、駆動回路部にはｐチャネル型ＴＦＴ６０９１、ｎチャネル型ＴＦＴ６０９２、ｎチャネル型ＴＦＴ６０９３、が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ６０９４が形成された。

駆動回路のｐチャネル型ＴＦＴ６０９１には、チャネル形成領域６０６４、ソース領域６０６５、ドレイン領域６０６６がそれぞれｐ⁺領域で形成された。また、ｎチャネル型ＴＦＴ６０９２には、チャネル形成領域６０６７、ソース領域６０６８、ドレイン領域６０６９、ゲート絶縁膜６００８を介してゲート電極６０３０と重なったＬＤＤ領域（以下、Ｌov領域という。なお、ovとはoverlapの意である。）６０７０が形成された。この時、ソース領域６０６８、ドレイン領域６０６９はそれぞれ（ｎ^-＋ｎ⁺）領域で形成され、Ｌov領域６０７０はｎ^-領域で形成された。

また、ｎチャネル型ＴＦＴ６０９３には、チャネル形成領域６０７１、ソース領域６０７２、ドレイン領域６０７３、ゲート絶縁膜６００８を介してゲート電極６０３１と重なったＬＤＤ領域（以下、Ｌov領域という。なお、ovとはoverlapの意である。）６０７４、６０７５が形成された。この時、ソース領域６０７２、ドレイン領域６０７３はそれぞれ（ｎ^-＋ｎ⁺）領域で形成され、Ｌov領域６０７４、６０７５はｎ^-領域で形成された。

また、画素部のＴＦＴ（画素ＴＦＴ）６０９４には、チャネル形成領域６０７６、６０７７、ソース領域６０７８、ドレイン領域６０８０、ゲート絶縁膜６００８を介してゲート電極６０３２と重ならないＬＤＤ領域（以下、Ｌoff領域という。なお、offとはoffsetの意である。）６０８１〜６０８４、Ｌoff領域６０８２、６０８３に接したｎ⁺領域６０７９が形成された。この時、ソース領域６０７８、ドレイン領域６０８０はそれぞれｎ⁺領域で形成され、Ｌoff領域６０８１〜６０８４はｎ^--領域で形成された。

チャネル長３〜７μｍに対してＬov領域の長さは０．５〜３．０μｍ、代表的には１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ６０９４に設けられるＬoff領域６０８１〜６０８４の長さは０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。

上記実施例によって作製された液晶表示装置には、様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。

ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。

ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図を図１１に示す。図１１に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。

図１１に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。

また、このような低電圧駆動の無しきい値反強誘電性混合液晶を、デジタル方式で駆動するソース信号線駆動回路を有する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。

よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の長さが小さいＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。

また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を線順次駆動とすることにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長くし、保持容量が小くてもそれを補うようにしてもよい。

なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。

（実施例５）
本願発明のＤ／Ａ変換回路は様々な半導体装置（アクティブマトリクス型液晶表示装置、ＥＬ表示装置）に用いることができる。また、それら半導体装置を表示媒体として組み込んだ電子機器全てに本願発明を実施できる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１２乃至図１４に示す。

図１２（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示装置２００３やその他の信号制御回路に適用することができる。

図１２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。

図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。

図１２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本願発明は表示装置２３０２やその他の信号制
御回路に適用することができる。

図１２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いる装置であり、本体２４０１、表示装置２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明は表示装置２４０２やその他の信号制御回路に適用することができる。

図１２（Ｆ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示装置２５０２やその他の信号制御回路に適用することができる。

図１３（Ａ）はフロント型プロジェクターであり、光源光学系及び表示装置２６０１、スクリーン２６０２で構成される。図１３（Ａ）において表示装置はアクティブマトリクス型液晶表示装置である。本願発明は表示装置やその他の信号制御回路に適用することができる。

図１３（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系及び表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。図１３（Ｂ）において表示装置はアクティブマトリクス型液晶表示装置である。本願発明は表示装置やその他の信号制御回路に適用することができる。

なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における光源光学系及び表示装置２６０１、２７０２の構造の一例を示した図である。光源光学系及び表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、光学系２８０７、表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置２８０８を三つ使用しているため三板式と呼ばれている。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等を設けてもよい。

また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。

図１３（Ｃ）は三板式の例を示したが、図１４（Ａ）は単板式の一例を示した図である。図１４（Ａ）に示した光源光学系及び表示装置は、光源光学系２９０１、表示装置２９０２、投射光学系２９０３で構成される。投射光学系２９０３は、投射レンズを備えた複数の光学レンズで構成される。図１４（Ａ）に示した光源光学系及び表示装置は図１３（Ａ）及び図１３（Ｂ）中における光源光学系及び表示装置２６０１、２７０２に適用できる。また、光源光学系２９０１は図１３（Ｄ）に示した光源光学系を用いればよい。なお、表示装置２９０２にはカラーフィルター（図示しない）が設けられており、表示映像をカラー化している。

また、図１４（Ｂ）に示した光源光学系及び表示装置は、図１４（Ａ）の応用例であり、カラーフィルターを設ける代わりに、ＲＧＢの回転カラーフィルター円板２９０５を用いて表示映像をカラー化している。図１４（Ｂ）に示した光源光学系及び表示装置は図１３（Ａ）及び図１３（Ｂ）中における光源光学系及び表示装置２６０１、２７０２に適用できる。

また、図１４（Ｃ）に示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置２９１６にマイクロレンズアレイ２９１５を設け、ダイクロイックミラー（緑）２９１２、ダイクロイックミラー（赤）２９１３、ダイクロイックミラー（青）２９１４を用いて表示映像をカラー化している。投射光学系２９１７は、投射レンズを備えた複数の光学レンズで構成される。図１４（Ｃ）に示した光源光学系及び表示装置は図１３（Ａ）及び図１３（Ｂ）中における光源光学系及び表示装置２６０１、２７０２に適用できる。また、光源光学系２９１１としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。

（実施例６）
本実施例では、本願発明のＤ／Ａ変換回路を有するＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。なお、図１８（Ａ）は本願発明のＤ／Ａ変換回路を有するＥＬ表示装置の上面図であり、図１８（Ｂ）はその断面図である。

図１８（Ａ）、（Ｂ）において、４００１は基板、４００２は画素部、４００３はソース信号線駆動回路、４００４はゲート信号線駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。

このとき、画素部４００２、ソース信号線駆動回路４００３及びゲート信号線駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。

図１８（Ｂ）は図１８（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。

本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。

駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。

そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。

ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。

ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。

そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。

以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第２シール材４１０４によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。

カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。

但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。

また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質を設けておくとＥＬ素子の劣化を抑制できる。

また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。

また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース信号線駆動回路４００３及びゲート信号線駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。

また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１８（Ｂ）の断面構造を有するＥＬ表示装置となる。

ここで画素部のさらに詳細な断面構造を図１９に、上面構造を図２０（Ａ）に、回路図を図２０（Ｂ）に示す。図１９、図２０（Ａ）及び図２０（Ｂ）では共通の符号を用いるので互いに参照すれば良い。

図１９において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は、公知の方法を用いて作製されたｎチャネル型ＴＦＴである。また、４４０３で示される配線は、スイッチング用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線である。

なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。

また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６は公知の方法を用いて作製されたｐチャネル型ＴＦＴである。
なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。

スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベーション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。

また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４０６のドレイン配線４４１７に電気的に接続される。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。

画素電極４４１０の上にはＥＬ層４４１１が形成される。なお、図１９では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌｑ₃にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。

但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。
これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。

次に、ＥＬ層４４１１の上には導電膜からなる陰極４４１２が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。

この陰極４４１２まで形成された時点でＥＬ素子４４１３が完成する。なお、ここでいうＥＬ素子４４１３は、画素電極（陽極）４４１０、ＥＬ層４４１１及び陰極４４１２で形成されたコンデンサを指す。

次に、本実施例における画素の上面構造を図２０（Ａ）を用いて説明する。スイッチング用ＴＦＴ４４０２のソース領域はソース配線（ソース信号線）４４１５に接続され、ドレイン領域はドレイン配線４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソース領域は電源供給線４４１６に電気的に接続され、ドレイン領域はドレイン配線４４１７に電気的に接続される。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的に接続される。

このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、電源供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０７、第１層間絶縁膜と同一の層（図示せず）及び電源供給線４４１６で形成される容量も保持容量として用いることが可能である。

（実施例７）
本実施例では、実施例６とは異なる画素構造を有したＥＬ表示装置について説明する。説明には図２１を用いる。なお、図２０と同一の符号が付してある部分については実施例６の説明を参照すれば良い。

図２１において電流制御用ＴＦＴ４５０１は公知の方法を用いて作製されたｎチャネル型ＴＦＴである。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイッチング用ＴＦＴ４４０２のドレイン配線４４０５に電気的に接続されている。また、電流制御用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている。

本実施例では、導電膜からなる画素電極４５０４がＥＬ素子４５０７の陰極として機能する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。

画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図２１では一画素しか図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。

次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。

この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでいうＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陽極４５０６で形成されたコンデンサを指す。

ＥＬ素子４５０７に加える電圧が１０Ｖ以上といった高電圧の場合には、電流制御用ＴＦＴ４５０１においてホットキャリア効果による劣化が顕在化してくる。このような場合に、電流制御用ＴＦＴ４５０１がＬＤＤ領域４５０９を有するｎチャネル型ＴＦＴであることは有効である。

また、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０９との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで図２０（Ａ）、（Ｂ）に示した保持容量４４１９と同等の機能を持たせることも可能である。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。

なお、ＥＬ素子に加える電圧が１０Ｖ以下、好ましくは５Ｖ以下となった場合、上記ホットキャリア効果による劣化はさほど問題とならなくなるため、図２１においてＬＤＤ領域４５０９を省略した構造のｎチャネル型ＴＦＴを用いても良い。

（実施例８）
本実施例では、実施例６もしくは実施例７に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図２２（Ａ）〜（Ｃ）に示す。なお、本実施例において、４６０１はスイッチング用ＴＦＴ４６０２のソース配線（ソース信号線）、４６０３はスイッチング用ＴＦＴ４６０２のゲート配線（ゲート信号線）
、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６０８は電源供給線、４６０７はＥＬ素子とする。

図２２（Ａ）は、二つの画素間で電源供給線４６０６を共通とした場合の例である。即ち、二つの画素が電源供給線４６０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。

また、図２２（Ｂ）は、電源供給線４６０８をゲート配線４６０３と平行に設けた場合の例である。なお、図２２（Ｂ）では電源供給線４６０８とゲート配線４６０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４６０８とゲート配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。

また、図２２（Ｃ）は、図２２（Ｂ）の構造と同様に電源供給線４６０８をゲート配線４６０３と平行に設け、さらに、二つの画素を電源供給線４６０８を中心に線対称となるように形成する点に特徴がある。また、電源供給線４６０８をゲート配線４６０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。

（実施例９）
本実施例では、本願発明を実施したＥＬ表示装置の画素構造の例を図２３（Ａ）、（Ｂ）に示す。なお、本実施例において、４７０１はスイッチング用ＴＦＴ４７０２のソース配線（ソース信号線）、４７０３はスイッチング用ＴＦＴ４７０２のゲート配線（ゲート信号線）、４７０４は電流制御用ＴＦＴ、４７０５はコンデンサ（省略することも可能）、４７０６は電源供給線、４７０７は電源制御用ＴＦＴ、４７０８はＥＬ素子、４７０９は電源制御用ゲート配線とする。電源制御用ＴＦＴ４７０７の動作については特願平１１−３４１２７２号を参照すると良い。

また、本実施例では電源制御用ＴＦＴ４７０７を電流制御用ＴＦＴ４７０４とＥＬ素子４７０８との間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ素子４７０８との間に電流制御用ＴＦＴ４７０４が設けられた構造としても良い。また、電源制御用ＴＦＴ４７０７は電流制御用ＴＦＴ４７０４と同一構造とするか、同一の活性層で直列させて形成するのが好ましい。

また、図２３（Ａ）は、二つの画素間で電源供給線４７０６を共通とした場合の例である。即ち、二つの画素が電源供給線４７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。

また、図２３（Ｂ）は、ゲート配線４７０３と平行に電源供給線４７１０を設け、ソース配線４７０１と平行に電源制御用ゲート配線４７１１を設けた場合の例である。なお、図２３（Ｂ）では電源供給線４７１０とゲート配線４７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４７１０とゲート配線４７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。

（実施例１０）
本実施例では、本願発明を実施したＥＬ表示装置の画素構造の例を図２４（Ａ）、（Ｂ）に示す。なお、本実施例において、４８０１はスイッチング用ＴＦＴ４８０２のソース配線（ソース信号線）、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線（ゲート信号線）、４８０４は電流制御用ＴＦＴ、４８０５はコンデンサ（省略することも可能）、４８０６は電源供給線、、４８０７は消去用ＴＦＴ、４８０８は消去用ゲート配線、４８０９はＥＬ素子とする。消去用ＴＦＴ４８０７の動作については特願平１１−３３８７８６号を参照すると良い。

消去用ＴＦＴ４８０７のドレインは電流制御用ＴＦＴ４８０４のゲート電極に接続され、電流制御用ＴＦＴ４８０４のゲート電圧を強制的に変化させることができるようになっている。なお、消去用ＴＦＴ４８０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとしても良いが、オフ電流を小さくできるようにスイッチング用ＴＦＴ４８０２と同一構造とすることが好ましい。

また、図２４（Ａ）は、二つの画素間で電源供給線４８０６を共通とした場合の例である。即ち、二つの画素が電源供給線４８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。

また、図２４（Ｂ）は、ゲート配線４８０３と平行に電源供給線４８１０を設け、ソース配線４８０１と平行に消去用ゲート配線４８１１を設けた場合の例である。なお、図２４（Ｂ）では電源供給線４８１０とゲート配線４８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４８１０とゲート配線４８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。

（実施例１１）
本願発明のＤ／Ａ変換回路を用いたＥＬ表示装置は画素内にいくつのＴＦＴを設けた構造としても良い。例えば、四つ乃至六つまたはそれ以上のＴＦＴを設けても構わない。本願発明はＥＬ表示装置の画素構造に限定されずに実施することが可能である。

（実施例１２）
本実施例は、本願発明のＤ／Ａ変換回路を用いた電子機器の、実施例５とは異なる例について説明する。

図２５（Ａ）はディスプレイであり、筐体２６０１、支持台２６０２、表示装置２６０３等を含む。本願発明は表示装置２６０３やその他の信号制御回路に適用することができる。

図２５（Ｂ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体２７０１、信号ケーブル２７０２、頭部固定バンド２７０３、スクリーン部２７０４、光学系２７０５、表示装置２７０６等を含む。本願発明は表示装置２７０６やその他の信号制御回路に適用できる。

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜４、６〜１１のどのような組み合わせからなる構成を用いても実現することができる。

本願発明のＤＡＣの回路図。本願発明のＤＡＣの回路図。本願発明のＤＡＣを用いたアクティブマトリクス液晶表示装置の概略ブロック図。本願発明のＤＡＣの回路図。本願発明のＤＡＣの詳しい回路図。本願発明のＤＡＣに用いられるスイッチおよび抵抗の回路図。本願発明のＤＡＣに用いられるスイッチおよび抵抗を構成するＴＦＴの上面図。ＴＦＴの作製工程を示す断面図。ＴＦＴの作製工程を示す断面図。ＴＦＴの作製工程を示す断面図。無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図。本願発明の半導体装置を組み込んだ電子機器の概略図。本願発明の半導体装置を用いた三板式フロントプロジェクタおよびリアプロジェクタの概略構成図。本願発明の半導体装置を用いた単板式プロジェクタの概略構成図。従来のデジタル駆動方式のアクティブマトリクス型液晶表示装置の構造の概略図。従来のＤＡＣの回路図。従来のＤＡＣの回路図。本願発明の半導体装置の１つであるＥＬ表示装置の上面図及び断面図。本願発明の半導体装置の１つであるＥＬ表示装置の断面図。本願発明の半導体装置の１つであるＥＬ表示装置の上面図及び回路図。本願発明の半導体装置の１つであるＥＬ表示装置の画素部の断面図。本願発明の半導体装置の１つであるＥＬ表示装置の回路図。本願発明の半導体装置の１つであるＥＬ表示装置の画素部の回路図。本願発明の半導体装置の１つであるＥＬ表示装置の画素部の回路図。本願発明の半導体装置を組み込んだ電子機器の概略図。

符号の説明

３０１ソース信号線駆動回路Ａ
３０２ソース信号線駆動回路Ｂ
３０３ゲート信号線駆動回路
３０４画素部
３０５デジタルビデオデータ分割回路

Claims

ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１と、
ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１と、
互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電源電圧線Ｈと、
ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１と、
ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１と、
出力線と、
を有するＤ／Ａ変換回路と、
セレクタ回路を有し、
前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１の抵抗値は、それぞれＲ、２Ｒ、…、２^ｎ−１Ｒ（ｎは１以上の自然数、Ｒは正数）であり、
前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１の抵抗値は、それぞれＲ、２Ｒ、…、２^ｎ−１Ｒであり、
前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１のそれぞれの両端部は、前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１のそれぞれの一端部と前記出力線とに接続されており、前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１のそれぞれとは接続されていない前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１のそれぞれの一端部は、前記電源電圧線Ｌに接続されており、
前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１のそれぞれの両端部は、前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１のそれぞれの一端部と前記出力線とに接続されており、前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１のそれぞれとは接続されていない前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１のそれぞれの一端部は、前記電源電圧線Ｈに接続されており、
前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１及び前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１は、外部から入力されるｎビットのデジタル信号によって制御され、かつ前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１に入力される前記ｎビットのデジタル信号の反転信号が、それぞれ前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１に入力され、前記出力線からアナログ階調電圧信号が出力され、
前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１が全てオフしているとき、前記出力線と前記電源電圧線Ｌとの接続は切り離され、前記電源電圧線Ｈの電源電位がそのまま前記出力線から出力され、
前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１が全てオフしているとき、前記出力線と前記電源電圧線Ｈとの接続は切り離され、前記電源電圧線Ｌの電源電位がそのまま前記出力線から出力され、
前記出力線から出力された信号は、前記セレクタ回路に入力され、当該セレクタ回路によって選択されるソース信号線に順次供給されることを特徴とする半導体装置。
ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１と、
ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１と、
互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電源電圧線Ｈと、
薄膜トランジスタを有するｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１と、
薄膜トランジスタを有するｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１と、
出力線と、
を有するＤ／Ａ変換回路と、
セレクタ回路を有し、
前記薄膜トランジスタは、ソース領域、ドレイン領域およびチャネル形成領域を有する活性層と、ゲート電極と、前記活性層と前記ゲート電極との間に設けられたゲート絶縁膜と、を有し、
前記ソース領域および前記ドレイン領域には、チタン膜、チタンを含むアルミニウム膜、チタン膜の３層構造の積層膜からなるソース電極およびドレイン電極がそれぞれ接続され、
前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１の抵抗値は、それぞれＲ、２Ｒ、…、２^ｎ−１Ｒ（ｎは１以上の自然数、Ｒは正数）であり、
前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１の抵抗値は、それぞれＲ、２Ｒ、…、２^ｎ−１Ｒであり、
前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１のそれぞれの両端部は、前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１のそれぞれの一端部と前記出力線とに接続されており、前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１のそれぞれとは接続されていない前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１のそれぞれの一端部は、前記電源電圧線Ｌに接続されており、
前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１のそれぞれの両端部は、前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１のそれぞれの一端部と前記出力線とに接続されており、前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１のそれぞれとは接続されていない前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１のそれぞれの一端部は、前記電源電圧線Ｈに接続されており、
前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１及び前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１は、外部から入力されるｎビットのデジタル信号によって制御され、かつ前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１に入力される前記ｎビットのデジタル信号の反転信号が、それぞれ前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１に入力され、前記出力線からアナログ階調電圧信号が出力され、
前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１が全てオフしているとき、前記出力線と前記電源電圧線Ｌとの接続は切り離され、前記電源電圧線Ｈの電源電位がそのまま前記出力線から出力され、
前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１が全てオフしているとき、前記出力線と前記電源電圧線Ｈとの接続は切り離され、前記電源電圧線Ｌの電源電位がそのまま前記出力線から出力され、
前記出力線から出力された信号は、前記セレクタ回路に入力され、当該セレクタ回路によって選択されるソース信号線に順次供給されることを特徴とする半導体装置。
ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１と、
ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１と、
互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電源電圧線Ｈと、
薄膜トランジスタを有するｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１と、
薄膜トランジスタを有するｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１と、
出力線と、
を有するＤ／Ａ変換回路と、
セレクタ回路を有し、
前記薄膜トランジスタは、ソース領域、ドレイン領域およびチャネル形成領域を有する活性層と、ゲート電極と、前記活性層と前記ゲート電極との間に設けられたゲート絶縁膜と、を有し、
前記ソース領域および前記ドレイン領域には、チタン膜、チタンを含むアルミニウム膜、チタン膜の３層構造の積層膜からなるソース電極およびドレイン電極がそれぞれ接続され、
前記ソース電極およびドレイン電極上に窒化シリコン膜が形成され、当該窒化シリコン膜上に有機樹脂膜が形成され、
前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１の抵抗値は、それぞれＲ、２Ｒ、…、２^ｎ−１Ｒ（ｎは１以上の自然数、Ｒは正数）であり、
前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１の抵抗値は、それぞれＲ、２Ｒ、…、２^ｎ−１Ｒであり、
前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１のそれぞれの両端部は、前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１のそれぞれの一端部と前記出力線とに接続されており、前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１のそれぞれとは接続されていない前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１のそれぞれの一端部は、前記電源電圧線Ｌに接続されており、
前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１のそれぞれの両端部は、前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１のそれぞれの一端部と前記出力線とに接続されており、前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１のそれぞれとは接続されていない前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１のそれぞれの一端部は、前記電源電圧線Ｈに接続されており、
前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１及び前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１は、外部から入力されるｎビットのデジタル信号によって制御され、かつ前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１に入力される前記ｎビットのデジタル信号の反転信号が、それぞれ前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１に入力され、前記出力線からアナログ階調電圧信号が出力され、
前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１が全てオフしているとき、前記出力線と前記電源電圧線Ｌとの接続は切り離され、前記電源電圧線Ｈの電源電位がそのまま前記出力線から出力され、
前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１が全てオフしているとき、前記出力線と前記電源電圧線Ｈとの接続は切り離され、前記電源電圧線Ｌの電源電位がそのまま前記出力線から出力され、
前記出力線から出力された信号は、前記セレクタ回路に入力され、当該セレクタ回路によって選択されるソース信号線に順次供給されることを特徴とする半導体装置。
ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１と、
ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１と、
互いに異なる電位に保たれた２つの電源電圧線Ｌ及び電源電圧線Ｈと、
ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１と、
ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１と、
出力線と、
を有するＤ／Ａ変換回路と、
セレクタ回路を有し、
前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１及び前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１は、並列に接続されたＮチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタをそれぞれ有し、前記Ｐチャネル型薄膜トランジスタのゲート電極には、前記Ｎチャネル型薄膜トランジスタのゲート電極に入力される信号の反転信号がインバーターを介して入力され、
前記Ｎチャネル型薄膜トランジスタおよび前記Ｐチャネル型薄膜トランジスタは、ソース領域、ドレイン領域およびチャネル形成領域を有する活性層と、ゲート電極と、前記活性層と前記ゲート電極との間に設けられたゲート絶縁膜と、を有し、
前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１の抵抗値は、それぞれＲ、２Ｒ、…、２^ｎ−１Ｒ（ｎは１以上の自然数、Ｒは正数）であり、
前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１の抵抗値は、それぞれＲ、２Ｒ、…、２^ｎ−１Ｒであり、
前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１のそれぞれの両端部は、前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１のそれぞれの一端部と前記出力線とに接続されており、前記ｎ個の抵抗Ａ_０、Ａ_１、…、Ａ_ｎ−１のそれぞれとは接続されていない前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１のそれぞれの一端部は、前記電源電圧線Ｌに接続されており、
前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１のそれぞれの両端部は、前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１のそれぞれの一端部と前記出力線とに接続されており、前記ｎ個の抵抗Ｂ_０、Ｂ_１、…、Ｂ_ｎ−１のそれぞれとは接続されていない前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１のそれぞれの一端部は、前記電源電圧線Ｈに接続されており、
前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１及び前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１は、外部から入力されるｎビットのデジタル信号によって制御され、かつ前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１に入力される前記ｎビットのデジタル信号の反転信号が、それぞれ前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１に入力され、前記出力線からアナログ階調電圧信号が出力され、
前記ｎ個のスイッチＳＷａ_０、ＳＷａ_１、…、ＳＷａ_ｎ−１が全てオフしているとき、前記出力線と前記電源電圧線Ｌとの接続は切り離され、前記電源電圧線Ｈの電源電位がそのまま前記出力線から出力され、
前記ｎ個のスイッチＳＷｂ_０、ＳＷｂ_１、…、ＳＷｂ_ｎ−１が全てオフしているとき、前記出力線と前記電源電圧線Ｈとの接続は切り離され、前記電源電圧線Ｌの電源電位がそのまま前記出力線から出力され、
前記出力線から出力された信号は、前記セレクタ回路に入力され、当該セレクタ回路によって選択されるソース信号線に順次供給されることを特徴とする半導体装置。
請求項２乃至請求項４のいずれか１項において、前記ゲート電極は、タンタル、チタン、モリブデン、タングステンから選ばれた元素またはいずれかを主成分とする導電性材料を用いて形成されていることを特徴とする半導体装置。
請求項５において、前記ゲート電極の下にシリコン膜が形成されていることを特徴とする半導体装置。
請求項６において、シリコン膜の厚さは２〜２０ｎｍであることを特徴とする半導体装置。
前記半導体装置とはアクティブマトリクス型液晶表示装置であることを特徴とする請求項１乃至請求項７のいずれか一に記載の半導体装置。
前記半導体装置とはエレクトロルミネッセンス表示装置であることを特徴とする請求項１乃至請求項７のいずれか一に記載の半導体装置。
請求項１乃至請求項９のいずれか１項に記載の前記半導体装置を有するコンピュータ。
請求項１乃至請求項９のいずれか１項に記載の前記半導体装置を有するビデオカメラ。
請求項１乃至請求項９のいずれか１項に記載の前記半導体装置を有するＤＶＤ装置。