JPH06132478A - 集積回路用キャパシタ - Google Patents
集積回路用キャパシタInfo
- Publication number
- JPH06132478A JPH06132478A JP4276398A JP27639892A JPH06132478A JP H06132478 A JPH06132478 A JP H06132478A JP 4276398 A JP4276398 A JP 4276398A JP 27639892 A JP27639892 A JP 27639892A JP H06132478 A JPH06132478 A JP H06132478A
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- JP
- Japan
- Prior art keywords
- capacitor
- fractional
- unit
- electrode
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 整数倍の関係にあるキャパシタを用いて成る
Ｄ−Ａ変換回路やスイッチトキャパシタ回路等の各キャ
パシタを、単位キャパシタの複数個を列設して構成する
集積回路用キャパシタに関し、製造過程による影響が少
なく、相対的精度が高精度に得られ、且つ配設に無駄が
少なく高集積度が得られる、集積回路用キャパシタを提
供することを目的とする。 【構成】 容量値を定める側の電極１を方形状とし、且
つ四方の角を滑らかな曲線形状にレイアウトした単位キ
ャパシタ２から構成し、キャパシタの構成に生じた単位
キャパシタ２の容量値以下の端数値は、容量値を定める
側の電極３を円形にレイアウトした端数キャパシタ４か
ら構成し、単位キャパシタ２及び端数キャパシタ４の、
各リード引出し部５を角のない滑らかな曲線形状に、且
つ相互接続部６を折曲しない直線状にレイアウトするよ
うに構成する。
Ｄ−Ａ変換回路やスイッチトキャパシタ回路等の各キャ
パシタを、単位キャパシタの複数個を列設して構成する
集積回路用キャパシタに関し、製造過程による影響が少
なく、相対的精度が高精度に得られ、且つ配設に無駄が
少なく高集積度が得られる、集積回路用キャパシタを提
供することを目的とする。 【構成】 容量値を定める側の電極１を方形状とし、且
つ四方の角を滑らかな曲線形状にレイアウトした単位キ
ャパシタ２から構成し、キャパシタの構成に生じた単位
キャパシタ２の容量値以下の端数値は、容量値を定める
側の電極３を円形にレイアウトした端数キャパシタ４か
ら構成し、単位キャパシタ２及び端数キャパシタ４の、
各リード引出し部５を角のない滑らかな曲線形状に、且
つ相互接続部６を折曲しない直線状にレイアウトするよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は、整数倍の関係にあるキ
ャパシタを用いて成るＤ−Ａ変換回路やスイッチトキャ
パシタ回路等の各キャパシタを、単位キャパシタの複数
個を列設して構成する集積回路用キャパシタに関する。
ャパシタを用いて成るＤ−Ａ変換回路やスイッチトキャ
パシタ回路等の各キャパシタを、単位キャパシタの複数
個を列設して構成する集積回路用キャパシタに関する。
【０００２】ＭＯＳ ＬＳＩ（Metal Oxide Silicon La
rge Scale Integrated Circuit）において、容量と抵抗
といった異種の素子を用いて回路を構成しようとした場
合、素子間の値のバラツキは30％にも及ぶ。
rge Scale Integrated Circuit）において、容量と抵抗
といった異種の素子を用いて回路を構成しようとした場
合、素子間の値のバラツキは30％にも及ぶ。
【０００３】しかし、同種の素子（例えば容量同士）間
の相対精度のバラツキは、製造プロセス技術に左右させ
られるものの、数％以下である。従って、抵抗と容量か
ら構成する回路にあって、抵抗をスイッチトキャパシタ
回路により容量に置換できれば、容量のみによる構成と
なり、定数のバラツキ及び相対精度のバラツキが向上す
るので、Ｄ−Ａ変換回路等をも構成することが可能とな
る。
の相対精度のバラツキは、製造プロセス技術に左右させ
られるものの、数％以下である。従って、抵抗と容量か
ら構成する回路にあって、抵抗をスイッチトキャパシタ
回路により容量に置換できれば、容量のみによる構成と
なり、定数のバラツキ及び相対精度のバラツキが向上す
るので、Ｄ−Ａ変換回路等をも構成することが可能とな
る。
【０００４】Ｄ−Ａ変換回路は、電子装置に良く用いら
れる回路であり、回路構成する素子の定数のバラツキよ
り、相対的な素子間の精度のバラツキにより回路の分解
能が決まる程に素子間の相対精度が高く要求される。従
って、各素子間の定数比が高精度に要求されるので、単
位定数を有する素子を複数個用いて各素子を構成するよ
うにして相対的高精度を確保することが行われている。
れる回路であり、回路構成する素子の定数のバラツキよ
り、相対的な素子間の精度のバラツキにより回路の分解
能が決まる程に素子間の相対精度が高く要求される。従
って、各素子間の定数比が高精度に要求されるので、単
位定数を有する素子を複数個用いて各素子を構成するよ
うにして相対的高精度を確保することが行われている。
【０００５】
【従来の技術】図２の(a) 〜(c) に従来例の各種キャパ
シタを示す。ＭＯＳ ＬＳＩ において、スイッチトキ
ャパシタにて抵抗を置換してＤ−Ａ変換回路を容量素子
のみにて構成する場合に、各キャパシタは共通する単位
キャパシタを夫々複数個接続して構成し、図２に示すよ
うに形成している。
シタを示す。ＭＯＳ ＬＳＩ において、スイッチトキ
ャパシタにて抵抗を置換してＤ−Ａ変換回路を容量素子
のみにて構成する場合に、各キャパシタは共通する単位
キャパシタを夫々複数個接続して構成し、図２に示すよ
うに形成している。
【０００６】図２の(a) は、容量値を決めるＰoly 上層
の電極19の形状を円形として、単位容量に設定した単位
キャパシタ29を、所定個数列設し、相互接続部69により
短く接続している。
の電極19の形状を円形として、単位容量に設定した単位
キャパシタ29を、所定個数列設し、相互接続部69により
短く接続している。
【０００７】図２の(b) は、正方形又は矩形とした電極
18にして単位キャパシタ29を形成した場合である。図２
の(c) は、正方形又は矩形として更に四角を45°に削っ
た電極17にて形成したものである。
18にして単位キャパシタ29を形成した場合である。図２
の(c) は、正方形又は矩形として更に四角を45°に削っ
た電極17にて形成したものである。
【０００８】
【発明が解決しようとする課題】しかしながら、 単位キャパシタ29を円形の電極19としたものは、複
数個を配設する寸法が大となり、無駄を生じ集積度が高
められず、その分集積回路が割高となる。 正方形又は矩形の電極18としたものは、角の部分が
エッチング成形時に丸く削られ易く、相対的精度に誤差
を生じ易い。 更に四角を45°に削り落とした電極17の場合では、
上記電極18のものより相対的精度は相当に良くなるが、
未だ鈍角部があり相対的精度に影響を与える。 等の問題点がある。
数個を配設する寸法が大となり、無駄を生じ集積度が高
められず、その分集積回路が割高となる。 正方形又は矩形の電極18としたものは、角の部分が
エッチング成形時に丸く削られ易く、相対的精度に誤差
を生じ易い。 更に四角を45°に削り落とした電極17の場合では、
上記電極18のものより相対的精度は相当に良くなるが、
未だ鈍角部があり相対的精度に影響を与える。 等の問題点がある。
【０００９】本発明は、かかる問題点に鑑みて、製造過
程による影響が少なく、相対的精度が高精度に得られ、
且つ配設に無駄が少なく高集積度が得られる、集積回路
用キャパシタを提供することを目的とする。
程による影響が少なく、相対的精度が高精度に得られ、
且つ配設に無駄が少なく高集積度が得られる、集積回路
用キャパシタを提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的は、図１に示す
如く、 [1] 容量値を定める側の電極１を方形状とし、且つ四方
の角を滑らかな曲線形状にレイアウトした単位キャパシ
タ２から成る、本発明の集積回路用キャパシタにより達
成される。 [2] 又、キャパシタの構成に生じた単位キャパシタ２の
容量値以下の端数値は、容量値を定める側の電極３を円
形にレイアウトした端数キャパシタ４から成る、本発明
の集積回路用キャパシタによっても適えられる。 [3] 更に、上記の単位キャパシタ２及び端数キャパシタ
４の、各リード引出し部５を角のない滑らかな曲線形状
に、且つ相互接続部６を折曲しない直線状にレイアウト
する、本発明の集積回路用キャパシタによっても達成さ
れる。
如く、 [1] 容量値を定める側の電極１を方形状とし、且つ四方
の角を滑らかな曲線形状にレイアウトした単位キャパシ
タ２から成る、本発明の集積回路用キャパシタにより達
成される。 [2] 又、キャパシタの構成に生じた単位キャパシタ２の
容量値以下の端数値は、容量値を定める側の電極３を円
形にレイアウトした端数キャパシタ４から成る、本発明
の集積回路用キャパシタによっても適えられる。 [3] 更に、上記の単位キャパシタ２及び端数キャパシタ
４の、各リード引出し部５を角のない滑らかな曲線形状
に、且つ相互接続部６を折曲しない直線状にレイアウト
する、本発明の集積回路用キャパシタによっても達成さ
れる。
【００１１】
【作用】即ち、単位キャパシタ２の電極１は、正方形又
は矩形の方形状とし、その四方の角が滑らかな曲線に成
形してあるので角部は無く、エッチングによる製造過程
にて角部が丸められて相対的精度に誤差を生じることは
無くなる。
は矩形の方形状とし、その四方の角が滑らかな曲線に成
形してあるので角部は無く、エッチングによる製造過程
にて角部が丸められて相対的精度に誤差を生じることは
無くなる。
【００１２】又、端数キャパシタ４の電極３は円形とす
るので、これも角は無くなり相対的精度に与える影響は
極めて少ない。更に、複数個の単位キャパシタ２及び端
数キャパシタ４との相互接続は、電極1,3 からのリード
引出し部５を角のない滑らかな曲線にて成形させ、折曲
しない直線状に相互接続部６を成形するので、エッチン
グ成形時に変形し易い角部は一切無いので相対的精度に
与える影響は極めて少ない。
るので、これも角は無くなり相対的精度に与える影響は
極めて少ない。更に、複数個の単位キャパシタ２及び端
数キャパシタ４との相互接続は、電極1,3 からのリード
引出し部５を角のない滑らかな曲線にて成形させ、折曲
しない直線状に相互接続部６を成形するので、エッチン
グ成形時に変形し易い角部は一切無いので相対的精度に
与える影響は極めて少ない。
【００１３】尚、多数個を使う単位キャパシタ２は、配
置効率の高い方形としているので無駄なく集積度が高め
られる。しかし、端数キャパシタ４は円形の電極３であ
るが、各キャパシタに１個又は０個と僅少、且つ、電極
１より小さいので集積度に与える影響は極めて小さく問
題とはならず、精度を優先している。
置効率の高い方形としているので無駄なく集積度が高め
られる。しかし、端数キャパシタ４は円形の電極３であ
るが、各キャパシタに１個又は０個と僅少、且つ、電極
１より小さいので集積度に与える影響は極めて小さく問
題とはならず、精度を優先している。
【００１４】かくして、本発明により、製造過程による
影響が少なく、相対的精度が高精度に得られ、且つ配設
に無駄が少なく高集積度が得られる、集積回路用キャパ
シタを提供することが可能となる。
影響が少なく、相対的精度が高精度に得られ、且つ配設
に無駄が少なく高集積度が得られる、集積回路用キャパ
シタを提供することが可能となる。
【００１５】
【実施例】以下図面に示す実施例によって本発明を具体
的に説明する。全図を通し同一符号は同一対象物を示
す。図１に本発明の一実施例のキャパシタを示す。
的に説明する。全図を通し同一符号は同一対象物を示
す。図１に本発明の一実施例のキャパシタを示す。
【００１６】本実施例は、前述の従来例と同じにスイッ
チトキャパシタ回路にて抵抗を置換してＤ−Ａ変換回路
を容量素子のみにて構成したＭＯＳ ＬＳＩに適用した
ものである。
チトキャパシタ回路にて抵抗を置換してＤ−Ａ変換回路
を容量素子のみにて構成したＭＯＳ ＬＳＩに適用した
ものである。
【００１７】各キャパシタは共通する単位キャパシタを
夫々複数個接続して構成し、図１に示すように形成して
いる。Ｐoly 下層により構成する一方の電極は基板面の
キャパシタ全面を成し、容量値を決めるＰoly 上層に形
成する電極１は、正方形で四方の角は円弧により滑らか
な曲線状にレイアウトして、単位キャパシタ２を構成し
てある。
夫々複数個接続して構成し、図１に示すように形成して
いる。Ｐoly 下層により構成する一方の電極は基板面の
キャパシタ全面を成し、容量値を決めるＰoly 上層に形
成する電極１は、正方形で四方の角は円弧により滑らか
な曲線状にレイアウトして、単位キャパシタ２を構成し
てある。
【００１８】更に、リード引出し部５も円弧により角を
なくした滑らかな曲線状にレイアウトしてあり、且つ相
互接続部６は折曲のない直線状にて短く接続してある。
又、端数キャパシタ４を必要とする場合は、図示のよう
に、端部に配置し電極３は円形とし、リード引出し部５
及び相互接続部６は単位キャパシタ２の場合と同一に成
形してある。
なくした滑らかな曲線状にレイアウトしてあり、且つ相
互接続部６は折曲のない直線状にて短く接続してある。
又、端数キャパシタ４を必要とする場合は、図示のよう
に、端部に配置し電極３は円形とし、リード引出し部５
及び相互接続部６は単位キャパシタ２の場合と同一に成
形してある。
【００１９】かくの如く、キャパシタを構成するレイア
ウトパターンには、角部は皆無としてあり、エッチング
工程による角部の変形による精度の悪化は皆無となり、
製造過程によるキャパシタ間の相対的精度の悪化も僅少
に抑えられる。
ウトパターンには、角部は皆無としてあり、エッチング
工程による角部の変形による精度の悪化は皆無となり、
製造過程によるキャパシタ間の相対的精度の悪化も僅少
に抑えられる。
【００２０】
【発明の効果】以上の如く、本発明の集積回路用キャパ
シタにより、キャパシタを構成するレイアウトパターン
には、角部は皆無となり、製造過程（例えばエッチング
工程）による角部の変形による精度の悪化は皆無とな
り、相対的精度が高精度に得られ、且つ方形のため配設
に無駄が少なく高集積度が得られ、相対的精度が要求さ
れるＤ−Ａ変換回路や、素子精度を要求されるスイッチ
キャパシタ回路等をＭＯＳＬＳＩにて容易に構成するこ
とが可能となり、安価に供給でき、電子産業に大なる貢
献をもたらす。
シタにより、キャパシタを構成するレイアウトパターン
には、角部は皆無となり、製造過程（例えばエッチング
工程）による角部の変形による精度の悪化は皆無とな
り、相対的精度が高精度に得られ、且つ方形のため配設
に無駄が少なく高集積度が得られ、相対的精度が要求さ
れるＤ−Ａ変換回路や、素子精度を要求されるスイッチ
キャパシタ回路等をＭＯＳＬＳＩにて容易に構成するこ
とが可能となり、安価に供給でき、電子産業に大なる貢
献をもたらす。
【図１】 本発明の一実施例のキャパシタ
【図２】 従来例の各種キャパシタ
1,3,17〜19, 電極 2,29 単位キャパシタ
４ 端数キャパシタ ５ リード引出し部 6,69 相互接続部
４ 端数キャパシタ ５ リード引出し部 6,69 相互接続部
Claims (3)
- 【請求項１】 整数倍の関係にあるキャパシタを用いて
成るＤ−Ａ変換回路やスイッチトキャパシタ回路等の各
キャパシタを、単位キャパシタの複数個を列設して構成
する集積回路用キャパシタであって、 容量値を定める側の電極(1) を方形状とし、且つ四方の
角を滑らかな曲線形状にレイアウトした単位キャパシタ
(2) から成ることを特徴とする集積回路用キャパシタ。 - 【請求項２】 キャパシタの構成に生じた単位キャパシ
タ(2) の容量値以下の端数値は、容量値を定める側の電
極(3) を円形にレイアウトした端数キャパシタ(4) から
成ることを特徴とする、請求項１記載の集積回路用キャ
パシタ。 - 【請求項３】 請求項１記載の単位キャパシタ(2) 及び
請求項２記載の端数キャパシタ(4) の、各リード引出し
部(5) を角のない滑らかな曲線形状に、且つ相互接続部
(6) を折曲しない直線状にレイアウトすることを特徴と
する集積回路用キャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276398A JPH06132478A (ja) | 1992-10-15 | 1992-10-15 | 集積回路用キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276398A JPH06132478A (ja) | 1992-10-15 | 1992-10-15 | 集積回路用キャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132478A true JPH06132478A (ja) | 1994-05-13 |
Family
ID=17568857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4276398A Withdrawn JPH06132478A (ja) | 1992-10-15 | 1992-10-15 | 集積回路用キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132478A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925921A (en) * | 1998-02-13 | 1999-07-20 | Microchip Technology Incorporated | Geometrical layout technique for a circular capacitor within an array of matched capacitors on a semiconductor device |
| JP2002368111A (ja) * | 2001-06-08 | 2002-12-20 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及び半導体装置 |
-
1992
- 1992-10-15 JP JP4276398A patent/JPH06132478A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925921A (en) * | 1998-02-13 | 1999-07-20 | Microchip Technology Incorporated | Geometrical layout technique for a circular capacitor within an array of matched capacitors on a semiconductor device |
| JP2002368111A (ja) * | 2001-06-08 | 2002-12-20 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及び半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |