JP3544799B2

JP3544799B2 - レイアウト設計方法、露光用マスク及び半導体装置

Info

Publication number: JP3544799B2
Application number: JP25518396A
Authority: JP
Inventors: 正人山口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-09-26
Filing date: 1996-09-26
Publication date: 2004-07-21
Anticipated expiration: 2016-09-26
Also published as: JPH10107148A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板上のメタル配線層のレイアウト設計方法並びにこれを用いて形成された露光用マスク及び半導体装置に関する。
【０００２】
【従来の技術】
半導体に形成される配線の微細化が進み、配線の幅に対する高さが大きくなって、メタル配線層の上の絶縁層表面の凹凸が著しくなっている。この凹凸による上層の配線の断線を防止するため、レイアウト設計において、表面平坦化用のダミーメタルパターンがメタル配線層に自動配置されている。
【０００３】
図５は、従来法でレイアウト設計されたメタルパターンを、下方のＭＯＳ容量素子郡のポリシリコン電極パターンと重ね合わせて示す。このメタルパターンは、第１メタル配線層に形成されたものである。
複数のＭＯＳ容量素子１０は、互いに形状及びサイズが等しく、所定領域内に等間隔で２次元的に配置されている。１１は、ＭＯＳ容量素子１０のポリシリコン電極パターンである。
【０００４】
メタルパターンのレイアウト設計は、以下の手順で行われていた。
（１）同一矩形のダミーメタルパターン３０を等間隔で全面的に配置する。
（２）メタル配線パターン２０や２１等を配置し、メタル配線パターン及びその周囲部と重なったダミーメタルパターンの部分を、デザインルールを満たすように削除する。
【０００５】
例えば、ダミーメタルパターン３１及び３２は、メタル配線パターン２０とメタル配線パターン２１との関係で工程（２）により元のダミーメタルパターンの一部が削除されたものであり、ダミーメタルパターン３３は、メタル配線パターン２１との関係で同様に、その一部が削除されたものである。図５では、ポリシリコン電極パターン１１とメタル配線パターンとの間を接続するためのスルーホール、及び、ポリシリコン電極パターン１１と対になった不図示の電極とメタル配線パターンとの間を接続するためのスルーホールが、図示されておらず、このスルーホールも考慮してダミーメタルパターンの上記削除が行われている。
【０００６】
このような方法によれば、メタル配線パターンの配置によらず、第１メタル配線層の上の絶縁層表面を平坦化するためのダミーメタルパターンを、自動的に配置することができる。
【０００７】
【発明が解決しようとする課題】
しかし、メタル配線パターン付近のダミーメタルパターンの一部削除により、各ＭＯＳ容量素子１０の上方には異なるダミーメタルパターンが配置され、各ＭＯＳ容量素子１０に付加される浮遊容量が異なる。このため、容量比が１からずれ、複数の同一容量を用いた逐次比較型Ａ／Ｄ変換器のような回路の出力精度が低下する。回路素子が微細化されるほど容量比が１からずれ易く、出力精度の低下が問題になる。
【０００８】
本発明の目的は、このような問題点に鑑み、複数の同一容量素子の浮遊容量をより一定化することが可能なレイアウト設計方法、露光用マスク及び半導体装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用効果】
第１発明では、半導体基板上の所定配線層の、表面平坦化用ダミーパターンを含むパターンをレイアウト設計するレイアウト設計方法において、
（１）容量が互いに等しい複数の容量素子の電極パターン上の領域について、第１ダミーパターンが各容量素子について互いに同一になるように該第１ダミーパターンを配置する。
【００１０】
この第１発明によれば、容量が互いに等しい複数の容量素子の電極パターン上の第１ダミーパターンが互いに等しくなるので、複数の同一容量素子の浮遊容量をより一定化することができるという効果を奏する。
第１発明の第１態様では、上記工程（１）の次に、
（２）残りの領域について、第２ダミーパターンを規則的に一様に配置し、
（３）配線パターンを配置し、該配線パターン及びその周囲部と重なった該第２ダミーパターンの部分を、デザインルールを満たすように削除する。
【００１１】
この第１態様によれば、全領域について、配線パターンの上方の膜表面を平坦化することができるという効果を奏する。
第２発明では、半導体基板上の所定配線層の、表面平坦化用ダミーパターンを含むパターンをレイアウト設計するレイアウト設計方法において、
（２）残りの領域について、ダミーパターンを規則的に一様に配置し、
（３）配線パターンを配置し、該配線パターン及びその周囲部と重なった該ダミーパターンの部分を、デザインルールを満たすように削除する。
【００１２】
この第２発明によれば、容量が互いに等しい複数の容量素子の電極パターン上にダミーパターンが配置されないので、複数の同一容量素子の浮遊容量をより一定化することができ、かつ、残りの領域について従来同様に上記平坦化が達成されるという効果を奏する。
第３発明の露光用マスクでは、上記いずれかの方法を用いて設計されたパターンが基板に形成されている。
【００１３】
この第３発明を用いれば、次の第４発明の半導体装置を製造することができるという効果を奏する。
第４発明の半導体装置では、上記いずれかの方法を用いて設計されたパターンが半導体基板上の所定配線層に形成されている。
この第４発明によれば、半導体装置の出力精度が向上するという効果を奏する。
【００１４】
第４発明の第１態様では、上記複数の容量素子の各々の一端が比較回路の入力端に接続されている逐次比較型Ａ／Ｄ変換器を有する。
この第３態様によれば、逐次比較型Ａ／Ｄ変換器の変換精度が向上するという効果を奏する。
【００１５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図４は、互いに等しい容量の素子を複数用いた回路例としての逐次比較型Ａ／Ｄ変換器を示す。
【００１６】
変換対象の入力電圧Ｖｉは、転送ゲート４０〜４３を介してそれぞれ容量素子５０〜５３の一端に供給される。容量素子５２は容量素子５２１と容量素子５２２とが並列接続され、容量素子５３は容量素子５３１〜５３４が並列接続されて構成されている。容量素子５０、５１、５２１、５２２及び５３１〜５３４は、容量が互いに等しい。容量素子５０〜５３について、図４の下方から上方へ容量を累積加算した値の比は、１：２：４：８となる。
【００１７】
転送ゲート４０〜４３はいずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタとが並列接続された構成であり、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲートにそれぞれ逐次比較制御回路５４からクロックφ及びその論理値を反転したクロック＊φが供給される。
逐次比較制御回路５４は、４ビットのレジスタ５５に、入力電圧Ｖｉに相当する値と比較される値Ｄ３〜Ｄ０を設定する。レジスタ５５の出力Ｄ３〜Ｄ０はそれぞれ、転送ゲート６０〜６３を介して容量素子５０〜５３の一端に供給される。転送ゲート６０〜６３は、転送ゲート４０〜４３と同様に構成され、そのｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲートにそれぞれ逐次比較制御回路５４からクロック＊φ及びφが供給される。
【００１８】
容量素子５０〜５３の他端はいずれも、比較回路７０の入力端に接続されている。比較回路７０は、インバータ７１に、スイッチ素子としてのｎＭＯＳトランジスタ７２が並列接続され、ｎＭＯＳトランジスタ７２のゲートに逐次比較制御回路５４からのクロックφが供給される。比較回路７０は、ｎＭＯＳトランジスタ７２がオンのとき、インバータ７１の入力端と出力端の電位が互いに等しいＶＣＣ／２となり、この状態からｎＭＯＳトランジスタ７２をオフにした時に、インバータ７１の入力電位がＶＣＣ／２から上方又は下方にわずか変化すると、入力電位が０Ｖ又は電源電位ＶＣＣ、例えば３Ｖまで高速に反転増幅される。比較回路７０の出力は、逐次比較制御回路５４に供給される。
【００１９】
次に、上記構成の逐次比較型Ａ／Ｄ変換器の変換動作を説明する。
（ａ）Ｄ２〜Ｄ０がいずれも‘０’にされ、Ｄ３が‘１’にされる。クロックφが高レベルになり、転送ゲート４０〜４３及びｎＭＯＳトランジスタ７２がオン、転送ゲート６０〜６３がオフになって、入力電圧Ｖｉが容量素子５０〜５３の一端に供給される。インバータ７１の入出力電位は、ＶＣＣ／２になる。
【００２０】
（ｂ）クロックφが低レベルになり、転送ゲート４０〜４３及びｎＭＯＳトランジスタ７２がオフ、転送ゲート６０〜６３がオンになって、０Ｖが容量素子５０〜５２の一端に供給され、電位ＶＣＣが容量素子５３の一端に供給される。
インバータ７１は高入力インピーダンスであるので、ｎＭＯＳトランジスタ７２がオフになると、インバータ７１の入力電位は、上記（ａ）の定常状態で容量素子５０〜５３に蓄積されている電荷の合計量からの変化に応じて変化する。すなわち、インバータ７１の入力電位は、ＶＣＣ／２から、（４／８）（ＶＣＣ−Ｖｉ）＋（２／８）（０−Ｖｉ）＋（１／８）（０−Ｖｉ）＋（１／８）（０−Ｖｉ）＝ＶＣＣ／２−Ｖｉだけ変化する。従って、インバータ７１の出力電位は、ＶＣＣ／２＞Ｖｉであれば高レベル、ＶＣＣ／２＜Ｖｉであれば低レベルとなる。
【００２１】
逐次比較制御回路５４は、インバータ７１の出力が高レベルであればレジスタ５５のＤ３を‘０’に戻す。
以下、Ｄ２、Ｄ１、Ｄ０が順に‘１’にされ、その各々について以上の（ａ）及び（ｂ）と同様な処理が行われる。
上記のような互いに等しい容量素子を備えた半導体装置のマスクのレイアウト設計は、図１（Ａ）に示す方法で行われる。
【００２２】
図２は、図１（Ａ）の方法でレイアウトされたメタルパターンを、下方のＭＯＳ容量素子郡のポリシリコン電極パターンと重ね合わせて示す。図２中、白ぬきパターンはメタル配線パターンであり、ハッチングが施されたパターンはダミーメタルパターンであり、ドットが施されたパターンはＭＯＳ容量素子のポリシリコン電極パターン１１である。
【００２３】
図２では、図５と同様に、ポリシリコン電極パターン１１とメタル配線パターンとの間を接続するためのスルーホール、及び、ポリシリコン電極パターン１１と対になった不図示の電極とメタル配線パターンとの間を接続するためのスルーホールが、図示されていない。
図３は、図２を半導装置とみなした場合における、図２中のＩＩＩ−ＩＩＩ線に沿った拡大断面図である。簡単化のために、図３では図２のパターンに対応する要素に図２と同一の符号を付している。
【００２４】
ＭＯＳ容量素子１０のポリシリコン電極１１の上方に、絶縁膜を介しメタル配線２１が、ポリシリコン電極１１の中央線に沿って紙面垂直方向に配置されている。メタル配線２１の両側かつポリシリコン電極１１の上方に（略上方であれば可）、互いに同一形状のダミーメタル３４及び３５が配置されている。ダミーメタル３４及び３５の側方にはそれぞれ、メタル配線２１に平行にメタル配線２２及び２３が配置されている。これらメタル配線２１〜２３及びダミーメタル３４、３５の上方には、絶縁膜を介してメタル配線３９が、図３左右方向に延在している。このダミーメタル３４及び３５の配置により、その上方の絶縁膜表面が平坦化され、第２メタル配線層のメタル配線３９の断線が防止される。図３中、３６は半導体基板、３７はゲート酸化膜、３８はフィールド酸化膜である。
【００２５】
次に、図１（Ａ）を参照して、第１メタル配線層に形成されるメタルパターンのレイアウト設計方法を説明する。以下、括弧内の符号は、図１中のステップ識別符号である。
（Ｓ１）容量が互いに等しい複数の容量素子の電極パターン上の領域について、後のステップＳ３で一部が削除されないように且つダミーメタルパターンが各容量素子について互いに同一になるように、ダミーメタルパターンを配置する。
【００２６】
（Ｓ２）残りの領域について、図５のダミーメタルパターン３０のような形のダミーメタルパターンを、互いに直角な２方向に等間隔で配置する。ダミーメタルパターンのサイズは、大きいほど上記平坦化がよくなるが、データ処理の高速化上、次のステップＳ３で全てのダミーメタルパターンの各々について一部が削除されないような程度の大きさであることが好ましい。
【００２７】
（Ｓ３）ステップＳ１の領域を含む全領域について、メタル配線パターンを配置し、メタル配線パターン及びその周囲部と重なったダミーメタルパターンの部分を、デザインルールを満たすように削除する。
このようにメタルパターンをレイアウト設計すれば、容量が互いに等しい複数のＭＯＳ容量素子１０のポリシリコン電極パターン１１上のメタルパターンが互いに等しくなるので、このメタルパターンのＭＯＳ容量素子１０に対する浮遊容量が各ＭＯＳ容量素子１０について互いに同一になり、各ＭＯＳ容量素子１０の容量比がほぼ１になる。これにより、図４のような回路の出力精度が向上する。
【００２８】
互いに等しい浮遊容量の出力精度に対する影響は、例えば不図示の入力段の分圧抵抗を調整することにより除去される。
［第２実施形態］
次に、図１（Ｂ）を参照して、第２実施形態の、第１メタル配線層に形成されるメタルパターンのレイアウト設計方法を説明する。
【００２９】
（Ｔ１）容量が互いに等しい複数の容量素子の電極パターン上の領域を、ダミーメタルパターン配置禁止領域とする。すなわち、次のステップＴ２でダミーメタルパターンがこの領域に配置されないようにマスクする。
（Ｔ２）残りの領域について、上記ステップＳ２と同じ処理を行う。
（Ｔ３）上記ステップＳ３と同じ処理を行う。
【００３０】
このようにメタルパターンをレイアウト設計すれば、容量が互いに等しい複数のＭＯＳ容量素子１０のポリシリコン電極パターン１１上にダミーメタルパターンが配置されないので、ＭＯＳ容量素子１０に対する浮遊容量が各ＭＯＳ容量素子１０について互いに同一になり、各ＭＯＳ容量素子１０の容量比がほぼ１になる。これにより、図４のような回路の出力精度が向上する。マスク領域の上方の第２メタル配線層を配線禁止領域にすれば、凹凸による断線が防止される。
【００３１】
なお、上記各実施形態において、ステップＳ２、Ｓ３、Ｔ２及びＴ３はプログラムで自動処理され、ステップＳ１及びＴ１での領域検出も自動処理されるが（手動処理であってもよいが）、この領域は限定されているので、ステップＳ１での領域検出後の処理は手動処理であっても処理時間の増加が比較的少なく、自動処理であっても手動処理であっても良い。
【００３２】
また、本発明の適用は図４の回路に限定されず、同一容量素子群を用いる全ての回路に適用可能である。
上記各実施形態では第１メタル配線層のレイアウト設計方法を説明したが、本発明は全てのメタル配線層のレイアウト設計方法に適用することができる。
ダミーパターン及び配線パターンは、メタルでなくてもよい。
【００３３】
さらに、本発明のレイアウト設計方法によりメタルパターンが定まり、かつ、その効果は半導体装置に現れるので、この方法を用いて設計されたパターンが基板に形成されている露光用マスク、及び、この方法を用いて設計されたパターンが半導体基板上の第１層メタル配線層に形成されている半導体装置も、本発明に含まれる。
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施形態におけるメタルパターンレイアウト設計方法を示す概略フローチャートである。
【図２】図１（Ａ）の方法でレイアウト設計されたメタルパターンを、下方のＭＯＳ容量素子郡のポリシリコン電極パターン１１と重ね合わせて示す図である。
【図３】図２を半導体装置とみなした場合における、図２中のＩＩＩ−ＩＩＩ線に沿った拡大断面図である。
【図４】互いに等しい容量の素子を複数用いた回路例としての逐次比較型Ａ／Ｄ変換器を示す図である。
【図５】従来方でレイアウト設計されたメタルパターンを、下方のＭＯＳ容量素子郡のポリシリコン電極パターン１１と重ね合わせて示す図である。
【符号の説明】
１０ＭＯＳ容量素子
１１ポリシリコン電極パターン
２０〜２３、３９メタル配線パターン
３０〜３５ダミーメタルパターン
４０〜４３、６０〜６３転送ゲート
５０〜５３、５２１、５２２、５３１〜５３４容量素子

Claims

半導体基板上の所定配線層の、表面平坦化用ダミーパターンを含むパターンをレイアウト設計するレイアウト設計方法において、
（１）容量が互いに等しい複数の容量素子の電極パターン上の領域について、第１ダミーパターンが各容量素子について互いに同一になるように該第１ダミーパターンを配置する、
ことを特徴とするレイアウト設計方法。
上記工程（１）の次に、
（２）残りの領域について、第２ダミーパターンを規則的に一様に配置し、
（３）配線パターンを配置し、該配線パターン及びその周囲部と重なった該第２ダミーパターンの部分を、デザインルールを満たすように削除する、
ことを特徴とする請求項１記載のレイアウト設計方法。
半導体基板上の所定配線層の、表面平坦化用ダミーパターンを含むパターンをレイアウト設計するレイアウト設計方法において、
（１）容量が互いに等しい複数の容量素子の電極パターン上の領域を、ダミーパターン配置禁止領域としておき、
（２）残りの領域について、ダミーパターンを規則的に一様に配置し、
（３）配線パターンを配置し、該配線パターン及びその周囲部と重なった該ダミーパターンの部分を、デザインルールを満たすように削除する、
ことを特徴とするレイアウト設計方法。
請求項１乃至３のいずれか１つに記載の方法を用いて設計されたパターンが基板に形成されていることを特徴とする露光用マスク。
請求項１乃至３のいずれか１つに記載の方法を用いて設計されたパターンが半導体基板上の所定配線層に形成されていることを特徴とする半導体装置。
上記複数の容量素子の各々の一端が比較回路の入力端に接続されている逐次比較型Ａ／Ｄ変換器を有することを特徴とする請求項５記載の半導体装置。