JPH08316415A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】アナログ回路用容量素子の小面積化を図る半導
体集積回路を提供し、それを用いたアナログ・デジタル
混在半導体回路の高速化を図る。 【構成】容量素子を２層目の金属層からなる中央の電極
をもう一方の電極で上下および四方の全てを囲む構成と
する。これにより、容量の一方の電極に付く他の信号線
等との間の寄生容量を完全に０にすることが出来るた
め、製造プロセスを複雑化することなくアナログ回路用
容量の小面積化が出来る。また、電極直下の基板表面上
に基板と逆導電型の不純物拡散層を設け、その不純物拡
散層をフローティングまたは高抵抗でバイアスすること
により１，３層目金属からなる電極側の寄生容量（対基
板容量）を小さくできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関し、
特に、多層配線構造を有する容量素子を含む半導体集積
回路に関する。

【０００２】

【従来の技術】従来の半導体集積回路において、製造プ
ロセスを複雑化することなく形成出来る容量素子として
は図１１（ａ），図１１（ｂ）に示すような配線層間容
量素子が周知である。図１１（ａ）は容量素子の平面図
で、図１１（ｂ）はそのＸ−Ｘ′線での断面図である。

【０００３】この容量素子３１０は通常のアルミ１層配
線のシリコンゲートＣＭＯＳプロセスで形成出来るもの
であり、ＬＯＣＯＳ法等でシリコン基板４上に形成した
絶縁分離酸化膜１０上に高濃度に不純物をドープされた
ゲートポリシリコン層１をパターンニングして一方の電
極３０１を形成し、層間絶縁膜１１を形成した後、その
上にアルミ層２をパターンニングして他方の電極３０２
を形成する。電極３０１電極３０２とが重なった部分
に、層間絶縁膜１１を容量絶縁膜とする容量素子３１０
が形成される。しかし、このように形成した容量素子３
１０では近傍を通過する他のゲートポリシリコン信号配
線またはアルミ信号配線と本容量素子３１０の電極との
間に形成される寄生容量の大きさが容量素子３１０の大
きさに対して無視出来ないものとなる。そのため、アナ
ログ回路等にこの容量素子３１０を用いた場合、他の信
号、特にディジタル信号からの外乱を上述の寄生容量を
通して受けるため、他の信号配線を容量素子３１０から
大きく離すか、または電極３０１と電極３０２との重な
り部分、つまり、容量素子３１０の面積を大きくする必
要があり、チップ面積が大きくなるという問題があっ
た。

【０００４】電源配線等の電位の安定した配線で容量素
子３１０の周囲をシールドすることにより解決する場合
もあるが、現在のアナデジ混在のＣＭＯＳ大規模集積回
路では、内部の電源配線は必ずしも電位が安定している
わけではなく、内部回路の状態変化時に発生する過渡的
電流によって、ノイズ源と化すものであり、これも十分
ではない。また、シールド配線の外側の信号線からの影
響も無視出来ない場合がある。

【０００５】容量素子３１０に対して、前述した寄生容
量の容量値が無視出来ないものとなる理由は、容量素子
３１０の容量絶縁膜が層間絶縁膜１１であることによ
る。層間絶縁膜１１は本来、配線層間、例えば、ゲート
ポリシリとアルミ間の電気的分離を目的とし、従って、
その間の容量をも十分小さくすることがその役目であ
る。そのためその膜厚は十分に厚く設定されている。通
常、同層の配線間隔、つまり、ゲートポリシリコン間隔
またはアルミ間隔の最小設計基準値と同程度か、また
は、それ以上の値に設定される。従って、層間絶縁膜１
１を容量絶縁膜とする容量素子３１０の単位面積当りの
容量値とその容量素子３１０の近傍の配線との間の単位
対向面積当りの容量値とはほぼ同等な大きさとなる。

【０００６】このため前述したように、他の信号配線と
容量素子３１０を大きく離すか、または、容量素子３１
０の面積を大きくする必要が生じる。従って、容量部分
の面積を小さくするためには、単位容量値を十分に大き
くして、通常の配線間容量値が無視出来るようにしなけ
ればならない。そのため従来のアナログ・デジタル混在
ＣＭＯＳ集積回路では、容量素子形成用の製造プロセス
工程を追加して、容量絶縁膜の薄膜化等を行っていた。

【０００７】ゲート酸化膜を容量絶縁膜としたＭＯＳ容
量素子を用いれば、バイアス条件によっては、単位容量
値の大きい容量素子を、製造プロセス工程の追加をする
ことなく得られるが、バイアス依存性が大きく、通常，
アナログ回路には用いることは出来ない。

【０００８】金属またはゲートポリシリ配線層を合わせ
て３層以上有するプロセスで、工程追加をすることなく
単位容量を増加させる技術は、例えば特開昭５９−５５
０４９号公報に開示されている。これを図１２を参照し
て説明する。図１２（ａ）はその平面図であり、図１２
（ｂ）は図１２（ａ）のＸ−Ｘ′線での断面図である。
１はパターニングされた１層目の金属層を示し、２，３
も同様にパターニングされたそれぞれ２，３層目の金属
層を示す。１０はＬＯＣＯＳ法等で形成された絶縁分離
酸化膜，１１は１層目と２層目の金属層間の層間絶縁
膜，１２も同様に２層目と３層目の金属層間の層間絶縁
膜である。４２０および４２１はそれぞれ１層目と２層
目および２層目と３層目の金属層を接続するビアホール
部分を示す。

【０００９】この従来技術の容量素子は、絶縁膜１１を
はさんで１層目の電極４０１と２層目の電極４０２とが
重なった部分からなる容量素子４１０と絶縁膜１２をは
さんで２層目の電極４０２と３層目の電極４０３とが重
なった部分からなる容量素子４１１とが並列接続される
構成である。また、通常絶縁膜１１および１２はそれぞ
れ同程度の膜厚に設定される。従って、この技術で形成
された容量素子の単位容量値は、図１１に示す容量素子
３１０に比べ比較し、約２倍になる。しかし、この技術
では容量部の面積を十分に小さくすることが出来ないこ
とを以下で定量的に説明する。

【００１０】ここでは、定量的な計算を行うために、１
層目と２層目の金属層間の絶縁膜１１が厚さ０．７μｍ
のシリコン酸化膜，２層目と３層目の金属層間の絶縁膜
１２が厚さ１μｍのシリコン酸化膜，１層目金属層の配
線間隔最小値が０．４μｍ，２層目金属層の配線間隔最
小値が０．５μｍ，３層目金属層の配線間隔最小値が
０．６μｍ，１層目金属層の膜厚が０．３μｍ，２層目
金属層の膜厚が０．６５μｍおよび３層目金属層の膜厚
が０．８μｍである現状で生産が可能なプロセスを仮定
する。また、容量値の計算には簡単化のため平行平板近
似を用いることにする。次に、各単位容量の大きさを計
算すると、まず、１層目金属層と２層目金属層の重なっ
た部分からなる容量４１０の単位面積当りの容量値は、 ε₀ ・ε_s ・（１ｍ）² ／（７×１０^-7ｍ）＝４．９３×１０^-5Ｆ／ｍ² となる。

【００１１】次に、２層目と３層目の重なった部分から
なる容量４１１の単位面積当りの容量値は、 ε₀ ・ε_s ・（１ｍ）² ／（１×１０^-6ｍ）＝３．４５×１０^-5Ｆ／ｍ² 間隔Ｐ１μｍで隣接した１層目金属間同志の単位長さ当
りの容量値は、 ε₀ ・ε_s ・（３×１０^-7ｍ）／（Ｐ１×１０^-6ｍ） ＝１．０４×１０^-11 ×Ｐ１^-1（Ｆ／ｍ² ） 間隔Ｐ２μｍで隣接した２層目金属間同志の単位長さ当
りの容量値は、 ε₀ ・ε_s ・（６．５×１０^-7ｍ）／（Ｐ２×１０^-6ｍ） ＝２．２４×１０^-11 ×Ｐ２^-1（Ｆ／ｍ² ） 最後に、間隔Ｐ３μｍで隣接した３層目金属間同志の単
位長さ当りの容量値は、 ε₀ ・ε_s ・（８×１０^-7ｍ）／（Ｐ３×１０^-6ｍ） ＝２．７６×１０^-11 ×Ｐ３^-1（Ｆ／ｍ² ） ここで、ε₀ は真空の誘電率でその値は８．８５×１０
^-12 （Ｆ／ｍ）、ε_sはシリコン酸化膜の比誘電率でそ
の値は３．９とした。

【００１２】従って、図１２に示すようなサンドウィッ
チ構造の容量素子を作ると、その単位面積当りの容量値
は ４．９３×１０^-5Ｆ／ｍ² ＋３．４５×１０^-5Ｆ／ｍ² ＝８．３８×１０^-5Ｆ／ｍ² となる。よって、図１２に示すような構造で一辺ｑμｍ
の正方形の容量Ｃ３の値ＣＳは ＣＳ＝８．３８×１０^-5（Ｆ／ｍ² ）×（ｑ×１×１０^-6）² ＝８．３８×１０^-17 ×ｑ² （Ｆ） となる。また、２層目の金属層からなる中央の電極４０
２とその近接辺と平行にＰ２μｍ離れた位置に配線され
た２層目の金属配線との間の容量Ｃ４の値Ｃｌは Ｃｌ＝２．２４×１０^-11 ×Ｐ２^-1（Ｆ／ｍ² ）×ｑ×１０^-6（ｍ） ＝２．２４×１０^-17 ｑ／Ｐ２（Ｆ） で与えられる。従って、もし、中央の電極４０２が接続
された節点Ｎ１が電位保持状態となって節点（Ｎ２，Ｎ
３）以外と電気的に分離されている場合その等価回路は
図１３で与えられる。ここで、Ｎ２は１，３層目金属層
からなる容量電極が接続される節点、Ｎ３はＰ２μｍ離
れて配線された２層目金属配線が接続される節点であ
る。中央の電極４０２からＰ２μｍ離れた位置に配線さ
れた２層目の金属配線の電位がＶｎだけ変化した時の中
央の電極４０２の電位変化ΔＶは ΔＶ＝Ｃｌ・Ｖｎ／（Ｃｌ＋Ｃｓ）＝２．２４×１０^-17 ｑＰ２^-1Ｖｎ／（２ ．２４×１０^-17 ｑＰ２^-1＋８．３８×１０^-17 ｑ² ） ＝２．２４Ｖｎ／（２．２４＋８．３８Ｐ・２ｑ）……（１） で与えられる。

【００１３】ところで、アナログ・デジタル混在半導体
集積回路の一例であるチョッパー方式比較器を利用した
逐次比較型Ａ／Ｄ変換器内蔵ＣＭＯＳシングルチップ・
マイコンを例にとると、その内蔵Ａ／Ｄ変換器の分解能
は１０ｂｉｔ以上のものが要求されている。通常参照電
圧は１Ｖから電源電圧程度に設定されるが、仮に１Ｖと
すると１０ｂｉｔ分解能の特性を得るためには、節点Ｎ
１をチョッパー方式比較器の容量結合後の入力端子とす
ると（１）式で与えられる電位変化は、 （参照電圧）／２¹⁰＝１Ｖ／１０２４≒／ｍＶ より小さいものでなければならない。従って、ΔＶ＜１
ｍＶより Ｐ２・ｑ＞０．２６７（１０００Ｖｎ−２．２４）……（２） でなければならないことになる。

【００１４】ここで、この制約条件がどの程度のもので
あるか見るために、２つのケースについて計算してみ
る。まず、はじめに間隔Ｐ２の値を最小値である０．５
μｍとした場合について、ｑの値を求めると、（２）式
より Ｖｎ＝３（Ｖ）のとき、ｑ＞１６００ Ｖｎ＝０．０１（Ｖ）のとき、ｑ＞４．１４ となる。容量素子４１０および４１１にＰ２＝０．５μ
ｍ離れて配線された配線がデジタル信号配線で、電源電
圧が３（Ｖ）の場合には上記より、容量素子（４１０，
４１１）の面積は１６００μｍ×１６００μｍより大き
くしなければならなくなる。

【００１５】また、容量素子の周囲を電位変化が１０ｍ
Ｖと安定した電源配線でシールドする場合には、その電
源配線からのノイズのみ考慮した場合には、容量素子の
大きさは４．１４μｍ×４．１４μｍより大きければよ
いことになるが、そのシールド配線の外側の配線からの
影響も、シールドがない場合（１／１０）程度の影響を
与えること、また、ここでは、同層配線間の影響のみを
考慮し、かつ、平行平板近似を用いていることなどか
ら、実際には、この値の数倍から１０倍程度の大きさが
必要になる。

【００１６】さらに、ここでは、容量素子の一辺につい
てのみ考えているが、他の三辺についても同様に考慮す
る必要がある。

【００１７】また、大規模集積回路では電圧変化を１０
ｍＶより小さくすることは非常に困難である。次の試算
として、間隔Ｐ２をＰ２＝ｑとした場合の電位変化Ｖｎ
について考えてみると、 Ｖｎ＝３（Ｖ）のとき、Ｐ２＝ｑ＞５４．８ Ｖｎ＝０．０１（Ｖ）のとき、Ｐ２＝ｑ＞１．４４ となる。Ｖｎ＝３（Ｖ）と考える時は、前試算と同様、
電源電圧３Ｖでデジタル信号配線を想定していることに
なるが、本試算では前試算よりは小面積となるが、容量
部と２層目のデジタル信号配線とは５０μｍ以上離す必
要があり、４辺全てについて考えると、１５０μｍ×１
５０μｍ程度以上の面積を容量のためだけに占有するこ
とになる。また、電圧変化ＶｎをＶｎ＝０．０１（Ｖ）
の配線でシールドすれば、シールド配線の配線幅、シー
ルド配線と他の信号配線との配線間隔を無視して、４．
５μｍ×４．５μｍ程度を容量のために最低必要とする
ことになるが、シールド配線のさらに外側のデジタル信
号配線との間隔などを考えると、実際には、１０〜２０
μｍ四方程度を容量のためだけに必要とすることにな
る。

【００１８】尚、さらに加えて注意しなければならない
のは、（１）式がＣｌとＣｌ＋Ｃｓの比から成り立って
いることである。つまり、これは上記の試算で算出した
容量素子のためだけに必要とされる面積は、半導体集積
回路の製造技術が進歩して微細化が進んでも、アナログ
回路用の容量の面積は小さく出来ないということであ
る。

【００１９】以上で、特開昭５９−５５０４９号公報に
開示される技術では十分に容量の面積を小さく出来ない
ことを述べたが、この従来例では高速性及び基板ノイズ
に関しても問題があることを次に述べる。

【００２０】それは図１２における１層目の金属層４０
１と分離酸化膜１０をはさんだ基板との間の寄生容量４
１２が存在していることである。前述した様な設計ルー
ルの製造プロセスの場合、酸化膜膜厚１０は３００〜４
００ｎｍに設定されるため寄生容量４１２は電極（４０
１，４０３）側につく主要な寄生容量となる。このた
め、容量素子を含んだ回路の動作速度が制限されたり、
他の回路で発生したノイズの影響を基板を通じて受けた
りした。

【００２１】これに関しては、特開昭６３−１０８７６
３号公報に開示される技術による対策が考えられる。こ
れを図１４を参照して説明する。ここではＰ型基板を用
いたＣＭＯＳプロセスの場合で説明する。４はＰ型基
板，５はＰ型基板４上に通常ＰＭＯＳＦＥＴを形成する
ために形成されるＮウェル，６は２層目の金属配線層２
とＮウェル５とのオーミック接続を行うためにＮウェル
５中に設けられた高濃度Ｎ型拡散層２２は金属配線２と
拡散層６を接続する為のビアホール部分であり、その他
は図１２に示す容量素子と同様に、１は１層目金属配線
層であるゲートポリシリコン層，３は３層目金属配線
層，１１は１層目と２層目金属配線層間の層間絶縁膜，
１２は２層目と３層目金属配線層間の層間絶縁膜，１０
は絶縁分離酸化膜，４２０は１層目と２層目の金属配線
層接続のためのビアホール部分，４２１は２層目と３層
目の金属配線層接続のためのビアホール部分である。

【００２２】この第２の従来技術の容量素子は、１層目
金属からなる容量電極部分５０１と基板４との間に２層
目金属からなる他方の容量電極５０２と接続されたＮウ
ェル拡散層５が存在するため、１層目金属からなる容量
電極５０１と基板４との間に寄生容量は存在しないこと
になる。さらにＮウェル５と１層目金属からなる容量電
極５０１との間にも新たに容量（５０１，５１１）と並
列接続された容量５１２が形成されるため、単位容量を
さらに増加させることが出来る。しかし、この場合もＮ
ウェル５と基板４の間の接合容量が存在することと、Ｎ
ウェル５と１層目金属を電極とし酸化膜１０を容量絶縁
膜とする容量がＭＯＳ容量であるためにバイアス依存性
が存在することが問題となる。

【００２３】

【発明が解決しようとする課題】しかしながら、これら
従来の容量素子では、１０ｂｉｔ程度の分解能のＡ／Ｄ
変換器等のアナログ回路をデジタル回路と混在させて集
積化を行う場合、周辺の信号線等からの容量的結合によ
る干渉防止のためプロセス工程を追加して単位容量を増
加させたり、容量の面積を大きくするか又は他の信号線
との距離を大きく離す為に容量部分の面積を大きくしな
ければならないという問題点があった。また、単位容量
を十分に大きく出来ない場合には、基板と容量電極との
間の容量のために、基板を通じてのノイズが問題となっ
たり高速動作が出来ないという問題点があった。

【００２４】

【課題を解決するための手段】本発明の半導体集積回路
は、第１導電型の半導体基板と、この半導体基板上に形
成された絶縁膜と、この絶縁膜上に形成された導体層
と、この導体層の下方の前記第１導電型の半導体基板表
面に形成された第２導電型の不純物拡散層を有し、前記
第２導電型の不純物拡散層が電気的に非接続の構成であ
る。

【００２５】また本発明の半導体集積回路は、第１導電
型の半導体基板と、この半導体基板上に形成された絶縁
膜と、この絶縁膜上に形成された導体層と、この導体層
の下方の前記第１導電型の半導体基板表面に形成された
第２導電型の不純物拡散層を有し、前記第２導電型の不
純物拡散層が高抵抗で定電圧源に接続される構成とする
こともできる。

【００２６】さらにまた、本発明の前記高抵抗がオフ状
態のＭＯＳＦＥＴである構成とすることもできる。

【００２７】さらに、本発明の複数に積層された導体層
を有し、前記導体層の奇数番目の層が同電位となる様に
接続された容量素子を持つ半導体集積回路において、前
記導体層の少なくとも１辺に平行配置したビアホールに
より、前記容量素子となる前記導体層の最下層とこの最
下層以外の奇数番目の層を接続する構成とすることもで
きる。

【００２８】またさらに、本発明の半導体集積回路の前
記容量素子を第１導電型の半導体基板表面に形成された
電気的に非接続の第２導電型の不純物拡散層上に絶縁膜
を介して形成した構成とすることもできる。

【００２９】さらに、本発明の前記容量素子を第１導電
型の半導体基板表面に形成された高抵抗で定電圧源に接
続される第２導電型の不純物拡散層上に絶縁膜を介して
形成した構成とすることもでき、さらにまた、本発明の
半導体集積回路の前記容量素子を、第１導電型の半導体
基板表面に形成されたオフ状態のＭＯＳＦＥＴで定電圧
源に接続される第２導電型の不純物拡散層上に絶縁膜を
介して形成した構成とすることもできる。

【００３０】

【作用】本発明の半導体集積回路の容量素子は一方の電
極が他方の電極により、その上下四方の全てあるいは、
その上下の全て及び四方の大部分を囲む構成であり、ま
た、電極の直下の基板表面に、フローティングあるいは
高抵抗で定電圧源に接続された基板と逆導電型の不純物
拡散層を備え、容量素子の電極はこの容量素子の周囲の
信号配線からのノイズの影響を受けず所望の容量値を有
する。

【００３１】

【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体集積回路の容
量素子の平面図および断面図である。図１（ａ）はその
平面配置図、図１（ｂ）は図１（ｂ）中のＸ−Ｘ′線で
の断面図で、図１（ｃ）はＹ−Ｙ′線での断面図であ
る。

【００３２】この実施例は、シリコン基板４をＬＯＣＯ
Ｓ法等で酸化形成された素子間絶縁分離シリコン酸化膜
１０と、１層目金属１と２層目金属２との間の層間絶縁
膜１１と、２層目金属２と３層目金属３との間の層間絶
縁膜１２と、容量電極直下のシリコン基板４上に形成さ
れたシリコン基板４とは逆導電型のフローティング状態
のウェル拡散層５とを備え、ＭＯＳ技術では高濃度に不
純物をドープされたポリシリコンまたはポリサイドから
なる１層目金属層１をパターニングして形成した最下層
電極１０１とパターニングされた２層目金属層２からな
るもう一方の電極１０２とを有し電極１０１と電極１０
２とが重なった部分に容量１１０が形成され、３層目金
属層３をパターニングして形成された電極１０３と電極
１０２とが重なった部分に容量１１１が形成される構成
である。

【００３３】この実施例は、通常のＣＭＯＳプロセス工
程追加することなく形成される。

【００３４】さらに、本実施例は、２層目金属層２から
なる容量の一方の電極１０２が１層目金属および３層目
金属からなるもう一方の電極１０１および１０３のそれ
ぞれによって、電極１０２の引き出し部分を除き上下・
四方の全てを完全に囲まれる構成である。従って、この
中央の電極１０２は他方の容量電極以外との容量的結合
が、引き出し部分を除き、完全に０となっている。

【００３５】さらに、それぞれ１層目金属１と２層目金
属２と３層目金属３を接続するためのビアホール部分
（２０，２１）を有し、このビアホール２０および２１
は、本実施例では１層目金属電極１０１と３層目電極１
０３を接続する役目を果している。これには１層目金属
と３層目金属を直接接続する技術があればそれを用いて
もよい。本容量素子は、容量素子１１０と容量素子１１
１とが並列接続される。

【００３６】１層目金属層１および３層目金属層３のそ
れぞれからなる上下の電極１０１，１０３は従来例と同
様に他の信号線と容量的結合を持つことになるが、容量
の一方の電極の他の信号線との結合を０にすることが出
来る本発明の第１の利点が技術的に重要となる場合があ
ることを次に説明する。

【００３７】図２はＡ／Ｄ変換器等でしばしば用いられ
チョッパー型比較器の回路例と動作図を示したものであ
る。図２（ａ）が回路図であり、図２（ｂ）が動作波形
図である。図２（ａ）中で容量Ｃ１およびＣ２のそれぞ
れは図１に示す容量素子に対応し、ＰＭＯＳＦＥＴ（Ｍ
１，Ｍ２）およびＮＭＯＳＦＥＴ（Ｍ３，Ｍ４，Ｍ５）
で差動アンプを構成している。ＮＭＯＳＦＥＴ（Ｍ
６），ＰＭＯＳＦＥＴ（Ｍ７）およびＮＭＯＳＦＥＴ
（Ｍ８），ＰＭＯＳＦＥＴ（Ｍ９）はそれぞれアナログ
スイッチを構成しており、このアナログスイッチは、そ
のオン／オフを制御する信号（２０７，２０８）と第１
のアナログ入力節点２１０と、第２のアナログ入力節点
２１１を有し、ＮＭＯＳＦＥＴ（Ｍ１０）とＰＭＯＳＦ
ＥＴ（Ｍ１１）およびＮＭＯＳＦＥＴ（Ｍ１２）とＰＭ
ＯＳＦＥＴ（Ｍ１３）からなる２つのアナログスイッチ
により、容量Ｃ１への接続を切り換える。さらに、その
２つのアナログスイッチのオン／オフを制御する信号
（２１２，２１３）で節点（２０２，２０６，２０９）
はそれぞれ定電圧源に接続される。特に節点２０６は差
動アンプの回路電流を決めるものであり、また、節点２
０９は差動アンプの同相入力レベルを決めるプリチャー
ジ源である。尚、信号２０８は信号２０７の逆相信号で
あり、また、信号２１３も信号２１２の逆相信号であ
る。

【００３８】次に動作を図２（ｂ）を参照して説明す
る。まず、信号２０７がハイとなり、トランジスタ（Ｍ
６〜Ｍ９）からなる２つのアナログスイッチがオンし
て、差動アンプ入力（２０４，２０５）は定電圧源２０
９（図示してない）の電位にプリチャージされる。この
時信号２１２はローであり、トランジスタＭ１０とトラ
ンジスタＭ１１からなるアナログスイッチがオンし、ト
ランジスタＭ１２とトランジスタＭ１３からなるアナロ
グスイッチはオフしており、信号２０１は第１のアナロ
グ入力２１０に接続される。信号２０１の電位は信号２
０７がハイの間に信号２１０の電位に変化し、従って、
信号２０７がローに変化する直前で容量Ｃ１には第１の
アナログ入力２１０とプリチャージ源２０９との電位差
分が充電されていることになる。この時、容量Ｃ２には
節点２０２と節点２０９の電位差分が充電されている。
次に、信号２０７がローに変化するとトランジスタＭ６
とトランジスタＭ７およびトランジスタＭ８とトランジ
スタＭ９からなる２つのアナログスイッチがオフし、節
点２０４と節点２０５は直流的な接続を断たれ、高イン
ピーダンス状態となる。この後、信号２１２がハイとな
り、トランジスタＭ１０とトランジスタＭ１１からなる
アナログスイッチがオフし、トランジスタＭ１２とトラ
ンジスタＭ１３からなるアナログスイッチがオンして、
節点２０１の接続が第１のアナログ入力２１０から第２
のアナログ入力２１１へ切り換えられる。よって、節点
２０１は第１のアナログ入力の電位から第２のアナログ
入力の電位へ変化する。この時、節点２０４は電荷の充
放電通路がないため、容量Ｃ１の存在によって節点２０
１と同じ方向に電位が変化することになる。節点２０５
は、節点２０２が定電圧源で変化しないので、そのまま
の電位を保ったままである。従って、節点２０４と節点
２０５の間に電位差が発生し、それがトランジスタ（Ｍ
１〜Ｍ５）からなる差動アンプによって増幅され、出力
節点２０３の変化となる。通常は図２（ａ）に示される
回路では電圧ゲインが不十分なため出力節点２０３にさ
らにアンプを接続するが、ここでは省略して説明した。

【００３９】また、節点２０５を容量Ｃ２を通して節点
２０２と接続することおよびトランジスタＭ８とトラン
ジスタＭ９からなるアナログスイッチを通してプリチャ
ージする理由は、トランジスタＭ６とトランジスタＭ７
からなるアナログスイッチがオン状態からオフ状態に変
化する時に発生する誤差電圧を相殺するためである。こ
の例で注意すべきことは、容量Ｃ１およびＣ２の一方の
電極である節点２０１と節点２０２とは直接またはアナ
ログスイッチを通して常に低インピーダンス源に接続さ
れているのに対し、節点２０４と節点２０５とは節点２
０７がローとなった後は高インピーダンス状態となるの
で他の信号線等からのノイズに対して非常に弱いという
ことである。このような場合、容量（Ｃ１，Ｃ２）の一
方の電極だけでも他の信号線等から完全に分離すること
が出来れば、その一方を高インピーダンス状態となる節
点２０４および節点２０５のそれぞれに接続することに
よって、他の信号線の配線を容量（Ｃ１，Ｃ２）から大
きく離したり、または、容量Ｃ１，Ｃ２の容量値を大き
くする、すなわち面積を大きくする必要がなくなる。

【００４０】次に、本実施例の第２の利点について説明
する。それは、図１に示される容量電極直下に存在する
基板４と逆導電型のフローティング状態にされたウェル
拡散層５の存在によって得られるものである。

【００４１】これを等価回路図である図３を参照して説
明する。前述したようにこの容量素子は、１層目金属１
と２層目金属２との重なり部分に形成される容量１１０
と、２層目と３層目金属の重なり部分に形成される容量
１１１と、１層目金属とウェル拡散層５との重なり部分
に形成される分離酸化膜１０を容量絶縁膜とする寄生Ｍ
ＯＳ容量１１２と、ウェル拡散層５と基板４との間の寄
生接合容量１１３とを有する。容量１１３，容量１１
２，容量１１０および容量１１１が直列接続され、さら
に、容量１１１の他の端子が容量１１０と容量１１２の
接続部に接続される。ここで、ウェル５を電極とする容
量１１２と容量１１３の接続部はフローティング状態に
なっているので、寄生容量１１２と１１３が直列接続さ
れたものが容量１１０および１１１の一方の電極と基板
４との間に接続されていることになる。従って、図１２
の従来例に比べて、容量１１０および１１１の一方の電
極と基板４との間の容量値が小さくなる。図１２に示す
従来例では、容量１００，１０１の一方の電極と基板４
との間の容量値は容量絶縁膜１０とするＭＯＳ容量の容
量値そのものになってしまう。

【００４２】このことを定量的に見るために試算をして
みる。ここでは、膜厚１０を３００ｎｍとし、また、ウ
ェル５は基板４との間の接合リーク電流により基板４と
同電位になっており、その時、つまり０Ｖバイアス時の
基板４とウェル５との間の単位面積当りの空乏容量の値
を１×１０^-4Ｆ／ｍ² とする。これらの値は前述した従
来例での試算時に考えた設計ルールのプロセスに対して
妥当なものである。膜厚１０は３００ｎｍであるので、
電極１とウェル５との間の単位面積当りの容量は平行平
板近似を用いて ε₀ ・ε_s ・（１ｍ）² ／（３×１０^-7ｍ）≒１．１５×１０^-4Ｆ／ｍ² となる。ここでε₀ ，ε_s は前述したそれぞれ真空の誘
電率，シリコン酸化膜の比誘電率である。よって、電極
１０１と基板４間の単位面積当りの容量値、つまり、電
極１０１とウェル５間の容量とウェル５と基板４間の容
量が直列接続された時の単位面積当りの容量値は、ウェ
ル５と基板４間のバイアス電圧が０Ｖの時、［（１×１
０^-4Ｆ／ｍ）^-1＋（１．１５×１０^-4Ｆ／ｍ）^-1］^-1≒
５．３５×１０^-5Ｆ／ｍ となる。これはウェル５が存在しない場合の（１／２）
以下の値である。

【００４３】電極１０１および１０３側につく寄生容量
は通常基板５との間のものが大半をしめるので、本実施
例の容量を図２に示す回路に適用した場合、信号２１２
がハイとなって節点２０１の電位が第２のアナログ入力
２１１の電位に到達する速度は約２倍となることにな
る。容量Ｃ１自体はトランジスタＭ６とトランジスタＭ
７からなるアナログスイッチがオフとなっているのでア
ナログ入力２１１から見て負荷容量とはならない。

【００４４】本実施例ではウェル５はフローティング状
態となっているが、空乏層容量は接合に逆バイアスを強
くかけるほど小さくなることを利用すると、電極１０１
と基板４との間の容量は上記試算よりもさらに小さくす
ることが出来る。つまり、ウェル５を高抵抗で、ウェル
５と基板４の接合が逆バイアスとするような定電圧源に
接続する。この定電圧源は、例えば、周知の電源でもよ
い。また、ここで言う高抵抗とは、例えば、図２に示す
チョッパ型比較器で考えた場合、比較に要する時間より
も、この抵抗とウェル５を電極とする容量つまりウェル
５と基板４との間の空乏層容量とウェル５と電極１０１
との間の容量１１２の和とで発生する時定数を十分に大
きくするような抵抗を意味する。

【００４５】すなわち、電極１０１から見て、容量１１
２とウェル５と基板４間の空乏層容量が等価的に直列接
続と見なせることを意味する。

【００４６】次に本発明の第２の実施例について説明す
る。図４は本発明の第２の実施例の半導体集積回路の容
量素子の平面配置図および断面図である。図４（ａ）が
平面図で、図４（ｂ）が図４（ａ）のＸ−Ｘ′線での断
面図で、図４（ｃ）がＹ−Ｙ′線での断面図である。

【００４７】この第２の実施例は、２層目の金属２と３
層目の電極１０３とを接続するビアホール１２１が、１
層目の電極１０１と２層目の金属２とを接続するビアホ
ール２０の配置される位置とは異る位置に配置形成され
る以外は第１の実施例と同じ構成で同一の構成要素には
同一参照番号を付して図示するに留め詳細な説明は省略
する。

【００４８】本実施例でも中央の２層目金属２からなる
電極１０２は引き出し部分以外の全面、つまり、上下・
四方を他方の電極で完全に囲まれている。また、電極直
下の基板表面に基板と逆導電型の拡散層５が形成されて
おり、容量電極１０１の一方をなす１層目金属１と基板
４間の寄生容量１１２が小さくなるので、第１の実施例
と同様に本実施例の容量を用いた回路は従来より高速化
出来ると同時に基板ノイズに対する感度を下げることが
出来る。この実施例は第１の実施例のように１，２層目
金属を接続するビアホール２０と２，３層目金属を接続
するビアホール１２１を重ねて形成することが出来ない
製造技術を用いる場合に有効である。

【００４９】次に、本発明の第３の実施例について説明
する。図５は本発明の第３の実施例の半導体集積回路の
容量素子の平面配置図および断面図である。図５（ａ）
はその平面配置図で、図５（ｂ）は図５（ａ）中のＸ−
Ｘ′線での断面図で、図５（ｃ）はＹ−Ｙ′線での断面
図である。

【００５０】本実施例は同じ寸法を有する矩形のビアホ
ール（１３０，１３１）を設計基準の最小値になるよう
近接させて２層目金属２からなる中央の電極１０２の周
囲を取り囲むように配置形成する以外は第１の実施例と
同じ構成で同一構成要素には同一参照を付してある。本
実施例では図１２に示す従来例のように２層目金属２か
らなる中央の電極の四方に対して何も対策を施さなかっ
た場合に比べると周囲の信号線等との間の寄生容量は著
しく小さくなるため、容量部分の小面積化および低ノイ
ズ化が出来る。また、第１の実施例と同様容量電極直下
の基板４の表面上に基板４と逆導電型のウェル拡散層５
を形成するため、従来例に比べ高速化、低ノイズ化が出
来る。

【００５１】次に、本発明の第４の実施例について説明
する。図６は本発明の第４の実施例の半導体集積回路の
容量素子の平面配置図および断面図である。図６（ａ）
はその平面配置図で、図６（ｂ）は図６（ａ）のＸ−
Ｘ′線での断面図で、図６（ｃ）はＹ−Ｙ′線での断面
図である。

【００５２】本実施例は１層目の金属配線からなる電極
１０１と２層目の金属配線２とを接続する矩形形状のビ
アホール１４０と２層目の金属配線２と３層目の金属配
線３からなる電極１０３とを接続する矩形形状のビアホ
ール１４１とが互い違いに平面配置されてる以外は第１
の実施例と同じ構成で同一構成要素には同一参照符号を
付して図示するに留め、その詳細な説明は省略する。

【００５３】本実施例は、図５に示す第３の実施例の場
合よりもさらに製造技術的な制約が強く、ビアホールは
大きさの決まった矩形形状のもののみが許され、かつ、
１，２層目の金属配線を接続するビアホールと２，３層
目を接続するビアホールを上下に重ねて形成出来ない場
合に有効である。

【００５４】この実施例の２層目金属２からなる中央の
電極１０２は他方の電極１０１，１０３で完全に囲まれ
ているわけではないが、この実施例においても従来の容
量に比べ図５に示す第３の実施例と同程度の小面積化，
低ノイズ化が出来る。また、電極直下に基板４と逆導電
型のウェル拡散層５を形成した効果も第３の実施例と同
様である。

【００５５】次に、本発明の第５の実施例の半導体集積
回路の容量素子について説明する。図７は本発明の第５
の実施例の容量素子の平面配置図および断面図である。
図７（ａ）はその平面配置図で、図７（ｂ）は図７
（ａ）図中のＸ−Ｘ′線での断面図で、図７（ｃ）は図
７（ａ）図中のＹ−Ｙ′線での断面図である。

【００５６】この実施例は配線金属配線層を５層以上有
する製造プロセスに適応され、シリコン基板４をＬＯＣ
ＯＳ法で酸化形成された素子間絶縁分離シリコン酸化膜
１０と、１層目金属層１と２層目金属層２との層間絶縁
膜１１と、２層目金属層２と３層目金属層３との層間絶
縁膜１２と、シリコ基板４上に形成されシリコン基板４
とは逆導電型のフローティング状態のウェル拡散層５と
を備え、高濃度に不純物をドープされたポリシリコンま
たはポリサイドからなる１層目金属層１をパターニング
して形成した最下層電極７０１と、パターニングされ２
層目金属層２からなるもう一方の電極７０２とを有し電
極７０１と電極７０２とが重なった部分に容量素子１７
０が形成され、３層目金属層３をパターニングして形成
された電極７０３と電極７０２とが重なった部分に容量
素子１７１が形成され、下層から数えて４層目の金属層
７と、５層目の金属層８と、３層目の金属層３と４層目
の金属層７との間の層間絶縁膜１７３と、金属層７と金
属層との間の層間絶縁膜１７４と、金属層３と金属層７
とを接続するビアホール７２３と、金属層７と金属層８
とを接続するビアホール７２４とを備えて、金属層３と
金属層７とが重なった部分に容量素子１７３が形成さ
れ、金属層７と金属層８とが重なった部分に容量素子１
７４が形成される構成である。さらに本実施例は、２層
目の電極７０２と４層目の電極７０４とがビアホール７
２１および金属層３およびビアホール７２３のそれぞれ
で接続され１層目の電極７０１と３層目の電極７０３と
５層目の電極７０５とがビアホール７２０、金属層２、
ビアホール７２１、ビアホール７２３、金属層７および
ビアホール７２４のそれぞれで接続されているため、容
量素子１７０、容量素子１７１、容量素子１７３および
容量素子１７４のそれぞれが全て並列接続される。すな
わち、金属層（２，７）からなる容量素子の一方の電極
７０２，７０４のそれぞれが引き出し部分を除きもう一
方の電極７０１、電極７０３および電極７０５のそれぞ
れで完全に囲まれる。

【００５７】従って、第１の実施例に比べ単位面積当り
の容量が大きく出来る。

【００５８】次に、本発明の第６の実施例の半導体集積
回路の容量素子について説明する。図８はこの実施例の
容量素子の平面配置図およびその断面図であり、図８
（ａ）はその平面配置図で、図８（ｂ）は図８（ａ）中
のＸ−Ｘ′線での断面図で、図８（ｃ）は図８（ａ）中
のＹ−Ｙ′線での断面図である。

【００５９】本実施例は、電極７０２と電極７０４とを
ビアホール８２１、金属配線３およびビアホール８２３
のそれぞれで接続し、ビアホール８２１およびビアホー
ル８２３のそれぞれを電極７０２のほぼ中央に配置する
構成以外は第５の実施例と同じ構成であり同一構成には
同じ参照符号を付してある。すなわち、本実施例は第５
の実施例と同様に５層以上の金属層を有する半導体集積
回路の場合に有効であり、第５の実施例と比較すると電
極の引き出し部分の露出面積が小さくでき周囲の信号配
線の影響を少くなる。

【００６０】次に、本発明の第７の実施例の半導体集積
回路について図９を参照して説明する。

【００６１】図９（ａ）乃至図９（ａ）を参照すると、
本実施例は電極（１０１，１０３）で周囲を囲まれた電
極１０２の引き出し部分を１層目の金属層９２０および
３層目の金属層９２１のそれぞれで被った構成以外は第
１の実施例と同一構成で同一構成要素には同じ参照符号
を付し、その詳細な説明は省略する。

【００６２】本実施例は第１の実施例に比較して、電極
（１０１，１０３）で周囲を囲まれた中央の電極１０２
の引き出し部分をも、金属層９２０および９２１で被っ
たことにより、周囲の信号線から電極１０２への影響を
完全に無くしている。

【００６３】最後に、本発明の第８の実施例について説
明する。図１０は本発明の第８の実施例を示す図であ
る。図１０（ａ）は平面配置図で、図１０（ｂ）は図１
０（ａ）中のＸ−Ｘ′線での断面図で、図１０（ｃ）は
図１０（ａ）中のＹ−Ｙ′線での断面図である。

【００６４】本実施例は、不純物拡散層５中の表面に形
成された不純物拡散層５と同一導電型の高濃度不純物拡
散層５０と、不純物拡散層５中の表面に形成された不純
物拡散層５と逆導電型の高濃度不純物拡散層５１とを有
し、拡散層５１をソース５３および５４をドレイン５４
としゲート電極５２を具備するＭＯＳＦＥＴ５７を有す
る構成以外は第１の実施例と同一構成である。ＭＯＳＦ
ＥＴ５７は、ビアホール５５で不純物拡散層５０，５１
と金属層１を接続しゲート酸化膜５６を有し拡散層５０
とソース５３は金属層１により接続されている。

【００６５】通常、ＭＯＳＦＥＴのオフリーク電流はソ
ースまたはドレイン接合のリーク電流に比べると大き
い。従って、本実施例では、ＭＯＳＦＥＴ５７のゲート
電極５２を拡散層５０およびソース５３のそれぞれを電
気的にショートすることにより、ＭＯＳＦＥＴ５７を、
いわゆるオフ状態にしたまま拡散層５をドレイン５４と
ほぼ同電位にすることが出来る。

【００６６】また、その接続抵抗値はＭＯＳＦＥＴのオ
フ抵抗という非常に高抵抗値なものとすることが出来
る。従って、ドレイン５４を拡散層５と基板４が逆バイ
アスとなるような電源に接続することにより、拡散層５
と基板４との間の接合を逆バイアスにしてその容量を小
さくしつつ、かつ、拡散層５をフローティングに近い状
態にすることが出来る。本実施例では、ゲート電極５２
をソース５３とショートしたが、ゲート電極５２は、Ｍ
ＯＳＦＥＴ５７がその抵抗値がオン状態のそれよりも十
分大きくなるような状態にバイアスされるような電圧源
に接続されれば同様な効果が得られる。

【００６７】

【発明の効果】以上説明したように本発明は、一方の電
極で他方の電極の上下・四方を囲むことにより、プロセ
ス工程を複雑化することなく容量の小面積化が出来ると
いう効果を有する。また、容量電極直下の基板表面に基
板と逆導電型の不純物拡散層を形成し、それをフローテ
ィングもしくは高抵抗でバイアスすることにより、上下
・四方を他方の電極で囲まれていない側の主要な寄生容
量である対基板容量を１／２程度以下に出来るため、基
板で発生するノイズの影響を１／２程度以下に出来ると
同時に、従来より２倍程度以上の高速化が出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体集積回路の容量
素子の構成を示す図で、分図（ａ）は平面図であり、分
図（ｂ）は分図（ａ）中のＸ−Ｘ′線での断面図であ
り、分図（ｃ）は分図（ａ）中のＹ−Ｙ′線での断面図
である。

【図２】本発明の実施例の応用回路例であり、分図
（ａ）はその回路図で、分図（ｂ）はその動作波形図で
ある。

【図３】図１に示す本発明の第１の実施例の容量素子の
等価回路図である。

【図４】本発明の第２の実施例の容量素子の構成を示す
図で、分図（ａ）は平面図であり、分図（ｂ）は分図
（ａ）中のＸ−Ｘ′線での断面図であり、分図（ｃ）は
分図（ａ）のＹ−Ｙ′線での断面図である。

【図５】本発明の第３の実施例の容量素子の構成を示す
図で、分図（ａ）は平面図であり、分図（ｂ）は分図
（ａ）中のＸ−Ｘ′線での断面図であり、分図（ｃ）は
分図（ａ）のＹ−Ｙ′線での断面図である。

【図６】本発明の第４の実施例の容量素子の構成を示す
図で、分図（ａ）は平面図であり、分図（ｂ）は分図
（ａ）中のＸ−Ｘ′線での断面図であり、分図（ｃ）は
分図（ａ）のＹ−Ｙ′線での断面図である。

【図７】本発明の第５の実施例の容量素子の構成を示す
図で、分図（ａ）は平面図であり、分図（ｂ）は分図
（ａ）中のＸ−Ｘ′線での断面図であり、分図（ｃ）は
分図（ａ）のＹ−Ｙ′線での断面図である。

【図８】本発明の第６の実施例の容量素子の構成を示す
図で、分図（ａ）は平面図であり、分図（ｂ）は分図
（ａ）中のＸ−Ｘ′線での断面図であり、分図（ｃ）は
分図（ａ）のＹ−Ｙ′線での断面図である。

【図９】本発明の第７の実施例の容量素子の構成を示す
図で、分図（ａ）は平面図であり、分図（ｂ）は分図
（ａ）中のＸ−Ｘ′線での断面図であり、分図（ｃ）は
分図（ａ）のＹ−Ｙ′線での断面図である。

【図１０】本発明の第８の実施例の容量素子の構成を示
す図で、分図（ａ）は平面図であり、分図（ｂ）は分図
（ａ）中のＸ−Ｘ′線での断面図であり、分図（ｃ）は
分図（ａ）のＹ−Ｙ′線での断面図である。

【図１１】従来の容量素子の構成を示す図で、分図
（ａ）は平面図であり、分図（ｂ）は分図（ａ）中Ｘ−
Ｘ′線での断面図である。

【図１２】他の従来の容量素子の構成を示す図で、分図
（ａ）は平面図であり、分図（ｂ）は分図（ａ）中のＸ
−Ｘ′線での断面図である。

【図１３】容量素子の等価回路図である。

【図１４】さらに他の従来の容量素子の構成を示す図
で、分図（ａ）は平面図であり、分図（ｂ）は分図
（ａ）中のＸ−Ｘ′線での断面図である。

【符号の説明】

１ １層目金属層 ２ ２層目金属層 ３ ３層目金属層 ４ 基板 ５ 基板と逆導電型の不純物 ７ ４層目金属層 ８ ５層目金属層 １０ シリコン曲 １１，１２，１３，１４ 層間絶縁膜 ２０，２１，１２１，１３１，１４０，１４１，４２
０，４２１，５２２，７２０，７２１，７２３，７２
４，８２１，８２３ ビアホール ５０，５１ 拡散層 ５２ ゲート電極 ５３ ソース ５４ ドレイン ５５ ビアホール ５６ ゲート酸化膜 ５７ ＭＯＳＦＥＴ ３０１，３０２，４０１，４０２，４０３，５０１，１
０１，１０２，１０３，７０１，７０２，７０３，７０
４，７０５，８０３ 電極 １１０，１１１，１１２，１７０，１７１，１７２，１
７３，１７４，１８１，１８３，３１０，４１０，４１
１，４１２，５１０，５１１，５１２ 容量素子 ２０１〜２０９ 節点 Ｃ１，Ｃ２ 容量 Ｍ１〜Ｍ１３ ＭＯＳＦＥＴ ＶＤＤ 高電位電源

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、この半導体
   基板上に形成された絶縁膜と、この絶縁膜上に形成され
   た導体層と、この導体層の下方の前記第１導電型の半導
   体基板表面に形成された第２導電型の不純物拡散層を有
   し、前記第２導電型の不純物拡散層が電気的に非接続で
   あることを特徴とする半導体集積回路。
2. 【請求項２】 第１導電型の半導体基板と、この半導体
   基板上に形成された絶縁膜と、この絶縁膜上に形成され
   た導体層と、この導体層の下方の前記第１導電型の半導
   体基板表面に形成された第２導電型の不純物拡散層を有
   し、前記第２導電型の不純物拡散層が高抵抗で定電圧源
   に接続されていることを特徴とする半導体集積回路。
3. 【請求項３】 前記高抵抗がオフ状態のＭＯＳＦＥＴで
   あることを特徴とする請求項２記載の半導体集積回路。
4. 【請求項４】 複数に積層された導体層を有し、前記導
   体層の奇数番目の層が同電位となる様に接続された容量
   素子を持つ半導体集積回路において、前記導体層の少な
   くとも１辺に平行配置したビアホールにより、前記容量
   素子となる前記導体層の最下層とこの最下層以外の奇数
   番目の層を接続することを特徴とする半導体集積回路。
5. 【請求項５】 前記容量素子を第１導電型の半導体基板
   表面に形成された電気的に非接続の第２導電型の不純物
   拡散層上に絶縁膜を介して形成したことを特徴とする請
   求項４に記載の半導体集積回路。
6. 【請求項６】 前記容量素子を第１導電型の半導体基板
   表面に形成された高抵抗で定電圧源に接続される第２導
   電型の不純物拡散層上に絶縁膜を介して形成したことを
   特徴とする請求項４に記載の半導体集積回路。
7. 【請求項７】 前記容量素子を、第１導電型の半導体基
   板表面に形成されたオフ状態のＭＯＳＦＥＴで定電圧源
   に接続される第２導電型の不純物拡散層上に絶縁膜を介
   して形成したことを特徴とする請求項４に記載の半導体
   集積回路。