CN1163967C - 半导体集成电路器件 - Google Patents

半导体集成电路器件 Download PDF

Info

Publication number
CN1163967C
CN1163967C CNB971139008A CN97113900A CN1163967C CN 1163967 C CN1163967 C CN 1163967C CN B971139008 A CNB971139008 A CN B971139008A CN 97113900 A CN97113900 A CN 97113900A CN 1163967 C CN1163967 C CN 1163967C
Authority
CN
China
Prior art keywords
area
structure cell
impurity concentration
integrated circuit
transport properties
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB971139008A
Other languages
English (en)
Other versions
CN1173740A (zh
Inventor
益田裕久
久
田代雅久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN1173740A publication Critical patent/CN1173740A/zh
Application granted granted Critical
Publication of CN1163967C publication Critical patent/CN1163967C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明揭示一种半导体集成电路器件，包括形成多晶硅层(43)以便到达全部单元晶胞的电源/GND专用的有源区域(23)、(32)，构成MOS电容。也就是说，借助于在取基板电位的扩散层上配置多晶硅层(43)，得到去耦电容。因此，能抑制电源噪声。本发明提供了能具有不要特别的面积、仅在已有的区域吸收电源噪声的去耦电容的半导体集成电路器件。

Description

半导体集成电路器件
技术领域
本发明涉及具有半定制大规模集成电路(LSI)的电源噪声吸收功能的半导体集成电路器件。
背景技术
一般地，在LSI芯片的中央单元和I/O单元之间的各边上设置专用配置区域、用MOS构成去耦电容、吸收电源噪声，构成以往的半导体集成电路器件。
图14表示以往有关的半定制LSI的单元晶胞(unit cell)的平面图。
在图14中，1表示一部分单元晶胞，由P型晶体管2和N型晶体管11组成，在P型晶体管2上形成用于取基板电位的N-扩散层3，4是该N-扩散层3内的N+有源区域，5是P型基板，6是N阱，7是栅，8是P-扩散层，9是该P-扩散层8内的P+有源区域，10是VDD布线。
另一方面，在N型晶体管11中形成用于取基板电位的P-扩散层12，13是该P-扩散层12内的P+有源区域，14是N-扩散层，15是N-扩散层14内的N+有源区域，16是栅，17是VSS布线。
然而，为构成能吸收电源噪声的去耦电容，必须在LSI芯片上取大的面积。在谋求半定制LSI的LSI芯片的高集成度化为一个重要因素的领域中，特别地设置这样的面积成为能在LSI芯片上装载的栅减少的大问题。
因此，本发明的目的在于提供能具有不要特别的面积、仅在已有的区域吸收电源噪声的去耦电容的半导体集成电路器件。
发明内容
为达到前述目的，本发明的半导体集成电路器件，借助于在半定制LSI的单元晶胞中配置多晶硅层以便到达电源/GND专用的P+有源区域、得到去耦电容，能抑制电源噪声。
这样，用仅变更已有的半定制LSI的下层的多层硅层、完全不会影响布线层、而且使用以往未使用的空的区域，特别、对于已有的半定制LSI不会成为缺点、能得到大的去耦电容，并能抑制电源噪声。
本发明的半导体集成电路器件，借助于在半定制LSI的单元晶胞中邻接配置3根多晶硅布线以便使用压焊块及其外侧空的区域、围绕LSI芯片整体一周、得到多晶硅布线的MOS电容和边缘电容，能抑制电源噪声。
这样，由于第2多晶硅布线的MOS电容、和第2多晶硅布线与第1多晶硅布线之间以及第2多晶硅布线与第3多晶硅布线之间的边缘(邻接)电容，能得到大的去耦电容，并能抑制电源噪声。
本发明的半导体集成电路器件，借助于在半定制LSI的单元晶胞中在LSI芯片的角部配置多晶硅布线、得到去耦电容，能抑制电源噪声。
这样，借助于在LSI芯片的角部配置多晶硅布线，能得到大的去耦电容，并能抑制电源噪声。
本发明的半导体集成电路器件，借助于在半定制LSI的单元晶胞中配置电源环状干线以便围绕LSI芯片的中央单元一周、使用该电源环状干线区域并配置多晶硅布线，得到去耦电容，能抑制电源噪声。
这样，借助于在半定制LSI的单元晶胞中配置电源环状干线以便围绕LSI芯片的中央单元一周、使用该电源环状干线区域并配置多晶硅布线，得到去耦电容，能抑制电源噪声。
本发明的半导体集成电路器件，借助于在半定制LSI的单元晶胞中在LSI芯片的压焊块区域部分上配置多晶硅布线、得到去耦电容，能抑制电源噪声。
这样，借助于在半定制LSI的单元晶胞中在LSI芯片的压焊块区域部分上配置有源区域和多晶硅布线层、得到去耦电容，能抑制电源噪声。
本发明的一种具有多个彼此相邻配置的单元晶胞的集成电路，其中各所述单元晶胞包括：
具有第一传导特性的第一晶体管；具有第二传导特性的第一区域；具有所述第二传导特性的第二晶体管；具有所述第一传导特性的第二区域；将第一电压提供给所述第一晶体管和所述第一区域的第一电源线；将第二电压提供给所述第二晶体管和所述第二区域的第二电源线；在电气上与所述第一和第二电压分隔的所述第一和第二区域上延伸的第一电导线。
如上所述的集成电路，其中所述第一和第二晶体管的栅极以及所述第一电导线是由相同的材料在相同的绝缘体层上制成的。
如上所述的集成电路，其中各所述单元晶胞还包括在所述第二区域上延伸，并在一相邻单元晶胞的第一区域上延伸的第二电导线。
如上所述的集成电路，其中各所述单元晶胞还包括在所述第二区域上延伸，并在另一相邻单元晶胞的第二区域上延伸的第三电导线。
如上所述的集成电路，其中各单元晶胞还包括在所述第一电导线和所述第一区域之间的绝缘体层，从而由所述第一电导线、所述绝缘体层以及所述第一区域形成第一电容器。
如上所述的集成电路，其中各所述单元晶胞还包括在所述电导线和所述第二区域之间的绝缘体层，从而由所述电导线、该绝缘体层和所述第二区域形成第二电容器。
本发明的一种具有多个单元晶胞的集成电路，所述多个单元晶胞相邻地形成于具有第一传导特性的半导体基板中，其中各所述单元晶胞包括：形成在所述基板中的具有第二传导特性的阱；形成在所述半导体基板中的具有第二传导特性的第一晶体管；形成在所述半导体基板中的具有第一传导特性的第一区域，所述第一区域施加有第一电压；形成在所述阱中的具有第一传导特性的第二晶体管；形成在所述阱中的具有第二传导特性的第二区域，所述第二区域施加有第二电压；以及在电气上与所述第一和第二电压分隔的所述第一和第二区域上延伸的电导线。
如上所述的集成电路，其中所述基板、所述第一区域、所述第二区域以及所述阱，它门各自还包括相关的杂质浓度；所述第一区域的相关的杂质浓度比所述基板的相关的杂质浓度高；以及所述第二区域的相关的杂质浓度比所述阱的相关的杂质浓度高。
如上所述的集成电路，其中所述基板和所述第一区域各自还包括相关的杂质浓度；以及所述第一区域的相关的杂质浓度比所述基板的相关的杂质浓度高。
如上所述的集成电路，其中所述第二区域和所述阱各自包括相关联的杂质浓度；以及所述第二区域的相关的杂质浓度比所述阱的相关的杂质浓度高。
附图说明
图1表示本发明实施例1的半定制LSI的单元晶胞的平面图。
图2是图1中A-B线剖视图。
图3是图2的一部分的等价电路图。
图4表示本发明实施例2的半定制LSI的芯片的概略平面图。
图5表示本发明实施例2的半定制LSI的芯片的角部(A部)的放大概略平面图。
图6是图5中B部的放大平面图。
图7表示本发明实施例3的半定制LSI的芯片的概略平面图。
图8表示本发明实施例3的半定制LSI的芯片的角部(A部)的放大概略平面图。
图9是图8的角部(C部)的进一步放大平面图。
图10表示本发明实施例4的半定制LSI的芯片的概略平面图。
图11表示本发明实施例4的半定制LSI的芯片的D部(电源环状干线单元)的放大概略平面图。
图12表示本发明实施例5的半定制LSI的芯片的概略平面图。
图13表示本发明实施例5的半定制LSI的芯片的角部的放大概略平面图。
图14表示以往的半定制LSI的单元晶胞的平面图。
具体实施方式
下面，参照附图对本发明的实施例进行说明。
实施例1
图1表示本发明实施例1的半定制LSI的单元晶胞的平面图，图2是图1中A-B线剖视图，图3是图2的一部分的等价电路图。
在这些图中，20是P型晶体管，21是P型基板，22是N阱，24是该N-扩散层23内的N+有源区域，25是P-扩散层，26是该P-扩散层25内的P+有源区域，27是栅，28是VDD布线。
在N型晶体管30中，31是P-扩散层，32是该P-扩散层31内的P+有源区域，33是N-扩散层，34是该N-扩散层33内的N+有源区域，35是门电路，36是VSS布线。
因此，形成多晶硅层43以便到达全部单元晶胞的电源/GND专用的有源区域24、32，构成MOS电容。也就是说，借助于在取基板电位的扩散层上配置多晶硅层43，得到去耦电容。因此，能抑制电源噪声。此外，在图2中，41是栅氧化膜，42是场氧化膜。
这样，在P+有源区域32和多晶硅膜43之间、N+有源区域23和多晶硅膜43之间形成MOS电容。
而且，场氧化膜42上的多晶硅层43起到桥接这两个MOS电容的作用，如图3所示，构成串联连接两个MOS电容形状的去耦电容。
由于这种结构，在实施例1中，因仅变更已有的半定制LSI的下层的多晶硅层、完全不会影响布线层、而且使用以往未使用的空的区域，特别、对于已有的半定制LSI不会成为缺点、能得到大的去耦电容。
因此，借助于在半定制LSI的单元晶胞中配置多晶硅层以便到达电源/GND专用的P+有源区域、得到去耦电容，能抑制电源噪声。
实施例2
接着，对本发明的实施例2进行说明。
图4表示本发明实施例2的半定制LSI的芯片的概略平面图，图5表示该定制LSI的芯片的角部(A部)的放大概略平面图，图6是图5中B部的放大平面图。
在图4中，半定制LSI的芯片由央单元51、I/O单元52、角部(A部)53、电源环状干线54、邻接的3根多晶硅布线55组成。
如图5所示，使用压焊块56、57(与VDD连接的压焊块56、与GND连接的压焊块57)及其压焊块间空的区域，用最小布线间隔配置邻接的3根多晶硅布线55、以便围绕LSI芯片整体一周。
如图6所示，示出了邻接的3根多晶硅布线、即第1多晶硅布线55A、第2多晶硅布线55B、第3多晶硅布线55C、和从压焊块56、57引出的一层布线61、63。此外，62、64是接触孔，65是N阱。
下面，对其结构进行说明。
利用布局布线系统，用布线工序配置VDD/GND晶胞。然后，自动地安置VDD晶胞时，在第2多晶硅布线55B中、用一层布线61和接触孔62连接。自动地安置GND晶胞时，在第1多晶硅布线55A和第3多晶硅布线55C中、用一层布线63和接触孔64连接。此外，在第2多晶硅布线55B下面安置N+有源区域，在第1多晶硅布线55A和第3多晶硅布线55C下面，安置P+有源区域，而且，用N阱分离基板。
根据前述结构、得到MOS电容。
由于这种结构，在实施例2中，由于第2多晶硅布线55B的MOS电容、和第2多晶硅布线55B与第1多晶硅布线55A之间以及第2多晶硅布线55B与第3多晶硅布线55C之间的边缘(邻接)电容，能得到大的去耦电容
因此，借助于在半定制LSI的单元晶胞中邻接配置3根多晶硅布线55A、55B、55C以便使用压焊块及其外侧空的区域、围绕LSI芯片整体一周、得到多晶硅布线的MOS电容和边缘电容，能抑制电源噪声。
实施例3
接着，对本发明的实施例3进行说明。
图7表示本发明实施例3的半定制LSI的芯片的概略平面图，图8表示该半定制LSI的芯片的角部(A部)的放大概略平面图，图9是图8的角部(C部)的进一步放大平面图。
因半定制LSI的芯片的概略结构、该半定制LSI的芯片的角部(A部)的概略结构与实施例2相同，所以在相同的部分上标上相同的标号并省略其说明。
如图9所示，为了用固定的VDD压焊块71围住N阱72，在用一层布线73围住的地方用接触孔74连接P+有源区域78。为了从固定的GND压焊块75引出二层布线76，用接触孔74和第2穿通孔(VIA2)79连接多晶硅层77。此外，在该多晶硅层77的下面安置P+有源区域78，而且用N阱72分离基板。
这样，借助于在LSI芯片的角部配置多晶硅布线，能得到大的去耦电容，并能抑制电源噪声。
根据前述结构、能得到MOS电容。
实施例4
接着，对本发明的实施例4进行说明。
图10表示本发明实施例4的半定制LSI的芯片的概略平面图，图11表示该半定制LSI的芯片的D部(电源环状干线单元)的放大概略平面图。
因图10所示的半定制LSI的的概略结构与实施例2相同，所以在相同的部分上标上相同的标号并省略其说明。
与第2实施例和第3实施例相同，如图11所示，借助于在电源环状干线54区域的下面，形成有源层81，并用多晶硅层82覆盖其上，得到MOS电容。此外，83是VDD布线，84是GND布线。
这样，借助于在半定制LSI的单元晶胞中配置电源环状干线54以便围绕LSI芯片的中央单元51一周、使用该电源环状干线54区域并配置多晶硅布线，得到去耦电容，能抑制电源噪声。
实施例4与实施例2和实施例3相同，借助于在I/O单元52区域的下面形成有源层，在其上覆盖多晶硅层，能得到MOS电容。
实施例5
接着，对本发明的实施例5进行说明。
图12表示本发明实施例5的半定制LSI的芯片的概略平面图，图13表示该半定制LSI的芯片的角部的放大概略平面图。
因图12所示的半定制LSI的的概略结构与实施例2相同，所以在相同的部分上标上相同的标号并省略其说明。
在本实施例中，借助于在半定制LSI的单元晶胞中在LSI芯片的压焊块91区域部分上配置多晶硅布线层和有源区域92、得到去耦电容，能抑制电源噪声。
这样，借助于使用以往半定制LSI中未使用的空的区域，能得到大的去耦电容。
此外，本发明不限于前述实施例，基于本发明宗旨的种种变形，都包含在本
发明的范围之中。

Claims (10)

1.一种具有多个彼此相邻配置的单元晶胞的集成电路，其特征在于各所述单元晶胞包括：
具有第一传导特性的第一晶体管；
具有第二传导特性的第一区域；
具有所述第二传导特性的第二晶体管；
具有所述第一传导特性的第二区域；
将第一电压提供给所述第一晶体管和所述第一区域的第一电源线；
将第二电压提供给所述第二晶体管和所述第二区域的第二电源线；
在电气上与所述第一和第二电压分隔的所述第一和第二区域上延伸的第一电导线。
2.如权利要求1所述的集成电路，其特征在于所述第一和第二晶体管的栅极以及所述第一电导线是由相同的材料在相同的绝缘体层上制成的。
3.如权利要求1所述的集成电路，其特征在于各所述单元晶胞还包括在所述第二区域上延伸，并在一相邻单元晶胞的第一区域上延伸的第二电导线。
4.如权利要求3所述的集成电路，其特征在于各所述单元晶胞还包括在所述第二区域上延伸，并在另一相邻单元晶胞的第二区域上延伸的第三电导线。
5.如权利要求1所述的集成电路，其特征在于各单元晶胞还包括在所述第一电导线和所述第一区域之间的绝缘体层，从而由所述第一电导线、所述绝缘体层以及所述第一区域形成第一电容器。
6.如权利要求5所述的集成电路，其特征在于各所述单元晶胞还包括在所述电导线和所述第二区域之间的绝缘体层，从而由所述电导线、该绝缘体层和所述第二区域形成第二电容器。
7.一种具有多个单元晶胞的集成电路，所述多个单元晶胞相邻地形成于具有第一传导特性的半导体基板中，其特征在于各所述单元晶胞包括：
形成在所述基板中的具有第二传导特性的阱；
形成在所述半导体基板中的具有第二传导特性的第一晶体管；
形成在所述半导体基板中的具有第一传导特性的第一区域，所述第一区域施加有第一电压；
形成在所述阱中的具有第一传导特性的第二晶体管；
形成在所述阱中的具有第二传导特性的第二区域，所述第二区域施加有第二电压；以及
在电气上与所述第一和第二电压分隔的所述第一和第二区域上延伸的电导线。
8.如权利要求7所述的集成电路，其特征在于：
所述基板、所述第一区域、所述第二区域以及所述阱，它门各自还包括相关的杂质浓度；
所述第一区域的相关的杂质浓度比所述基板的相关的杂质浓度高；以及
所述第二区域的相关的杂质浓度比所述阱的相关的杂质浓度高。
9.权利要求7所述的集成电路，其特征在于：
所述基板和所述第一区域各自还包括相关的杂质浓度；以及
所述第一区域的相关的杂质浓度比所述基板的相关的杂质浓度高。
10.如权利要求7所述的集成电路，其特征在于：
所述第二区域和所述阱各自包括相关联的杂质浓度；以及
所述第二区域的相关的杂质浓度比所述阱的相关的杂质浓度高。
CNB971139008A 1996-06-26 1997-06-26 半导体集成电路器件 Expired - Fee Related CN1163967C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8165469A JPH1012825A (ja) 1996-06-26 1996-06-26 半導体集積回路装置
JP165469/96 1996-06-26
JP165469/1996 1996-06-26

Publications (2)

Publication Number Publication Date
CN1173740A CN1173740A (zh) 1998-02-18
CN1163967C true CN1163967C (zh) 2004-08-25

Family

ID=15813013

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB971139008A Expired - Fee Related CN1163967C (zh) 1996-06-26 1997-06-26 半导体集成电路器件

Country Status (7)

Country Link
US (1) US6121645A (zh)
EP (1) EP0817272B1 (zh)
JP (1) JPH1012825A (zh)
KR (1) KR100371678B1 (zh)
CN (1) CN1163967C (zh)
DE (1) DE69733513T2 (zh)
TW (1) TW360981B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617620B1 (en) * 1999-09-29 2003-09-09 Oki Electric Industry Co., Ltd. Gate array with border element
JP3406270B2 (ja) * 2000-02-17 2003-05-12 沖電気工業株式会社 半導体装置及びその製造方法
JP4092173B2 (ja) 2002-10-24 2008-05-28 Ｎｅｃエレクトロニクス株式会社 半導体集積回路装置
JP4258205B2 (ja) * 2002-11-11 2009-04-30 パナソニック株式会社 半導体装置
JP2004207271A (ja) 2002-12-20 2004-07-22 Nec Electronics Corp Ｓｏｉ基板及び半導体集積回路装置
JP4307919B2 (ja) * 2003-06-27 2009-08-05 三洋電機株式会社 半導体装置の製造方法
CN1305127C (zh) * 2003-09-12 2007-03-14 清华大学 用去耦合电容实现集成电路供电网络噪声优化的快速方法
US7728362B2 (en) 2006-01-20 2010-06-01 International Business Machines Corporation Creating integrated circuit capacitance from gate array structures
JP5230912B2 (ja) 2006-06-08 2013-07-10 ラピスセミコンダクタ株式会社 半導体集積回路装置の製造方法
US8558320B2 (en) * 2009-12-15 2013-10-15 Qualcomm Incorporated Systems and methods employing a physically asymmetric semiconductor device having symmetrical electrical behavior
US9082886B2 (en) * 2011-05-12 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Adding decoupling function for tap cells
JP5868682B2 (ja) * 2011-12-01 2016-02-24 株式会社ソシオネクスト 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6068662U (ja) * 1983-10-17 1985-05-15 三洋電機株式会社 集積化コンデンサ
JPS60192359A (ja) * 1984-03-14 1985-09-30 Nec Corp 半導体メモリ装置
JPS6341048A (ja) * 1986-08-06 1988-02-22 Mitsubishi Electric Corp 標準セル方式大規模集積回路
JPS63120446A (ja) * 1986-11-08 1988-05-24 Mitsubishi Electric Corp 半導体集積回路装置における電源，接地配線構造
JPS63143843A (ja) * 1986-12-08 1988-06-16 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路電源配線装置
JPH01278749A (ja) * 1988-04-30 1989-11-09 Seiko Epson Corp 半導体装置
US5307309A (en) * 1988-05-31 1994-04-26 Micron Technology, Inc. Memory module having on-chip surge capacitors
JPH02163960A (ja) * 1988-12-16 1990-06-25 Toshiba Corp 半導体装置
JPH0397245A (ja) * 1989-09-11 1991-04-23 Seiko Epson Corp ゲートアレイ装置
JP3038731B2 (ja) * 1989-10-19 2000-05-08 ソニー株式会社 半導体装置
JPH04196583A (ja) * 1990-11-28 1992-07-16 Seiko Epson Corp 半導体装置
US5343058A (en) * 1991-11-18 1994-08-30 Vlsi Technology, Inc. Gate array bases with flexible routing
JPH05283611A (ja) * 1992-03-31 1993-10-29 Nec Corp 半導体装置
JPH05299578A (ja) * 1992-04-17 1993-11-12 Rohm Co Ltd 半導体装置およびその製法
JP2855975B2 (ja) * 1992-07-06 1999-02-10 富士通株式会社 半導体集積回路
JPH06177267A (ja) * 1992-12-08 1994-06-24 Mitsubishi Electric Corp 半導体装置
KR940018967A (ko) * 1993-01-30 1994-08-19 오가 노리오 반도체장치 및 그 제조방법
US5452245A (en) * 1993-09-07 1995-09-19 Motorola, Inc. Memory efficient gate array cell
JP2919241B2 (ja) * 1993-09-13 1999-07-12 日本電気株式会社 電源配線
JP2682397B2 (ja) * 1993-10-07 1997-11-26 日本電気株式会社 セルベース設計半導体集積回路装置
US5608258A (en) * 1995-03-16 1997-03-04 Zilog, Inc. MOS precision capacitor with low voltage coefficient

Also Published As

Publication number Publication date
DE69733513D1 (de) 2005-07-21
EP0817272B1 (en) 2005-06-15
JPH1012825A (ja) 1998-01-16
US6121645A (en) 2000-09-19
KR980006436A (ko) 1998-03-30
EP0817272A2 (en) 1998-01-07
DE69733513T2 (de) 2006-05-11
KR100371678B1 (ko) 2003-05-12
EP0817272A3 (en) 1998-05-06
TW360981B (en) 1999-06-11
CN1173740A (zh) 1998-02-18

Similar Documents

Publication Publication Date Title
CN1163967C (zh) 半导体集成电路器件
CN1114954C (zh) 半导体存储器件
CN1851921A (zh) 半导体器件
CN1399166A (zh) 显示器件
CN1706027A (zh) 包含电容器的集成电路装置及制造方法
CN1299351C (zh) 半导体器件及其制造方法
CN1595200A (zh) 放射线检测器
CN1893077A (zh) 半导体装置
CN1835232A (zh) 多芯片型半导体装置及其制造方法
CN1681125A (zh) 半导体集成电路
CN1855537A (zh) 具隔离结构的金属氧化物半导体场效晶体管及其制作方法
CN100339743C (zh) 有源矩阵基板及电磁波检测器
CN1156911C (zh) 半导体集成电路
CN1185712C (zh) 半导体装置
CN1841790A (zh) 图像传感器
CN1815754A (zh) 半导体元件的结构与制造方法
CN1185714C (zh) 半导体存储器及其制造方法
CN101034702A (zh) 电容介电层及其形成方法与电容器
CN1136611C (zh) 半导体器件
CN1287454C (zh) 半导体装置及其制造方法
CN1146050C (zh) 具有两对晶体管和一对负载元件的静态存储单元
CN1455454A (zh) 静电放电保护电路的结构与制造方法
CN1305228A (zh) 半导体器件
CN1901184A (zh) 半导体器件
CN1449039A (zh) 半导体集成电路装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee