CN1146050C - 具有两对晶体管和一对负载元件的静态存储单元 - Google Patents

具有两对晶体管和一对负载元件的静态存储单元 Download PDF

Info

Publication number
CN1146050C
CN1146050C CNB981029019A CN98102901A CN1146050C CN 1146050 C CN1146050 C CN 1146050C CN B981029019 A CNB981029019 A CN B981029019A CN 98102901 A CN98102901 A CN 98102901A CN 1146050 C CN1146050 C CN 1146050C
Authority
CN
China
Prior art keywords
mos transistor
bit line
gate electrode
active element
storage cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB981029019A
Other languages
English (en)
Other versions
CN1216864A (zh
Inventor
�ؿں�
出口浩司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1216864A publication Critical patent/CN1216864A/zh
Application granted granted Critical
Publication of CN1146050C publication Critical patent/CN1146050C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种静态存储单元，在第一驱动MOS晶体管、第二驱动MOS晶体管、第一转移MOS晶体管和第二转移MOS晶体管上形成层间绝缘膜。在该层间绝缘膜上形成字线、第一位线和第二位线。该字线与第一转移MOS晶体管的栅极电极和第二转移MOS晶体管的栅极电极连接。该第一位线与第一转移MOS晶体管的源极和漏极区中的另一个连接。该第二位线与第二转移MOS晶体管的源极和漏极区中的另一个连接。

Description

具有两对晶体管和一对负载元件的静态存储单元
技术领域
本发明涉及具有一对转移MOS晶体管、一对驱动MOS晶体管和一对负载元件的静态存储单元，尤其涉及能够提高半导体器件的工作速度和稳定性的静态存储单元。
背景技术
近来半导体器件的安装密度和集成度越来越大。此外，半导体器件的工作速度越来越高。还有，组成半导体器件的半导体元件，例如MOS晶体管等小型化，当前它们的实用设计尺寸已约为0.25微米。例如，对于MOS结构的静态存储器单元(以后简称为SRAM)，随着存储单元尺寸的减小，其工作电压降低，工作速度提高。在这种情况下，重要的是不仅要提高包括有SRAM的半导体器件的工作稳定性，而且要降低其制造成本。
以下首先描述SRAM单元。图1是表示SRAM单元的等效电路的电路图。如图1所示，SRAM单元通常由两个高电阻负载元件和四个N沟道MOS晶体管组成。就此而论，要补充说明的是在某些情况下用MOS晶体管代替这种负载电阻元件作为负载元件。在SRAM单元中，驱动MOS晶体管T1的栅极和驱动MOS晶体管T2的漏极与存储节点N2连接。驱动MOS晶体管T2的栅极和驱动MOS晶体管T1的漏极与存储节点N1连接。此外，负载电阻元件R1与存储节点N1连接，负载电阻元件R2与存储节点N2连接。电源电压Vcc施加在负载电阻元件R1和R2的另一端。相反地，驱动MOS晶体管T1的源极和驱动MOS晶体管T2的源极固定至地电位Vss。于是负载电阻元件R1和R2以及驱动器MOS晶体管T1和T2组成了一触发器电路。
此外，转移MOS晶体管T3的源极和漏极中的一个与存储节点N1连接，转移MOS晶体管T4的源极和漏极中的一个在存储节点N2连接。位线BL1与转移MOS体管T3的源极和源极中的一个连接，位线BL2与转移MOS晶体管T4的源极和漏极中的另一个连接。还有，字线WL与转移MOS晶体管T3的栅极和转移MOS晶体管T4的栅极连接。
另外存储信息的一个位部分被存储在这种结构的SRAM单元内。
到目前为止，在由上述SRAM单元组成的半导体器件中，为了保证半导体器件的工作稳定性，负载元件、字线、位线等分别布置成为点对称的形式。
图2是表示典型的传统SRAM单元的示意图。在图2中，为了使SRAM单元图形结构清楚起见，没有示出其电源布线、负载电阻元件和绝缘膜。相对于对称点C点对称地在硅衬底等的半导体衬底(未示出)的表面上形成有源元件区域102和102a。有源元件区102和102a各具有弯曲的形状，还具有在有源元件区102和有源元件区102a之间彼此平行的直线部分。此外，有源元件区102和102a被隔离绝缘膜所围绕。
在有源元件区102的弯曲部分中形成内连接部分104a，在有源元件区102a的弯曲部分中形成内连接部分104。在有源元件区102上穿过栅极绝缘膜(未示出)形成驱动MOS晶体管的栅极电极103。该栅极电极103通过内连接部分104与有源元件区102连接。在有源元件区102a上穿过栅极绝缘膜(未示出)形成驱动MOS晶体管的栅极电极103a。该栅极电极103a通过内连接部分104a与有源元件区102连接。
此外，形成的字线105与栅极电极103和103a垂直并跨过有源元件区102。还有，形成的字线105a基本上与栅极103和103a垂直并跨过有源元件区102a。字线105和105a还起到转移MOS晶体管的栅极电极的作用。
在有源元件区102和102a中的没有被栅极电极103、栅极电极103a、字线105或字线105a覆盖的这些部分中形成扩散层。这些扩散层成为n沟道MOS晶体管的源极和漏极区。例如，在图2中，有源元件区102的位于栅极电极103的右侧的部分用作驱动MOS晶体管的源极区。此外，有源元件区102的低于字线105的侧面部分组成转移MOS晶体管的源极和漏极中的一个。还有，有源元件区102的位于栅极电极103和字线105之间的部分用作驱动MOS晶体管的漏极区和转移MOS晶体管的源极和漏极中的另一个。
在栅极电极103等之上形成接地布线106。在接地布线106和有源元件区域102和102a之间形成在预定位置处具有接地接触孔107和107a的层间绝缘膜(未示出)，在接地接触孔107和107a内埋入导电层(未示出)。于是接地布线106就与有源元件区12中的扩散层和有源元件区102a中的扩散层的预定区域连接。
此外，虽然没有示出，但穿过层间绝缘膜在接地布线106上形成电源布线和一对负载电阻元件。该对负载电阻元件的每一个的一端通过内连接部分104和104a与驱动MOS晶体管的栅极电极103或103a电连接。这两个部分相当于图1所示的节点N1或N2。
还有，分别在组成转移MOS晶体管的源极和漏极中的一个的有源元件区102或102a形成位线接触孔108和108a。在这些位线接触孔108和108a内埋入导电层(未示出)。此外，位线109和109a还分别与位线接触孔108或108a内的导电层电连接。
在具有如此设计的单元图形结构的普通SRAM单元中，字线105和105a与位线109和109a成直角交叉。此外，栅极电极103和103a垂直于字线105和105a。还有，驱动MOS晶体管的沟道方向和转移MOS晶体管的沟道方向彼此成直角交叉。就是说，栅极电极103和103a延伸的方向与位线109和109a延伸的方向平行。于是按照这种方式设计的SRAM单元的尺寸在位线109和109a延伸的方向上长而在字线105和105a延伸的方向上短。因此，位线间的寄生电容较大。此外，接地布线106和位线109及109a穿过层间绝缘膜彼此重叠的区域较大，所以它们之间的寄生电容也较大。由于存在这种较大的寄生电容，所以其上安装了上述普通SRAM单元的半导体器件的工作速度的提高受到限制。此外，在上述SRAM单元中设置了两条字线。以后将把这种结构称为分离字线结构。这种结构使得不能有效地减小SRAM单元的尺寸。
因此，已提出了加大位线间的间距来提高低压操作的稳定性的SRAM单元(日本待审专利JP-8-37241)。图3是表示在日本待审专利JP-8-37241中公开的SRAM单元的示意图。在图3中，为了单元图形结构清楚起见，没有示出SRAM单元中的电源布线、接地布线和负载电阻元件以及绝缘膜。
在上述日本专利申请公开的SRAM单元中，在硅衬底等的半导体衬底(未示出)上相对于对称点D对称地形成了有源元件区202和202a。此外，这些有源元件区202和202a被元件隔离绝缘膜包围。穿过栅极绝缘膜(未示出)在有源元件区202上形成驱动MOS晶体管的栅极电极203。栅极电极203通过内连接部分(未示出)与有源元件区202a连接。还有，穿过栅极绝缘膜(未示出)在有源元件区202a上形成驱动MOS晶体管的栅极电极203a。栅极电极203a通过连接部分(未示出)与有源元件区202连接。
此外，沿相对于栅极电极203和203a延伸的方向倾斜45°的方向沿伸地跨过有源元件区202形成字线204。还沿相对于栅极电极203和203a延伸的方向倾斜45°的方向沿伸地跨过有源区202a形成字线204a。字线204和204a还起到转移MOS晶体管的栅极电极的作用。
在有源元件区202和202a中的没有被栅极电极203、栅极电极203a、字线205或字线205a覆盖的那些部分中形成扩散层。这些扩散层组成n沟道MOS晶体管的源极和漏极区。
在栅极电极203等之上形成接地布线(未示出)。在该接地布线和有源元件区202及202a之间形成在预定位置处具有接地接触孔205和205a的层间绝缘膜(未示出)，在接地接触孔207和207a内埋入导电层(未示出)。于是度地布线就与有源元件区202中的扩散层和有源元件区202a中的扩散层的预定区域连接。
另外，如同前面的SRAM单元那样，穿过层间绝缘膜在接地布线上形成电源布线和一对负载电阻元件。
还有，分别在组成转移MOS晶体管的源极和漏极区的有源元件区202或202a上形成位线接触孔206和206a。在这些位线接触孔206或206a内埋入导电层(未示出)。位线207和207a分别与位线接触孔206或206a内的导电层连接。
在具有如上所述的单元图形结构的普通SRAM单元中，字线204和204a与位线207和207a成直角交叉。驱动MOS晶体管的栅极电极203和203a延伸的方向相对于字线204和204a延伸的方向倾斜约45°。此外，驱动MOS晶体管的沟道方向和转移MOS晶体管的沟道方向基本上相同。于是相对于前面的普通SRAM单元，可缩短这种SRAM单元的位线方向的尺寸。
但是，接地布线和位线穿过层间绝缘膜彼此重叠的区域仍较大，因此难于减小整个SRAM单元的寄生电容。此外，这种SRAM单元同样具有分离字线结构，所以不能有效地使其微型化。
发明内容
本发明的目的是提供具有一对转移MOS晶体管、一对驱动MOS晶体管和一对负载元件的静态存储单元，其设计方式使得其尺寸可容易减小，并能够提高由其构成的半导体器件的工作速度和稳定性。
本发明的具有一对转移MOS晶体管、一对驱动MOS晶体管和一对负载元件的静态存储单元包括在半导体衬底表面上形成的第一驱动MOS晶体管和第二驱动MOS晶体管。该静态存储单元还包括与第一驱动MOS晶体管的漏极区和第二驱动MOS晶体管的栅极电极连接的第一负载元件，以及与第二驱动MOS晶体管的漏极区和第一驱动MOS晶体管的栅极电极连接的第二负载元件。第一驱动MOS晶体管、第二驱动MOS晶体管、第一负载元件和第二负载元件组成了触发器电路。此外，该静态存储单元还包括在半导体衬底表面上形成的第一转移MOS晶体管和第二转移MOS晶体管，以及在第一驱动MOS晶体管、第二驱动MOS晶体管、第一转移MOS晶体管和第二转移MOS晶体管上形成的层间绝缘膜。第一转移MOS晶体管的源极和漏极区的一个与第一驱动MOS晶体管的漏极区连接，第二转移MOS晶体管的源极和漏极区中的一个与第二驱动MOS晶体管的漏极区连接。此外，该静态存储单元还包括在层间绝缘上膜形成的字线、第一位线和第二位线。第一位线与第一转移MOS晶体管的源极和漏极区中的另一个连接，第二位线与第二转移MOS晶体管的源极和漏极区中的另一个连接。字线与第一转移MOS晶体管的栅极电极和第二转移MOS晶体管的栅极电极连接。所述第一驱动MOS晶体管和所述第二驱动MOS晶体管基本上相对于对称点点对称地排列，所述第一转移MOS晶体管和所述第二转移MOS晶体管基本上相对于所述对称点点对称地排列，以及所述第一位线和所述第二位线基本上相对于所述对称点点对称地排列。
与普通分离字线结构不同，本发明在静态存储单元中只设置了一条字线，所以能够非常容易地实现静态存储单元的微型化。
此外，与普通静态存储单元相比，接地布线和位线穿过层间绝缘膜彼此重叠的区域非常小，所以能够减小整个静态单元的寄生电容。还有，缩短了静态存储单元位线方向的尺寸，因此，还减小了位线产生的寄生电容。于是本发明能够提高包括有静态存储单元的半导体器件的集成度和工作速度。
可以在形成字线的同一导电层上或在形成位线的同一导电层上形成与第一驱动MOS晶体管和第二驱动MOS晶体管的源极区连接的接地布线。在这种情况下，能够减少制造步骤，降低了成本。
附图说明
图1是表示SRAM单元的等效电路的电路图。
图2是表示典型的传统SRAM单元的示意图。
图3是表示在日本待审专利申请JP-8-37241中公开的SRAM单元的示意图。
图4是表示在本发明第一实施例的SRAM单元中的有源元件区、驱动MOS晶体管的栅极电极和转移MOS晶体管的栅极电极的位置布置的示意图。
图5是表示在本发明第一实施例的SRAM单元中的布线层的位置布置的示意图。
图6是表示在本发明第二实施例的SRAM单元中的布线层的位置布置的示意图。
图7是表示在本发明第三实施例的SRAM单元中的有源元件区、驱动MOS晶体管的栅极电极和转移MOS晶体管的栅极电极的位置布置的示意图。
图8是表示在本发明第三实施例的SRAM单元中的布线层的位置布置的示意图。
图9是表示在本发明第四实施例的SRAM单元中的布线层的位置布置的示意图。
具体实施方式
现在参看附图描述本发明各实施例的静态存储单元。图4是表示在本发明第一实施例的SRAM单元中的有源元件区、驱动MOS晶体管的栅极电极和转移MOS晶体管的栅极电极的位置布置的示意图。图4有规则地排列了多个SRAM单元，这些SRAM单元都具有本发明第一实施例的相同结构，但图中没有示出绝缘膜。
参看图4，结构与第一SRAM单元1相同的第二SRAM单元紧靠第一SRAM单元1地排列在其之上(在附图平面内)。此外，结构与第一SRAM单元1相同的SRAM单元在其两侧和下部(在附图平面内)与其相邻地排列。然后这样的排列被重复一予置的次数。
现在描述第一SRAM单元1。在第一SRAM单元1中，在硅衬底等的半导体衬底(未示出)的表面上与对称点A对称地形成沿基本上彼此平行的方向延伸的第一有源元件区4和第二有源元件区4a。此外，有源元件区4和4a被元件隔离绝缘膜所包围。
穿过栅极绝缘膜(未示出)在第一有源元件区4上形成第一驱动MOS晶体管的第一驱动栅极电极5。第一驱动栅极电极5通过第一内连接部分(未示出)与第二有源元件区4a连接。此外，还穿过栅极绝缘膜(未示出)在第二有源元件区4a上形成第二驱动MOS晶体管的第二驱动栅极电极5a。第二驱动栅极电极5a通过第二内连接部分(未示出)与第一有源元件区4连接。
此外，按照沿与驱动栅极电极5和5a延伸的方向平行的方向沿伸并跨过第一有源元件区4这样的方式形成第一转移MOS晶体管的第一转移栅极电极6。然后，在第一有源元件区4中，把第二驱动栅极电极5a夹在第一驱动栅极电极5和第一转移栅极电极6之间。还有，按照沿与驱动栅极电极5和5a延伸的方向平行的方向沿伸并跨过第二有源元件区4a这样的方式形成第二转移MOS晶体管的第二转移栅极电极6a。然后，在第二有源元件区4a中，把第一驱动栅极电极5夹在第二驱动栅极电极5a和第二转移栅极电极6a之间。
这样一来就作为单独的图形形成了每一个栅极电极。
在有源元件区4和4a的没有被第一驱动栅极电极5、第二驱动栅极电极5a、第一转移栅极电极6或第二转移栅极电极6a覆盖的那些部分中形成扩散层。这样形成的这些扩散层组成n沟道MOS晶体管的源极和漏极区。例如，在图4中，第一有源元件区4的位于第驱动栅极电极5外侧的部分组成第一驱动MOS晶体管的源极区。相反地，第一有源元件区4的位于第一转移栅极电极6外侧的部分组成第一转移MOS晶体管的源极和漏极中的一个。此外，第一有源元件区4的位于第一驱动栅极电极5和第一转移栅极电极6之间的部分组成第一驱动MOS晶体管的漏极区和第一转移MOS晶体管的源极和漏极中的另一个。在第二有源元件区4a中，相对于对称点A，与第一有源元件区4中的源极和漏极区等对称地形成源极和漏极区等。
在第一有源元件区4的位于第一驱动栅极电极5外侧的部分上的层间绝缘膜中形成接地布线的接地接触孔7。此外，还在第二有源元件区4a的位于第二驱动栅极电极5a外侧的部分上的层间绝缘膜中形成接地接触孔7a。
在第一有源元件区4的位于第一转移栅极电极6外侧的部分上的层间绝缘膜中形成位线的位线接触孔8。在第二有源元件区4a的位于第二转移栅极6a外侧的部分上的层间绝缘膜中形成位线的位线接触孔8a。
在第一转移栅极电极6上的层间绝缘膜中形成字线的字线接触孔9，在第二转移栅极电极6a上的层间绝缘膜中形成字线的字线接触孔9a。
上述所有接触孔被相邻SRAM单元之一所共用。
图5是表示在本发明第一实施例的SRAM单元中的布线层的位置布置的示意图。在图5中，与图4中的元件相同的元件用相同的标号和符号来表示，并省略对它们的详细描述。此外，没有示出绝缘膜。在第一驱动栅极电极5、第二驱动栅极电极5a、第一转移栅极电极6和第二转移栅极6a上形成具有接触孔的层间绝缘膜(未示出)。如图5所示，穿过层间绝缘膜在第一驱动栅极电极5、第二驱动栅极电极5a和第一转移栅极电极6上形成在附图平面内横向地延伸的第一位线10。此外，还穿过层间绝缘膜在第一驱动栅极电极5、第二驱动栅极电极5a和第二转移栅极电极6a上形成与第一位线10平行的第二位线10a。在第二SRAM单元2中，按照与第一SRAM单元1相同的方式形成第一位线10b和第二位线10c。
在位线接触孔8和8a中埋入导电层(未示出)。利用这些导电层，第一位线10与第一有源元件区4中的扩散层连接，第二位线10a与第二有源元件区4a中的扩散层连接。于是第一SRAM单元1中的位线对由第一位线10和第二位线10a组成。第二SRAM单元2中的位线对由第一位线10b和第二位线10c组成。
还在位线10和10a上形成具有接地接触孔和字线接触孔的层间绝缘膜(未示出)。穿过层间绝缘膜在位线10和10a上形成在附图平面内垂直地延伸并与位线10和10a成直角交叉的字线11。在字线接触孔9和9a中埋入导电层(未示出)。字线11通过这些导电层与第一转移栅极电极6和第二转移栅极电极6a连接。
与字线11相同地穿过层间绝缘膜在位线10和10a上形成在附图平面内沿垂直方向延伸并与位线10和10a成直角交叉的接地布线12和12a。在接地接触孔7和7a中埋入导电层(未示出)。利用这些导电层，接地布线12与第一有源元件区4中的扩散层连接，接地布线12a与第二有源元件区4a中的扩散层连接。
因此，根据本实施例，字线11、接地布线12和接地布线12a延伸的方向垂直于位线10和10a延伸的方向。在第二SRAM单元2中，字线11和接地布线12及12a按照与第一SRAM单元1中的方式相同的方式与转移栅极电极等连接。
通过布图相同的导电层来形成字线11、接地布线12和接地布线12a。例如，把由铝或铝合金组成的金属膜或由钨组成的高熔点金属膜等作为导电层。此外，还用由铝或铝合金组成的金属膜或由钨组成的高熔点金属膜等来形成位线10、10a、10b和10c。
还有，虽然没有示出，按照与普通SRAM单元相同的方式形成电源布线。例如，把电源布线等作为位于上述位线10、10a、10b和10c之下的层来形成。一负载电阻元件(未示出)与第一有源元件区4的位于第一驱动栅极电极5和第一转移栅极电极6之间的部分连接。另一个负载电阻元件(未示出)与第一有源元件区4a的位于第一驱动栅极电极5a和第一转移栅极电极6a之间的部分连接。
在本第一实施例如此设计的SRAM单元中，在一个SRAM中只设置了一条字线11。就是说，这种SRAM单元不具有普通SRAM单元所具有的分离字线结构。因此能够非常容易地减小第一实施例的SRAM单元的尺寸。
此外，字线11、接地布线12和接地布线12a用同一导电层来形成，所以能够减少制造半导体器件的步骤，降低了制造成本。
栅极电极、例如第一驱动栅极电极5等延伸的方向例如相对于字线11、第一位线10等延伸的方向倾斜了约45°。这种结构缩短了位线在其延伸方向上的尺寸，因此减小了位线产生的寄生电容。
还有，第一驱动栅极电极5、第二驱动栅极电极5a、第一转移栅极电极6和第二转移栅极电极6a的每一个都具有孤立形状的图形。这种结构使得能够在相同条件下对第一驱动栅极电极5、第二驱动栅极电极5a、第一转移栅极电极6和第二转移栅极电极6a进行处理或加工。因此光刻步骤中图形的加宽或变细的程度基本上一致。这样一来就抑制了驱动MOS晶体管和转移MOS晶体管之间的性能的变化。
以下描述本发明的第二实施例。如第一实施例那样排列了有源元件区、驱动栅极电极和转移栅极电极。此外，用相同的导电层来形成位线和接地布线，用与上述导电层不同的导电层来形成字线。图6是表示在本发明第二实施例的SRAM单元中的布线层的位置布置的示意图。在图6中，与图4中的元件相同的元件用相同的标号和符号来表示，并省略对它们的详细描述。绝缘膜没有被示出。在以下的说明中将主要描述第二实施例与第一实施例的不同点。如图6所示，在第一SRAM单元1a中，穿过层间绝缘膜在第一驱动栅极电极5、第二驱动栅极电极5a和第一转移栅极电极6上形成在附图平面内横向地延伸的第一位线15。穿过层间绝缘膜在第一驱动栅极电极5、第二驱动栅极电极5a和第二转移栅极电极6a上按照与第一位线15平行地延伸的方式形成第二位线15a。同样在第二SRAM单元2a中，按照与第一SRAM单元1a相同的方式形成第一位线15b和第二位线15c。
在位线接触孔8和8a中埋入导电层(未示出)。利用这些导电层，第一位线15与第一有源元件区4中的扩散层连接，第二位线15a与第二有源元件区4a中的扩散层连接。这样一来，第一SRAM单元1a中的位线对由第一位线15和第二位线15a组成。第二SRAM单元2a中的位线对由第一位线15b和第二位线15c组成。
此外，按照与位线15和15a的情况下相同的方式穿过层间绝缘膜在第一驱动栅极电极5和第二驱动栅极电极5a上形成横向地延伸的接地布线17。在接地接触孔7和7a内埋入导电层(未示出)，以便接地布线17通过这些导电层与第一有源元件区4中的扩散层和第二有源元件区4a中的扩散层连接。
此外，在第一位线15、第二位线15a和接地布线17上形成具有字线接触孔9和9a的层间绝缘膜(示示出)。穿过层间绝缘膜在第一位线15、第二位线15a和接在布线17上形成在附图平面内沿垂直方向延伸并与第一位线15、第二位线15a和接地布线17成直角交叉的字线16。在字线接触孔9和9a内埋入导电层(未示出)。字线16通过这些导电层与第一转移栅极电极6和第二转移栅极电极6a连接。
这样一来，根据第二实施例，字线16延伸的方向与第一位线15、第二位线15a和接地布线17延伸的方向垂直。此外，在第二SRAM单元2a中，字线16和接地布线17a接照与第一SRAM单元1a的情形中相同的方式与转移栅极电极等连接。
通过布图相同的导电层来形成第一位线15、第二位线15a和接地布线17。例如可以把由铝或铝合金组成的金属膜或由钨组成的高熔点金属膜等作为导电层。此外，还例如用由铝或铝合金组成的金属膜或由钨组成高熔点金属膜等来形成字线16。
还可以替代地穿过层间绝缘膜把字线作为位于位线和接地布线之下的层来形成。
还有，虽然没有未出，按照与普通SRAM单元相同的方式形成电源布线。例如，把电源布线等作为位于上述位线15、15a、15b和15c之下的层来形成。一负载电阻元件(未示出)与第一有源元件区4的位于第一驱动栅极电极5和第一转移栅极电极6之间的部分连接。另一负载电阻元件(未示出)与第一有源元件区4a的位于第一驱动栅极电极5a和第一转移栅极电极6a之间的部分连接。
在第二实施例的如上所述设计的SRAM单元的情况下，在每一个SRAM单元中设置了一条字线16。这种结构使得SRAM单元的尺寸可非常容易减小。
此外，由于接地布线17、第一位线15和第二位线15a用同一导电层来形成，所以能够在很大程度上减少由这些位线产生的整个SRAM单元的寄生电容。因此，能够非常容易地提高包括有本实施例的SRAM单元的半导体器件的工作速度。
应当指出可以在其内形成了位线的层之下的层内形成字线。
以下将描述本发明的第三实施例。图7是表示在该第三实施例的SRAM单元中的有源元件区、驱动MOS晶体管的栅极电极和转移MOS晶体管的栅极电极的位置布置的示意图。在图7中，有规则地排列了每一个都具有相同结构的多个SRAM单元和每一个都具有相应于在附图平面内横向地翻转的单元的结构的相同结构的多个SRAM单元，没有示出绝缘膜。
如图7所示，结构与第一SRAM单元21相同的第二SRAM单元22紧靠第一SRAM单元21地排列在其之上(在附图平面内)。此外，每一个都具有相应于在附图平面内横向地翻转的第一SRAM单元21的结构的SRAM单元在其横向两侧与其相邻地排列。还有，结构与第一SRAM单元21相同的SRAM单元紧靠该第一SRAM单元在附图中的下部排列。上述SRAM单元重复预定次数的排列。
现在描述第一SRAM单元21。在第一SRAM单元21中，在硅衬底等的半导体衬底(未示出)的表面上与对称点B对称地形成沿基本上彼此平行的方向延伸的第一有源元件区24和第二有源元件区24a。有源元件区24和24a的每一个都具有按照2个存储周期弯曲的形状。此外，有源元件区24和24a被元件隔离绝缘膜所包围。
穿过栅极绝缘膜(未示出)在第一有源元件区24上形成第一驱动MOS晶体管的第一驱动栅极电极25。该第一驱动栅极电极25通过第一内连接部分(未示出)与第二有源元件区24a连接。此外，穿过栅极绝缘膜(未示出)在第二有源元件区24a上形成第二驱动栅极电极25a。该第二驱动栅极电极25a通过第二内连接部分(未示出)与第一有源元件区24连接。
此外，按照沿与驱动栅极电极25和25a延伸的方向平行的方向延伸并跨过第一有源元件区24这样的方式形成第一驱动MOS晶体管的第一转移栅极电极26。然后，在第一有源元件区24中，把第二驱动栅极电极25a夹在第一驱动栅极电极25和第一转移栅极电极26之间。还有，按照沿与驱动栅极电极25和25a延伸的方向平行的方向延伸并跨过第二有源元件区24a这样的方式形成第二转移MOS晶体管的第二转移栅极电极26a。然后，在第二有源元件区24a中，把第一驱动栅极电极25夹在第二驱动栅极电极25a和第二转移栅极电极26a之间。
这样一来就按照单独图形的方式形成了每一个栅极电极。
在有源元件区24和24a中的没有被第一驱动栅极电极25、第二驱动栅极电极25a、第一转移栅极电极26或第二转移栅极电极26a覆盖的那些部分中形成扩散层。这些扩散层组成n沟道MOS晶体管的源极和漏极区。例如，在图7中，第一有源元件区24的位于第一驱动栅极电极25外侧的部分组成第一驱动MOS晶体管的源极区。相反地，第一有源元件区24的位于第一转移栅极电极26外侧的部分组成第一转移MOS晶体管的源极和漏极中的一个。第一有源元件区24的位于第一驱动栅极电极25和第一转移栅极电极26之间的部分组成第一驱动MOS晶体管的漏极区和第一转移MOS晶体管的源极和漏极中的另一个。在第二有源元件区24a中，相对于对称点B，在第一有源元件区24中的源极和和漏极区等对称地形成源极和漏极区等。
在第一有源元件区24的位于第一驱动栅极电极25外侧的部分上的层间绝缘膜中形成接地接触孔27。此外，还在第二有源元件区24a的位于第二驱动栅极电极25a外侧的部分上的层间绝缘膜中形成接地接触孔27a。
在第一有源元件区24的位于第一转移栅极电极26外侧的部分上的层间绝缘膜中形成位线的位线接触孔28。在第二有源元件区24a的位于第二转移栅极电极26a外侧的部分上的层间绝缘膜中形成位线的位线接触孔28a。
在第一转移栅极电极26上的层间绝缘膜中形成字线的字线接触孔29，在第二转移栅极电极26a上的层间绝缘膜中形成字线的字线接触孔29a。
图8是表示在本发明第三实施例的SRAM单元中的布线层的位置布置的示意图。在图8中，与图7中的元件相同的元件用相同的标号和符号表示，并省略对它们的详细描述。此外，没有示出绝缘膜。在第一驱动栅极电极25，第二驱动栅极电极25a、第一转移栅极电极26和第二转移栅极电极26a上形成具有接触孔的层间绝缘膜(未示出)。如图8所示，穿过层间绝缘膜在第一驱动栅极电极25、第二驱动栅极电极25a、第一转移栅极电极26上形成在附图平面内横向地延伸的第一位线30。此外，还穿过层间绝缘膜在第一驱动栅极电极25、第二驱动栅极电极25a和第二转移栅极电极26a上形成与第一位线30平行的第二位线30a。同样在第二SRAM单元中按照与第一SRAM单元1相同的方式形成第一位线30b和第二位线30c。
在位线接触孔28和28a中埋入导电层(未示出)。利用这些导电层，第一位线30与第一有源元件区24a中的扩散层连接。于是第一位线30和第二位线30a组成了第一SRAM单元21中的位线对。第一位线30b和第二位线30c组成了第二SRAM单元22中的位线对。
此外，在位线30和30a上形成具有按地接触孔和字线接触孔的层间绝缘膜(未示出)。穿过层间绝缘膜在位线30和30a上形成在附图平面内沿垂直方向延伸并与位线30和30a成直角交叉的字线31。在字线接触孔29和29a中埋入导电层(未示出)，以便字线31通过这些导电层与第一转移栅极电极26和第二转移栅极电极26a连接。
因此，根据本实施例，字线31、接地布线32和接地布线32a延伸的方向垂直于位线30和30a延伸的方向。在第二SRAM单元22中，字线31和接地布线32及32a接照与第一SRAM单元1中的方式相同的方式与转移栅极电极等连接。此外，如第一实施例那样，通过布图相同的导电层来形成字线31、接地布线32和接地布线32a。
还有，虽然没有示出，按照与普通SRAM单元相同的方式形成电源布线。例如，把电源布线等作为位于上述位线30、30a、30b和30C之下的层来形成。一负载电阻元件(未示出)与第一有源元件区24的位于第一驱动栅极电极25和第一转移栅极电极26之间的部分连接。另一负载电阻元件(未示出)与第一有源元件区24a的位于第一驱动栅极电极25a和第一转移栅极电极26a之间的部分连接。
在本第三实施例如此设计的SRAM单元中，在一个SRAM单元中只设置了一条字线31。因此，能够非常容易地实现SRAM单元在尺寸方面的微型化。
与普通SRAM单元的情况相比，接地布线32或32a和第一位线30或第二位线30a彼此重叠的区域非常小。因此，减小了整个单元的寄生电容，能够非常容易地提高包括有SRAM单元的半导体器件的工作速度。
此外，由于字线31、接地布线32和接在布线32a用同一导电层来形成，所以能够减少制造半导体器件的步骤，降低了制造成本。
以下描述本发明的第四实施例。如第三实施例那样排列了有源元件区、驱动栅极电极和转移栅极电极。此外，用相同的导电层来形成位线和接地布线，用与上述导电层不同的导电层来形成字线。图9是表示在本发明第四实施例的SRAM单元中的布线层的位置布置的示意图。在图9中，与图7中的元件相同的元件用相同的标号和符号来表示，并省略对它们的详细描述。绝缘膜没有被示出。在以下的说明中将主要描述第四实施例与第三实施例的不同点。如图9所示，在第一SRAM单元21a中，穿过层间绝缘膜在第一驱动栅极电极25、第二驱动栅极电极25a和第一转移栅极电极26上形成在附图平面内横向地延伸的第一位线35。穿过层间绝缘膜在第一驱动栅极电极25、第二驱动栅极电极25a和第二转移栅极电极26a上形成与第一位线35平行地延伸的第二位线35a。同样在第二SRAM单元22a中，按照与第一SRAM单元21a相同的方式形成第一位线35b和第二位线35c。
在位线接触孔28和28b中埋入导电层(未示出)。利用这些导电层，第一位线35与第一有源元件区24中的扩散层连接，第二位线35a与第二有源元件区24a中的扩散层连接，这样一来，第一位位线35和第二位线35a就组成了第一SRAM单元21a中的位线对。第一位线35b和第二位线35c就组成了第二SRAM单元22a中的位线对。
此外，如在位线35和35a的情况下那样穿过层间绝缘膜在驱动栅极电极25和25a上形成在附图平面内横向地延伸的接地布线37。在接地接触孔27和27a内埋入导电层(未示出)，以便接地布线37通过这些导电层与第一有源元件区24中的扩散层和第二有源元件区24a中的扩散层连接。
此外，在第一位线35、第二位线35a和接地布线37上形成具有字线接触孔29和29a的层间绝缘膜(未示出)。穿过层间绝缘膜在第一位线35、第二位线35a和接地布线37上形成在附图平面内沿垂直方向延伸并与第一位线35、第二位线35a和接地布线37交叉的字线36。在字线接触孔29和29a内埋入导电层(未示出)，以便字线36通过这些导电层与第一转移栅极电极26和第二转移栅极电极26a连接。
这样一来，根据第四实施例，字线36延伸的方向与第一位线35、第二位线35a和接地布线37延伸的方向垂直。此外，在第二SRAM单元22a中，字线36a和接地布线37a按照与第一SRAM单元21a的情形中相同的方式与转移栅极电极等连接。
通过布图相同的导电层来形成第一位线35、第二位线35a和接地布线37。例如可以把由铝或铝合金组成的金属膜或由钨组成的高熔点金属膜等作为导电层。此外，还例如用由铝或铝合金组成的金属膜或由钨组成的高熔点金属膜来形成字线36。
还可以替代地穿过层间绝缘膜把字线作为位于位线和接地布线之下的层来形成。
还有，虽然没有示出，但按照与普通SRAM单元相同的方式形成电源布线。例如，把电源布线等作为位于上述位线35、35a、35b和35c之下的层来形成。一负载电阻元件(未示出)与第一有源元件区24的位于第一驱动栅极电极25和第一转移栅极电极26之间的部分连接。另一负载电阻元件(未示出)与第一有源元件区24a的位于第一驱动栅极电极25a和第一转移栅极电极26a之间的部分连接。
在第四实施例的如此设计的SRAM单元的情况下，在每一个SRAM单元中只设置了一条字线16。因此能够非常容易地实现SRAM单元尺寸的微型化。
此外，由于接地布线37、第一位线35和第二位线35a用相同的导电层来形成，所以能够在很大程度上减小整个SRAM单元的由这些位线产生的寄生电容，于是能够非常容易地提高包括有本实施例的SRAM单元的半导体器件的工作速度。
应当指出可以在其内形成了位线的层之下的层内形成字线。
此外，本发明不只限于把负载电阻元件用作负载元件的情形、在把MOS晶体管用作负载元件的情况下同样能够获得相同的效果。

Claims (14)

1、具有一对转移MOS晶体管、一对驱动MOS晶体管和一对负载元件的静态存储单元，包括：
在半导体衬底表面上形成的第一驱动MOS晶体管；
在所述半导体衬底表面上形成的第二驱动MOS晶体管；
与所述第一驱动MOS晶体管的漏极区和所述第二驱动MOS晶体管的栅极电极连接的第一负载元件；
与所述第二驱动MOS晶体管的漏极区和所述第一驱动MOS晶体管的栅极电极连接的第二负载元件；所述第一驱动MOS晶体管、所述第二驱动MOS晶体管、所述第一负载元件和所述第二负载元件组成了一触发器电路，
在所述半导体衬底表面上形成的第一转移MOS晶体管，所述第一转移MOS晶体管的源极和漏极区中的一个与所述第一驱动MOS晶体管的漏极区连接；
在所述半导体衬底表面上形成的第二转移MOS晶体管，所述第二转移MOS晶体管的源极和漏极区中的一个与所述第二驱动MOS晶体管的漏极区连接；
在所述第一驱动MOS晶体管、所述第二驱动MOS晶体管、所述第一转移MOS晶体管的所述第二转移MOS晶体管上形成的层间绝缘膜；
在所述层间绝缘膜上形成的第一位线，所述第一位线与所述第一转移MOS晶体管的源极和漏极区中的另一个连接；
在所述层间绝缘膜上形成的第二位线，所述第二位线与所述第二转移MOS晶体管的源极和漏极中的另一个连接；
在所述层间绝缘膜上形成的字线，所述字线与所述第一转移MOS晶体管的栅极电极和所述第二转移MOS晶体管的栅极电极连接；
所述第一驱动MOS晶体管和所述第二驱动MOS晶体管实质上相对于对称点点对称地排列，
所述第一转移MOS晶体管和所述第二转移MOS晶体管实质上相对于所述对称点点对称地排列，以及
所述第一位线和所述第二位线实质上相对于所述对称点点对称地排列。
2、如权利要求1的静态存储单元，该静态存储单元还包括用与形成所述字线的导电层相同的导电层形成的、与所述第一驱动MOS晶体管的源极区和所述第二驱动MOS晶体管的源极区连接的接地布线。
3、如权利要求1的静态存储单元，该静态存储单元还包括用与形成所述第一位线和所述第二位线的导电层相同的导电层形成的、与所述第一驱动MOS晶体管的源极区和所述第二驱动MOS晶体管的源极区连接的接地布线。
4、如权利要求1的静态存储单元，该静态存储单元还包括第一有源元件区和第二有源元件区，所述第一有源元件区
在所述第一驱动MOS晶体管的栅极电极和所述第一转移MOS晶体管的栅极之下形成，
包括了所述第一驱动MOS晶体管的源极区及漏极区以及所述第一转移MOS晶体管的源极区及漏极区，和
沿着相对于所述字线延伸的方向、所述第一位线延伸的方向和所述第二位线延伸的方向倾斜的方向延伸；
所述第二有源元件区
在所述第二驱动MOS晶体管的栅极电极和所述第二转移MOS晶体管的栅极电极之下形成，
包括了所述第二驱动MOS晶体管的源极区及漏极区以及所述第一转移MOS晶体管的源极区及漏极区，和
沿着相对于所述字线延伸的方向、所述第一位线延伸的方向和所述第二位线延伸的方向倾斜的方向延伸。
5、如权利要求4的静态存储单元，在该静态存储单元中：
所述第一驱动MOS晶体管的栅极电极延伸的方向、所述第二驱动MOS晶体管的栅极电极延伸的方向、所述第一转移MOS晶体管的栅极电极延伸的方向以及所述第二转移MOS晶体管的栅极电极延伸的方向基本上垂直于所述第一有源元件区延伸的方向以及所述第二有源元件区延伸的方向。
6、如权利要求1的静态存储单元，其中所述字线延伸的方向基本上垂直于所述第一位线延伸的方向和所述第二位线延伸的方向。
7、如权利要求2的静态存储单元，其中所述接地布线延伸的方向基本上平行于所述字线延伸的方向。
8、如权利要求3的静态存储单元，其中所述接地布线延伸的方向基本上垂直于所述字线延伸的方向。
9、如权利要求1的静态存储单元，其中所述字线、所述第一位线和所述第二位线用从由铝、铝合金和钨构成的组中选择的金属来形成。
10、如权利要求4的静态存储单元，在该静态存储单元中：
所述第一有源元件区和所述第二有源元件区沿相对于所述字线延伸的方向、所述第一位线延伸的方向和所述第二位线延伸的方向基本上倾斜45°的方向延伸。
11、如权利要求2的静态存储单元，其中所述接地布线用从由铝、铝合金和钨构成的组中选择的金属来形成。
12、如权利要求3的静态存储单元，其中所述接地布线用从由铝、铝合金和钨构成的组中选择的金属来形成。
13、如权利要求1的静态存储单元，其中所述第一位线和所述第二位线在位于其内形成了所述字线的层之下的层中形成。
14、如权利要求1的静态存储单元，其中所述字线在位于其内形成了所述第一位线和所述第二位线的层之下的层中形成。
CNB981029019A 1997-05-30 1998-05-30 具有两对晶体管和一对负载元件的静态存储单元 Expired - Fee Related CN1146050C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP14143797A JP3179368B2 (ja) 1997-05-30 1997-05-30 スタティック型メモリセル
JP141437/1997 1997-05-30
JP141437/97 1997-05-30

Publications (2)

Publication Number Publication Date
CN1216864A CN1216864A (zh) 1999-05-19
CN1146050C true CN1146050C (zh) 2004-04-14

Family

ID=15291945

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981029019A Expired - Fee Related CN1146050C (zh) 1997-05-30 1998-05-30 具有两对晶体管和一对负载元件的静态存储单元

Country Status (4)

Country Link
US (1) US6072714A (zh)
JP (1) JP3179368B2 (zh)
KR (1) KR100285926B1 (zh)
CN (1) CN1146050C (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6378008B1 (en) * 1998-11-25 2002-04-23 Cypress Semiconductor Corporation Output data path scheme in a memory device
JP2001077213A (ja) * 1999-09-08 2001-03-23 Mitsubishi Electric Corp スタティック型半導体記憶装置および半導体装置
JP2001168212A (ja) * 1999-12-07 2001-06-22 Mitsubishi Electric Corp 半導体記憶装置
KR100658617B1 (ko) 2004-05-24 2006-12-15 삼성에스디아이 주식회사 발광표시 장치용 정적램 코어 셀
JP5045022B2 (ja) 2006-08-09 2012-10-10 富士通セミコンダクター株式会社 半導体記憶装置
JP2009130238A (ja) 2007-11-27 2009-06-11 Fujitsu Microelectronics Ltd 半導体装置
JP4466732B2 (ja) 2007-12-11 2010-05-26 ソニー株式会社 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0436323B1 (en) * 1989-12-15 1996-02-07 Sony Corporation Semiconductor memories
JPH03234059A (ja) * 1990-02-09 1991-10-18 Sony Corp 半導体メモリ
KR970001346B1 (ko) * 1992-10-12 1997-02-05 삼성전자 주식회사 반도체 메모리장치 및 그 제조방법
JPH06169071A (ja) * 1992-11-30 1994-06-14 Fujitsu Ltd 半導体記憶装置
JPH07240477A (ja) * 1994-02-28 1995-09-12 Sanyo Electric Co Ltd 半導体記憶装置
JPH0837241A (ja) * 1994-07-21 1996-02-06 Sony Corp スタティック記憶セル
JPH08130254A (ja) * 1994-10-31 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
JPH10335487A (ja) 1998-12-18
KR19980087519A (ko) 1998-12-05
CN1216864A (zh) 1999-05-19
JP3179368B2 (ja) 2001-06-25
US6072714A (en) 2000-06-06
KR100285926B1 (ko) 2001-04-16

Similar Documents

Publication Publication Date Title
CN1324712C (zh) 半导体存储器
CN1154189C (zh) 静态半导体存储器
CN1114954C (zh) 半导体存储器件
CN1210806C (zh) 半导体存储器
CN100342541C (zh) 静态随机存取存储器
CN1284244C (zh) 静态型半导体存储器
CN1302554C (zh) 静态随机存取存储单元的布置及其器件
CN1299351C (zh) 半导体器件及其制造方法
CN1815718A (zh) 存储单元阵列
CN1707799A (zh) 半导体集成电路、升压电路和电容器
CN1848436A (zh) 具有堆叠的去耦电容器的半导体器件
CN1467854A (zh) 提高抗软错误性的半导体存储器
US7777263B2 (en) Semiconductor integrated circuit device comprising SRAM and capacitors
CN1034896C (zh) 半导体存储器及其制造方法
CN1126111C (zh) 多端口随机存取存储器的整体布线管理装置与方法
CN1728389A (zh) 高读取电流的电子数据存储器件
CN1992283A (zh) 用在高密度cmos sram中的叠置存储单元
CN1146050C (zh) 具有两对晶体管和一对负载元件的静态存储单元
CN1107980C (zh) 数据线与电源线平行的静态半导体存储器件
CN1909232A (zh) 半导体集成电路
CN1187836C (zh) 半导体存储装置
CN1185714C (zh) 半导体存储器及其制造方法
CN1263144C (zh) 半导体存储装置
CN1959990A (zh) 耦合电容器及使用其的半导体存储器件
CN1107350C (zh) 半导体存储器的布局结构

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030321

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030321

Address after: Kawasaki, Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS KANSAI CO., LTD.

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kawasaki, Kanagawa, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040414

Termination date: 20140530