JPH0837241A - スタティック記憶セル - Google Patents
スタティック記憶セルInfo
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- JPH0837241A JPH0837241A JP6169477A JP16947794A JPH0837241A JP H0837241 A JPH0837241 A JP H0837241A JP 6169477 A JP6169477 A JP 6169477A JP 16947794 A JP16947794 A JP 16947794A JP H0837241 A JPH0837241 A JP H0837241A
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Abstract
(57)【要約】
【目的】低電圧動作の安定性に優れ、ビット線ピッチの
拡大を図れるスタティック記憶セルを実現する。 【構成】スプリットワード線型ＳＲＡＭセルにおいて、
ワード線ＷＬ1 ，ＷＬ2間に配置するドライバトランジ
スタＤＴ1 ，ＤＴ2 をゲート電極とアクティブ領域とを
直交させ、２個を互いに反平行にし、かつワード線ＷＬ
1 ，ＷＬ2 に対して斜めに傾けて配置し、またアクセス
トランジスタＡＴ1 ，ＡＴ2 を、ワード線ＷＬ1 ，ＷＬ
2 に対してアクティブ領域を斜めに交差させて配置す
る。これにより、セルのワード線方向の長さが大きくな
り、またワード線ＷＬ1 ，ＷＬ2 の間隔が狭くなってビ
ット線方向に縮んだ構造となることから、メモリセル面
積および低電圧下における動作の安定性は、従来のもの
と同等のままでビット線間隔を広くできる。
拡大を図れるスタティック記憶セルを実現する。 【構成】スプリットワード線型ＳＲＡＭセルにおいて、
ワード線ＷＬ1 ，ＷＬ2間に配置するドライバトランジ
スタＤＴ1 ，ＤＴ2 をゲート電極とアクティブ領域とを
直交させ、２個を互いに反平行にし、かつワード線ＷＬ
1 ，ＷＬ2 に対して斜めに傾けて配置し、またアクセス
トランジスタＡＴ1 ，ＡＴ2 を、ワード線ＷＬ1 ，ＷＬ
2 に対してアクティブ領域を斜めに交差させて配置す
る。これにより、セルのワード線方向の長さが大きくな
り、またワード線ＷＬ1 ，ＷＬ2 の間隔が狭くなってビ
ット線方向に縮んだ構造となることから、メモリセル面
積および低電圧下における動作の安定性は、従来のもの
と同等のままでビット線間隔を広くできる。
Description
【０００１】
【産業上の利用分野】本発明は、スタティックランダム
アクセスメモリ（ＳＲＡＭ：Static RandomAccess Memo
ry)などのスタティック記憶セルのセルパターン構造に
関するものである。
アクセスメモリ（ＳＲＡＭ：Static RandomAccess Memo
ry)などのスタティック記憶セルのセルパターン構造に
関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴはその大きさが縮小される
場合、消費電力の低減やデバイス信頼性確保のために、
電源電圧も同時に低下させることが必要である。そのた
め、ＭＯＳ型ＳＲＡＭセルにおいてもメモリセルのサイ
ズが縮小されるに従って電源電圧も低下させ、低電源電
圧下における動作時の安定性の確保が重要となる。ビッ
ト線に対して概直交するように配置された２本のワード
線の間に２個のドライバトランジスタが配置された、い
わゆるスプリットワード線型メモリセルは、ＭＯＳＦＥ
Ｔを構成するアクティブ領域とゲート電極の形状がたと
えば段差やコーナの数が少ない等より単純であるため、
デバイスパラメータの変動が少なく優れた安定性を有し
ている。
場合、消費電力の低減やデバイス信頼性確保のために、
電源電圧も同時に低下させることが必要である。そのた
め、ＭＯＳ型ＳＲＡＭセルにおいてもメモリセルのサイ
ズが縮小されるに従って電源電圧も低下させ、低電源電
圧下における動作時の安定性の確保が重要となる。ビッ
ト線に対して概直交するように配置された２本のワード
線の間に２個のドライバトランジスタが配置された、い
わゆるスプリットワード線型メモリセルは、ＭＯＳＦＥ
Ｔを構成するアクティブ領域とゲート電極の形状がたと
えば段差やコーナの数が少ない等より単純であるため、
デバイスパラメータの変動が少なく優れた安定性を有し
ている。
【０００３】図７は、従来のスプリットワード線型ＳＲ
ＡＭセルのセルパターン構造を示すレイアウト図であ
る。スプリットワード線型ＳＲＡＭセルは、図７に示す
ように、ビット線ＢＬ1 ，ＢＬ2 に垂直な方向に２本の
ワード線ＷＬ1 ，ＷＬ2 が配置されて、拡散層ＤＵ
Ｆ1 ，ＤＵＦ2 との重ね合わせ領域にアクセストランジ
スタＡＴ1 ，ＡＴ2 が形成され、かつ、２本のワード線
ＷＬ1 とＷＬ2 との間におけるビット線ＢＬ1 ，ＢＬ2
の配置方向にドライバトランジスタＤＴ1 ，ＤＴ2 が配
置されている。すなわち、このメモリセルは、アクセス
トランジスタＡＴ1 ，ＡＴ2 のゲートとドライバトラン
ジスタＤＴ1 ，ＤＴ2 のゲートが概垂直に配置されてお
り、ビット線方向に長いセルに構成されている。また、
図７において、ＡＣＶ1 ，ＡＣＶ2 はアクティブ領域、
ＣBL1 ，ＣBL2はビット線コンタクト、ＣSH1 ，ＣSH2
はシェアドコンタクト、ＣGD1 ，ＣGD2はグランドコン
タクトをそれぞれ示している。
ＡＭセルのセルパターン構造を示すレイアウト図であ
る。スプリットワード線型ＳＲＡＭセルは、図７に示す
ように、ビット線ＢＬ1 ，ＢＬ2 に垂直な方向に２本の
ワード線ＷＬ1 ，ＷＬ2 が配置されて、拡散層ＤＵ
Ｆ1 ，ＤＵＦ2 との重ね合わせ領域にアクセストランジ
スタＡＴ1 ，ＡＴ2 が形成され、かつ、２本のワード線
ＷＬ1 とＷＬ2 との間におけるビット線ＢＬ1 ，ＢＬ2
の配置方向にドライバトランジスタＤＴ1 ，ＤＴ2 が配
置されている。すなわち、このメモリセルは、アクセス
トランジスタＡＴ1 ，ＡＴ2 のゲートとドライバトラン
ジスタＤＴ1 ，ＤＴ2 のゲートが概垂直に配置されてお
り、ビット線方向に長いセルに構成されている。また、
図７において、ＡＣＶ1 ，ＡＣＶ2 はアクティブ領域、
ＣBL1 ，ＣBL2はビット線コンタクト、ＣSH1 ，ＣSH2
はシェアドコンタクト、ＣGD1 ，ＣGD2はグランドコン
タクトをそれぞれ示している。
【０００４】このような構成を有するスプリットワード
線型ＳＲＡＭセルは、各トランジスタの近傍でのアクテ
ィブ領域ＡＣＶ1 ，ＡＣＶ2 およびワード線やゲート電
極となる第１ポリシリコン層の大きな段差やコーナが少
なく低電源電圧下における動作の安定性に優れている。
これは、ＴＦＴ型ＳＲＡＭに限らず、高抵抗負荷型ＳＲ
ＡＭにおいても同様である。
線型ＳＲＡＭセルは、各トランジスタの近傍でのアクテ
ィブ領域ＡＣＶ1 ，ＡＣＶ2 およびワード線やゲート電
極となる第１ポリシリコン層の大きな段差やコーナが少
なく低電源電圧下における動作の安定性に優れている。
これは、ＴＦＴ型ＳＲＡＭに限らず、高抵抗負荷型ＳＲ
ＡＭにおいても同様である。
【０００５】
【発明が解決しようとする課題】ところが、上述したセ
ルパターン構造では、ビット線方向に細長いために、短
辺（ワード線方向）の中に２本のビット線ＢＬ1 ．ＢＬ
2 を通す必要があることから、ビット線ピッチが狭く、
ビット線間に付く大きな容量を充放電するために時間が
かかり、たとえばアクセス時間が遅くなる等の問題があ
る。また、主にＡｌからなるビット線のピッチの狭い加
工が難しく、またマイグレーションによる信頼性の問題
が懸念される等の問題がある。
ルパターン構造では、ビット線方向に細長いために、短
辺（ワード線方向）の中に２本のビット線ＢＬ1 ．ＢＬ
2 を通す必要があることから、ビット線ピッチが狭く、
ビット線間に付く大きな容量を充放電するために時間が
かかり、たとえばアクセス時間が遅くなる等の問題があ
る。また、主にＡｌからなるビット線のピッチの狭い加
工が難しく、またマイグレーションによる信頼性の問題
が懸念される等の問題がある。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧動作の安定性に優れ、か
つビット線ピッチの拡大を図れるスタティック記憶セル
を提供することにあある。
のであり、その目的は、低電圧動作の安定性に優れ、か
つビット線ピッチの拡大を図れるスタティック記憶セル
を提供することにあある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のスタティック記憶セルでは、ビット線に対
して概直交するように配置された２本のワード線の間に
配置された２個のドライバトランジスタが、ゲート電極
とアクティブ領域とを直交させ、互いに反平行とし、か
つワード線に対して斜めに傾けて配置されている。
め、本発明のスタティック記憶セルでは、ビット線に対
して概直交するように配置された２本のワード線の間に
配置された２個のドライバトランジスタが、ゲート電極
とアクティブ領域とを直交させ、互いに反平行とし、か
つワード線に対して斜めに傾けて配置されている。
【０００８】また、本発明のスタティック記憶セルで
は、アクセストランジスタのアクティブ領域がワード線
に対して斜めに傾いて交差し、その交差領域により形成
されるチャネル領域が平行四辺形の形状となるように配
置されている。さらに、アクセストランジスタのアクテ
ィブ領域がドライバトランジスタのアクティブ領域と同
一方向または逆方向に傾けて配置されている。
は、アクセストランジスタのアクティブ領域がワード線
に対して斜めに傾いて交差し、その交差領域により形成
されるチャネル領域が平行四辺形の形状となるように配
置されている。さらに、アクセストランジスタのアクテ
ィブ領域がドライバトランジスタのアクティブ領域と同
一方向または逆方向に傾けて配置されている。
【０００９】
【作用】本発明のスタティック記憶セルによれば、ドラ
イバトランジスタがワード線に対して斜めに配置される
ことから、短辺（ワード線方向）の長さが大きくなり、
またワード線の間隔が狭くなって長辺方向（ビット線方
向）に縮んでいる。これにより、メモリセル面積および
低電圧下における動作の安定性は従来のものと同等のま
までビット線間隔が広くなっている。
イバトランジスタがワード線に対して斜めに配置される
ことから、短辺（ワード線方向）の長さが大きくなり、
またワード線の間隔が狭くなって長辺方向（ビット線方
向）に縮んでいる。これにより、メモリセル面積および
低電圧下における動作の安定性は従来のものと同等のま
までビット線間隔が広くなっている。
【００１０】
【実施例】図１は、本発明に係るスプリットワード線型
ＳＲＡＭのセルパターン構造の第１の実施例を示すレイ
アウト図であって、前述した図７と同一構成部分は同一
符号をもって表す。すなわち、ＢＬ1 ，ＢＬ2 はビット
線、ＷＬ1 ，ＷＬ2 はワード線、ＤＵＦ1，ＤＵＦ2 は
拡散層、ＡＴ1 ，ＡＴ2 はアクセストランジスタ、ＤＴ
1 ，ＤＴ2はドライバトランジスタ、ＡＣＶ1 ，ＡＣＶ
2 は記憶ノードとなるアクティブ領域、ＣBL1 ，ＣBL2
はビット線コンタクト、ＣSH1 ，ＣSH2 はシェアドコン
タクト、ＣGD1 ，ＣGD2 はグランドコンタクトをそれぞ
れ示している。
ＳＲＡＭのセルパターン構造の第１の実施例を示すレイ
アウト図であって、前述した図７と同一構成部分は同一
符号をもって表す。すなわち、ＢＬ1 ，ＢＬ2 はビット
線、ＷＬ1 ，ＷＬ2 はワード線、ＤＵＦ1，ＤＵＦ2 は
拡散層、ＡＴ1 ，ＡＴ2 はアクセストランジスタ、ＤＴ
1 ，ＤＴ2はドライバトランジスタ、ＡＣＶ1 ，ＡＣＶ
2 は記憶ノードとなるアクティブ領域、ＣBL1 ，ＣBL2
はビット線コンタクト、ＣSH1 ，ＣSH2 はシェアドコン
タクト、ＣGD1 ，ＣGD2 はグランドコンタクトをそれぞ
れ示している。
【００１１】このスプリットワード線型ＳＲＡＭセル
は、図１に示すように、ビット線ＢＬ 1 ，ＢＬ2 に垂直
な方向に２本のワード線ＷＬ1 ，ＷＬ2 が配置され、ワ
ード線ＷＬ1 ，ＷＬ2 対して斜め（たとえば４５°）に
形成された拡散層ＤＵＦ1 ，ＤＵＦ2 との重ね合わせ領
域にアクセストランジスタＡＴ1 ，ＡＴ2 が形成され、
かつ、２本のワード線ＷＬ1 とＷＬ2 との間に、ドライ
バトランジスタＤＴ1 ，ＤＴ2 がワード線ＷＬ1 および
ＷＬ2 に対して斜めに傾けて（たとえば４５°）配置さ
れている。また、アクセストランジスタＡＴ1 ，ＡＴ2
は、それらのアクティブ領域ＡＣＶ1 ，ＡＣＶ2 がワー
ド線ＷＬ1 ，ＷＬ2 に対してドライバトランジスタのア
クティブ領域と同一方向に傾いており、トランジスタ
（チャネル領域）は平行四辺形の形状となっている。こ
こで、アクティブ領域ＡＣＶ1 ，ＡＣＶ2 の幅に対して
ゲート電極であるワード線ＷＬ1 ，ＷＬ2 の幅はやや大
きく、たとえば１．２倍に設定されている。
は、図１に示すように、ビット線ＢＬ 1 ，ＢＬ2 に垂直
な方向に２本のワード線ＷＬ1 ，ＷＬ2 が配置され、ワ
ード線ＷＬ1 ，ＷＬ2 対して斜め（たとえば４５°）に
形成された拡散層ＤＵＦ1 ，ＤＵＦ2 との重ね合わせ領
域にアクセストランジスタＡＴ1 ，ＡＴ2 が形成され、
かつ、２本のワード線ＷＬ1 とＷＬ2 との間に、ドライ
バトランジスタＤＴ1 ，ＤＴ2 がワード線ＷＬ1 および
ＷＬ2 に対して斜めに傾けて（たとえば４５°）配置さ
れている。また、アクセストランジスタＡＴ1 ，ＡＴ2
は、それらのアクティブ領域ＡＣＶ1 ，ＡＣＶ2 がワー
ド線ＷＬ1 ，ＷＬ2 に対してドライバトランジスタのア
クティブ領域と同一方向に傾いており、トランジスタ
（チャネル領域）は平行四辺形の形状となっている。こ
こで、アクティブ領域ＡＣＶ1 ，ＡＣＶ2 の幅に対して
ゲート電極であるワード線ＷＬ1 ，ＷＬ2 の幅はやや大
きく、たとえば１．２倍に設定されている。
【００１２】このように、本実施例のスプリットワード
線型ＳＲＡＭセルは、ドライバトランジスタＤＴ1 ，Ｄ
Ｔ2 がワード線ＷＬ1 ，ＷＬ2 に対して斜めに配置され
ていることから、短辺（ワード線方向）の長さが大きく
なり、またワード線ＷＬ1 ，ＷＬ2 の間隔が狭くなって
長辺方向（ビット線方向）に縮んでいる。これにより、
メモリセル面積および低電圧下における動作の安定性
は、図７に示す従来のものと同等のままでビット線間隔
が広くなっている。
線型ＳＲＡＭセルは、ドライバトランジスタＤＴ1 ，Ｄ
Ｔ2 がワード線ＷＬ1 ，ＷＬ2 に対して斜めに配置され
ていることから、短辺（ワード線方向）の長さが大きく
なり、またワード線ＷＬ1 ，ＷＬ2 の間隔が狭くなって
長辺方向（ビット線方向）に縮んでいる。これにより、
メモリセル面積および低電圧下における動作の安定性
は、図７に示す従来のものと同等のままでビット線間隔
が広くなっている。
【００１３】また、アクティブ領域ＡＣＶ1 ，ＡＣＶ2
の幅に対してゲート電極であるワード線ＷＬ1 ，ＷＬ2
の幅はやや大きくしているが（１．２倍）、これらが斜
めに交わることにより電気特性としては、ゲート長が実
効的にワード線の幅よりも長い場合の特性が得られる。
その結果、図７に示す従来のセルと同等の特性を保持し
つつ、ワード線ＷＬ1，ＷＬ2 間の幅を図７のセルより
も狭くでき、メモリセルのビット線方向の長さをさらに
縮小できる。
の幅に対してゲート電極であるワード線ＷＬ1 ，ＷＬ2
の幅はやや大きくしているが（１．２倍）、これらが斜
めに交わることにより電気特性としては、ゲート長が実
効的にワード線の幅よりも長い場合の特性が得られる。
その結果、図７に示す従来のセルと同等の特性を保持し
つつ、ワード線ＷＬ1，ＷＬ2 間の幅を図７のセルより
も狭くでき、メモリセルのビット線方向の長さをさらに
縮小できる。
【００１４】なお、シェアドコンタクトＣSH1 ，ＣSH2
は記憶ノードであるアクティブ領域ＡＣＶ1 ，ＡＣＶ2
とドライバトランジスタＤＴ1 ，ＤＴ2 のゲート電極と
を、および上層の図示しない負荷素子との接続を行うも
のであるが、これを行えるのは１個のシェアドコンタク
トに限られることはない。
は記憶ノードであるアクティブ領域ＡＣＶ1 ，ＡＣＶ2
とドライバトランジスタＤＴ1 ，ＤＴ2 のゲート電極と
を、および上層の図示しない負荷素子との接続を行うも
のであるが、これを行えるのは１個のシェアドコンタク
トに限られることはない。
【００１５】以上説明したように、本実施例によれば、
スプリットワード線型ＳＲＡＭセルにおいて、ワード線
ＷＬ1 ，ＷＬ2 間に配置するドライバトランジスタＤＴ
1 ，ＤＴ2 をゲート電極とアクティブ領域とを直交さ
せ、２個を互いに反平行にし、かつワード線ＷＬ1 ，Ｗ
Ｌ2 に対して斜めに傾けて配置したので、セルのワード
線方向の長さが大きくなり、またワード線ＷＬ1 ，ＷＬ
2 の間隔が狭くなってビット線方向に縮んだ構造となる
ことから、メモリセル面積および低電圧下における動作
の安定性は、図７に示す従来のものと同等のままでビッ
ト線間隔を広くできる。その結果、ビット線間に付く大
きな容量を充放電するための時間を短縮化でき、アクセ
ス時間の向上等を図れる。また、主にＡｌからなるビッ
ト線の加工が容易となり、またマイグレーションによる
信頼性の問題を解消できる等の利点がある。
スプリットワード線型ＳＲＡＭセルにおいて、ワード線
ＷＬ1 ，ＷＬ2 間に配置するドライバトランジスタＤＴ
1 ，ＤＴ2 をゲート電極とアクティブ領域とを直交さ
せ、２個を互いに反平行にし、かつワード線ＷＬ1 ，Ｗ
Ｌ2 に対して斜めに傾けて配置したので、セルのワード
線方向の長さが大きくなり、またワード線ＷＬ1 ，ＷＬ
2 の間隔が狭くなってビット線方向に縮んだ構造となる
ことから、メモリセル面積および低電圧下における動作
の安定性は、図７に示す従来のものと同等のままでビッ
ト線間隔を広くできる。その結果、ビット線間に付く大
きな容量を充放電するための時間を短縮化でき、アクセ
ス時間の向上等を図れる。また、主にＡｌからなるビッ
ト線の加工が容易となり、またマイグレーションによる
信頼性の問題を解消できる等の利点がある。
【００１６】また、アクセストランジスタＡＴ1 ，ＡＴ
2 は、ワード線ＷＬ1 ，ＷＬ2 に対してアクティブ領域
を斜めに交差させて配置したので、電気特性としては、
ゲート長が実効的にワード線の幅よりも長い場合の特性
が得られる。その結果、図７に示す従来のセルと同等の
特性を保持しつつ、ワード線ＷＬ1，ＷＬ2 間の幅を狭
くでき、メモリセルのビット線方向の長さをさらに縮小
できる。
2 は、ワード線ＷＬ1 ，ＷＬ2 に対してアクティブ領域
を斜めに交差させて配置したので、電気特性としては、
ゲート長が実効的にワード線の幅よりも長い場合の特性
が得られる。その結果、図７に示す従来のセルと同等の
特性を保持しつつ、ワード線ＷＬ1，ＷＬ2 間の幅を狭
くでき、メモリセルのビット線方向の長さをさらに縮小
できる。
【００１７】図２は、本発明に係るスプリットワード線
型ＳＲＡＭのセルパターン構造の第２の実施例を示すレ
イアウト図である。本実施例は、アクセストランジスタ
ＡＴ1 ，ＡＴ2 のアクティブ領域ＡＣＶ1，ＡＣＶ2 の
ワード線ＷＬ1 ，ＷＬ2 に対する傾きを、上述した第１
の実施例を示す図１の構造とは、反対方向にしたもので
ある。
型ＳＲＡＭのセルパターン構造の第２の実施例を示すレ
イアウト図である。本実施例は、アクセストランジスタ
ＡＴ1 ，ＡＴ2 のアクティブ領域ＡＣＶ1，ＡＣＶ2 の
ワード線ＷＬ1 ，ＷＬ2 に対する傾きを、上述した第１
の実施例を示す図１の構造とは、反対方向にしたもので
ある。
【００１８】本第２の実施例においても、上述した第１
の実施例の効果と同様の効果を得ることができる。
の実施例の効果と同様の効果を得ることができる。
【００１９】図３は、本発明に係るスプリットワード線
型ＳＲＡＭのセルパターン構造の第３の実施例を示すレ
イアウト図である。本実施例は、上述した第１の実施例
を示す図１のスプリットワード線型ＳＲＡＭセルをアレ
イ状に配置、展開したものである。本実施例では、ワー
ド線を挟んでビット線コンタクトＣBL2 を共有化するよ
うな配置構成となっている。
型ＳＲＡＭのセルパターン構造の第３の実施例を示すレ
イアウト図である。本実施例は、上述した第１の実施例
を示す図１のスプリットワード線型ＳＲＡＭセルをアレ
イ状に配置、展開したものである。本実施例では、ワー
ド線を挟んでビット線コンタクトＣBL2 を共有化するよ
うな配置構成となっている。
【００２０】特に、本実施例においては、たとえば図３
中αで示すように、ビット線コンタクトの間のスペース
でワード線の幅を部分的に広げても良く、これによりワ
ード線の抵抗を低減しワード線における遅延を抑制で
き、高速化を図れる利点がある。
中αで示すように、ビット線コンタクトの間のスペース
でワード線の幅を部分的に広げても良く、これによりワ
ード線の抵抗を低減しワード線における遅延を抑制で
き、高速化を図れる利点がある。
【００２１】図４は、本発明に係るスプリットワード線
型ＳＲＡＭのセルパターン構造の第４の実施例を示すレ
イアウト図である。本実施例は、上述した第３の実施例
と同様に、図１のスプリットワード線型ＳＲＡＭセルを
アレイ状に配置、展開したものであるが、ワード線を挟
んでビット線コンタクトＣBL2 を共有化するのではな
く、各セルをいわゆる平行移動した形の配置構成となっ
ている。本実施例においても、上述した第３の実施例と
同様の効果を得ることができる。
型ＳＲＡＭのセルパターン構造の第４の実施例を示すレ
イアウト図である。本実施例は、上述した第３の実施例
と同様に、図１のスプリットワード線型ＳＲＡＭセルを
アレイ状に配置、展開したものであるが、ワード線を挟
んでビット線コンタクトＣBL2 を共有化するのではな
く、各セルをいわゆる平行移動した形の配置構成となっ
ている。本実施例においても、上述した第３の実施例と
同様の効果を得ることができる。
【００２２】図５は、本発明に係るスプリットワード線
型ＳＲＡＭのセルパターン構造の第５の実施例を示すレ
イアウト図である。本構造は、ＴＦＴ負荷型ＳＲＡＭセ
ルではなく、高抵抗負荷型ＳＲＡＭセルを構成するた
め、図１に示す層のさらに上層のレイアウトを示してい
る。図５において、ＰＬ２は第２ポリシリコン層、ＰＬ
３は第３ポリシリコン層、ＲＬは高抵抗部分をそれぞれ
示している。
型ＳＲＡＭのセルパターン構造の第５の実施例を示すレ
イアウト図である。本構造は、ＴＦＴ負荷型ＳＲＡＭセ
ルではなく、高抵抗負荷型ＳＲＡＭセルを構成するた
め、図１に示す層のさらに上層のレイアウトを示してい
る。図５において、ＰＬ２は第２ポリシリコン層、ＰＬ
３は第３ポリシリコン層、ＲＬは高抵抗部分をそれぞれ
示している。
【００２３】本実施例では、第２ポリシリコン層ＰＬ２
を全面敷き詰め型のグランド配線に用いている。また、
第３ポリシリコン層ＰＬ３は電源電圧ＶCC配線および高
抵抗を構成するために用いており、またシェアドコンタ
クトＣSH1 ，ＣSH2 を通して記憶ノードであるアクティ
ブ領域とドライバトランジスタのゲート電極とを（およ
び第３ポリシリコン層ＰＬ３とを）相互に接続してい
る。また、本実施例では、電源電圧ＶCC配線を横方向
（ワード線方向）に接続している。
を全面敷き詰め型のグランド配線に用いている。また、
第３ポリシリコン層ＰＬ３は電源電圧ＶCC配線および高
抵抗を構成するために用いており、またシェアドコンタ
クトＣSH1 ，ＣSH2 を通して記憶ノードであるアクティ
ブ領域とドライバトランジスタのゲート電極とを（およ
び第３ポリシリコン層ＰＬ３とを）相互に接続してい
る。また、本実施例では、電源電圧ＶCC配線を横方向
（ワード線方向）に接続している。
【００２４】本実施例においても、上述した第１の実施
例の効果と同様の効果を得ることができる。
例の効果と同様の効果を得ることができる。
【００２５】図６は、本発明に係るスプリットワード線
型ＳＲＡＭのセルパターン構造の第６の実施例を示すレ
イアウト図である。本実施例が、上述した第５の実施例
と異なる点は、電源電圧ＶCC配線を横方向（ワード線方
向）ではなく、縦方向（ビット線方向）接続し、高抵抗
部分ＲＬが第５の実施例のように屈曲せず、直線的でそ
の長さが短くなっている。
型ＳＲＡＭのセルパターン構造の第６の実施例を示すレ
イアウト図である。本実施例が、上述した第５の実施例
と異なる点は、電源電圧ＶCC配線を横方向（ワード線方
向）ではなく、縦方向（ビット線方向）接続し、高抵抗
部分ＲＬが第５の実施例のように屈曲せず、直線的でそ
の長さが短くなっている。
【００２６】本実施例においても、上述した第５の実施
例の効果と同様の効果を得ることができる。
例の効果と同様の効果を得ることができる。
【００２７】なお、上述した第５および第６の実施例に
おいて、高抵抗部分ＲＬをＴＦＴのソース、ドレインお
よびチャネルとし、ポリシリコン層を１層追加してＴＦ
Ｔのゲート電極とすることにより、容易にＴＦＴ負荷型
のメモリセルとすることができる。
おいて、高抵抗部分ＲＬをＴＦＴのソース、ドレインお
よびチャネルとし、ポリシリコン層を１層追加してＴＦ
Ｔのゲート電極とすることにより、容易にＴＦＴ負荷型
のメモリセルとすることができる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
メモリセル面積は従来のメモリセルと同等であるにもか
かわらず、ビット線ピッチを従来のスプリットワード線
型メモリセルよりも大きくでき、トランジスタの特性の
変動を抑制でき、低電圧下における動作の安定性を図れ
る利点がある。
メモリセル面積は従来のメモリセルと同等であるにもか
かわらず、ビット線ピッチを従来のスプリットワード線
型メモリセルよりも大きくでき、トランジスタの特性の
変動を抑制でき、低電圧下における動作の安定性を図れ
る利点がある。
【図１】本発明に係るスプリットワード線型ＳＲＡＭの
セルパターン構造の第１の実施例を示すレイアウト図で
ある。
セルパターン構造の第１の実施例を示すレイアウト図で
ある。
【図２】本発明に係るスプリットワード線型ＳＲＡＭの
セルパターン構造の第２の実施例を示すレイアウト図で
ある。
セルパターン構造の第２の実施例を示すレイアウト図で
ある。
【図３】本発明に係るスプリットワード線型ＳＲＡＭの
セルパターン構造の第３の実施例を示すレイアウト図で
ある。
セルパターン構造の第３の実施例を示すレイアウト図で
ある。
【図４】本発明に係るスプリットワード線型ＳＲＡＭの
セルパターン構造の第４の実施例を示すレイアウト図で
ある。
セルパターン構造の第４の実施例を示すレイアウト図で
ある。
【図５】本発明に係るスプリットワード線型ＳＲＡＭの
セルパターン構造の第５の実施例を示すレイアウト図で
ある。
セルパターン構造の第５の実施例を示すレイアウト図で
ある。
【図６】本発明に係るスプリットワード線型ＳＲＡＭの
セルパターン構造の第６の実施例を示すレイアウト図で
ある。
セルパターン構造の第６の実施例を示すレイアウト図で
ある。
【図７】従来のスプリットワード線型ＳＲＡＭセルのセ
ルパターン構造を示すレイアウト図である。
ルパターン構造を示すレイアウト図である。
ＢＬ1 ，ＢＬ2 …ビット線 ＷＬ1 ，ＷＬ2 …ワード線 ＤＵＦ1 ，ＤＵＦ2 …拡散層 ＡＴ1 ，ＡＴ2 …アクセストランジスタ ＤＴ1 ，ＤＴ2 …ドライバトランジスタ ＡＣＶ1 ，ＡＣＶ2 …アクティブ領域 ＣBL1 ，ＣBL2 …ビット線コンタクト ＣSH1 ，ＣSH2 …シェアドコンタクト ＣGD1 ，ＣGD2 …グランドコンタクト ＰＬ２…第２ポリシリコン層 ＰＬ３…第３ポリシリコン層 ＰＬ…高抵抗部分
Claims (4)
- 【請求項１】 ビット線に対して概直交するように配置
された２本のワード線の間に２個のドライバトランジス
タが配置され、これらワード線に接続されたアクセスト
ランジスタを介して記憶ノードがアクセスされるスタテ
ィック記憶セルであって、 上記２個のドライバトランジスタは、ゲート電極とアク
ティブ領域とを直交させ、互いに反平行とし、かつワー
ド線に対して斜めに傾けて配置されているスタティック
記憶セル。 - 【請求項２】 上記アクセストランジスタは、そのアク
ティブ領域がワード線に対して斜めに傾いて交差し、そ
の交差領域により形成されるチャネル領域が平行四辺形
の形状となるように配置されている請求項１記載のスタ
ティック記憶セル。 - 【請求項３】 アクセストランジスタのアクティブ領域
がドライバトランジスタのアクティブ領域と同一方向に
傾けて配置されている請求項２記載のスタティック記憶
セル。 - 【請求項４】 アクセストランジスタのアクティブ領域
がドライバトランジスタのアクティブ領域とは逆方向に
傾けて配置されている請求項２記載のスタティック記憶
セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169477A JPH0837241A (ja) | 1994-07-21 | 1994-07-21 | スタティック記憶セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169477A JPH0837241A (ja) | 1994-07-21 | 1994-07-21 | スタティック記憶セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837241A true JPH0837241A (ja) | 1996-02-06 |
Family
ID=15887280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6169477A Pending JPH0837241A (ja) | 1994-07-21 | 1994-07-21 | スタティック記憶セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837241A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980077674A (ko) * | 1997-04-22 | 1998-11-16 | 김영환 | 에스램 반도체 장치 |
| US6072714A (en) * | 1997-05-30 | 2000-06-06 | Nec Corporation | Static memory cell with a pair of transfer MOS transistors, a pair of driver MOS transistors and a pair of load elements |
| KR100658617B1 (ko) * | 2004-05-24 | 2006-12-15 | 삼성에스디아이 주식회사 | 발광표시 장치용 정적램 코어 셀 |
| US8130529B2 (en) | 2007-11-27 | 2012-03-06 | Fujitsu Semiconductor Limited | Semiconductor device |
| JP2013128148A (ja) * | 1999-05-12 | 2013-06-27 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1994
- 1994-07-21 JP JP6169477A patent/JPH0837241A/ja active Pending
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| US9286968B2 (en) | 1999-05-12 | 2016-03-15 | Renesas Electronics Corporation | Semiconductor integrated circuit device including SRAM cell array and a wiring layer for supplying voltage to well regions of SRAM cells provided on a region exterior of SRAM cell array |
| US9449678B2 (en) | 1999-05-12 | 2016-09-20 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US9646678B2 (en) | 1999-05-12 | 2017-05-09 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US9985038B2 (en) | 1999-05-12 | 2018-05-29 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| KR100658617B1 (ko) * | 2004-05-24 | 2006-12-15 | 삼성에스디아이 주식회사 | 발광표시 장치용 정적램 코어 셀 |
| US7733306B2 (en) | 2004-05-24 | 2010-06-08 | Samsung Mobile Display Co., Ltd. | SRAM core cell for light-emitting display |
| US8130529B2 (en) | 2007-11-27 | 2012-03-06 | Fujitsu Semiconductor Limited | Semiconductor device |
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