JPH03234059A - 半導体メモリ - Google Patents

半導体メモリ

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JPH03234059A
JPH03234059A JP2030918A JP3091890A JPH03234059A JP H03234059 A JPH03234059 A JP H03234059A JP 2030918 A JP2030918 A JP 2030918A JP 3091890 A JP3091890 A JP 3091890A JP H03234059 A JPH03234059 A JP H03234059A
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JP
Japan
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transistors
channel transistors
film
gate array
conductivity type
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JP2030918A
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Terumine Hirayama
照峰 平山
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Priority to US07/652,772 priority patent/US5225693A/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

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  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＭＯＳゲートアレイに搭載されたＳＲＡＭ
である半導体メモリに関するものである。
〔発明の概要〕
本発明は、上記の様な半導体メモリにおいて、ＣＭＯＳ
ゲートアレイのうちの一対ずつの第１及び第２導電型チ
ャネルトランジスタと一対の第１導電型チャネルトラン
ジスタのゲート電極上に形成した負荷抵抗とでメモリセ
ルを構成することによって、ＣＭＯＳゲートアレイを用
いているにも拘らず、メモリセルの面積が小さくて大容
量化が容易である様にしたものである。
〔従来の技術〕
ＣＭＯＳゲートアレイにＳＲＡＭを搭載する場合、従来
は完全ＣＭＯ３型にしていた。従って、第１図に示す様
なＣＭＯＳゲートアレイでは、４個のＮチャネルトラン
ジスタと４個のＰチャネルトランジスタと基板コンタク
ト部とから成る単位セルの１個でメモリセルの１個を構
成していた。
但し、ＣＭＯＳゲートアレイの単位セルのうちの２個の
Ｐチャネルトランジスタは、未使用のまま残されている
。
〔発明が解決しようとする課題〕
しかし、上述の様に１個のメモリセルのために４個ずつ
即ち２対ずつのＮチャネルトランジスタ及びＰチャネル
トランジスタを占有すると、メモリセルの面積が大きく
、大容量化が難しい。
〔課題を解決するための手段〕
本発明による半導体メモリでは、ＣＭＯＳゲートアレイ
のうちの一対の第１導電型チャネルトランジスタがフリ
ップフロップ２０の駆動用のトランジスタ２１．２２に
なっており、前記一対の第１導電型チャネルトランジス
タのゲート電極２１ａ、２２ａ上に前記フリップフロッ
プ２０の負荷抵抗３１．３２が形成されており、前記Ｃ
ＭＯＳゲートアレイのうちの一対の第２導電型チャネル
トランジスタが転送用のトランジスタ２３．２４になっ
ている。
〔作用〕 本発明による半導体メモリでは、１個のメモリセル１５
を構成するためのトランジスタ２１〜２４として、一対
ずつの第１及び第２導電型チャネルトランジスタしか使
用していない。
しかも、フリップフロップ２０の負荷抵抗３１．３２は
一対の第１導電型チャネルトランジスタのゲート電極２
１ａ、２２ａ上に形成されているので、負荷抵抗３１．
３２に専用の領域が不要である。
〔実施例〕
以下、本発明の一実施例を、第１図〜第４図を参照しな
がら説明する。
本実施例は、第４図に示す様なメモリセルを有する抵抗
負荷型ＭＯ３−３ＲＡＭを、ＣＭＯＳゲートアレイに搭
載したものである。
第１図は、ＣＭＯＳゲートアレイのうちのメモリセル部
を示している。このメモリセル部におけるＣＭＯＳゲー
トアレイの単位セル１工は、Ｎチャネルトランジスタ部
１２とＰチャネルトランジスタ部１３と基板コンタクト
部１４とから成っている。そして、１個の単位セル１１
と同じ面積で、２個のメモリセル１５が構成されている
。
フリップフロップ２０の駆動用のトランジスタ２１．２
２はＮチャネルトランジスタによって構成されており、
転送用のトランジスタ２３．２４はＰチャネルトランジ
スタによって構成されている。
半導体基板２５中であってＬＯＧＯ３膜２６に囲まれて
いる領域には、トランジスタ２１〜２４のソース・ドレ
イン領域になっている不純物領域２７ａ〜２７ｈが形成
されている。
半導体基板２５上の絶縁膜（図示せず）上には、トラン
ジスタ２１〜２４のゲート電極２ｉａ〜２４ａが、第１
層目の多結晶Ｓｔ膜によって形成されている。
ゲート電極２２ａ、２１ａ上の眉間絶縁膜２８（第２図
）上には、第２層目の多結晶Ｓｉ膜によってゲート電極
２２ａ、２１ａと同じパターンの負荷抵抗３１．３２が
形成されている。これらの負荷抵抗３１．３２は、眉間
絶縁膜２８を貫通するコンタクト孔３３ａ、３３ｂを介
して、ゲート電極２２ａ、２１ａに夫々接続されている
。
負荷抵抗３１．３２やゲート電極２３ａ、２４ａ等は眉
間絶縁膜３４（第２図）によって覆われており、この眉
間絶縁膜３４上には、第１層目のへ２膜によって接地線
３５、電源線３６、ビ・ント線３７．３８及び配線４１
〜４４が形成されている。
接地線３５、ビット線３７．３８及び配線４４は、その
下層の絶縁膜を貫通する様に形成されているコンタクト
孔４５ａ〜４５ｆを介して１．不純物領域２７ｂ、２７
ｄ、２７ｉ、２７ｆ、２７ｈ、２７ｊに夫々接続されて
いる。また電源線３６は、コンタクト孔４５ｇ、４５ｈ
を介して、負荷抵抗３１．３２に接続されている。
一方、配線４１は、コンタクト孔４５ｉ〜４５ｋを介し
て、負荷抵抗３１と不純物領域２７ａ、２７ｅとを互い
に接続しており、配線４２は、コンタクト孔４５ｆ〜４
５ｎを介して、負荷抵抗３２と不純物領域２７ｅ、２７
ｇとを互いに接続している。また配線４３は、コンタク
ト孔４５　ｏ、４５ｐを介して、ゲート電極２３ａ、２
４ａを互いに接続している。
接地線３５等を形成している第１層目のＡｌ膜等は別の
眉間絶縁膜（図示せず）によって覆われており、この層
間絶縁膜上には、第２層目の１膜によってワード線４６
及び配線４７が形成されている。
ワード線４６は、上記の眉間絶縁膜を貫通ずる様に形成
されているコンタクト孔４８ａを介して、配線４３に接
続されている。また配線４７は、コンタクト孔４８ｂ、
４８ｃを介して、電源線３６と配線４４とを互いに接続
している。
第２図は、負荷抵抗３１とこの負荷抵抗３１に接続され
ている電源線３６及び配線４１との製造工程を示してい
る。なお、第２図を簡明にするために、コンタクト孔４
５ｇ、４５ｉの近傍以外におけるｉ膜の図示は省略しで
ある。
この製造工程では、第２Ａ図に示す様に、まずＬＯＧＯ
３膜２６を半２６基板２５の表面に形成し、次いでゲー
ト電極２２ａ等を形成するための第１層目の多結晶Ｓｉ
膜を半導体基板２５上に堆積させる。
次に、第２Ｂ図に示す様に、第１層目の多結晶Ｓｉ膜上
に層間絶縁膜２８を形成し、更にコンタクト孔３３ａを
形成するためのレジスト５１をパタニングする。
そして、第２Ｃ図に示す様に、レジスト５１を用いて層
間絶縁膜２８にコンタクト孔３３ａを開孔し、次いで負
荷抵抗３１等を形成するための第２層目の多結晶Ｓｉ膜
を堆積させる。なおこの直後に、レジスト（図示せず）
を用いて、Ｐチャネルトランジスタ部１３における第２
層目の多結晶Ｓｉ膜を除去しておく。
その後、第２Ｄ図に示す様に、ゲート電極２１ａ〜２４
ａのパターンにレジスト５２をバターニングする。
そして更に、第２Ｅ図に示す様に、レジスト５２を用い
て、第２層目の多結晶Ｓｉ膜、層間絶縁膜２８及び第１
層目の多結晶Ｓｉ膜を順次にエツチングした後、眉間絶
縁膜３４を形成する。ＣＭＯＳゲートアレイの場合、こ
の状態をマスクスライスとして保管しておくのが通例で
ある。
次に、コンタクト孔４５ｇ、４５ｉ等を形成するための
レジスト５３をバターニングし、第２Ｆ図に示す様に、
レジスト５３を用いたコンタクト孔４５ｇ、４５ｉ等の
開孔と層間絶縁膜３４のリフローとを行う。
そして、第２Ｇ図に示す様に、第１層目のＡｌ膜によっ
て電源線３６や配線４１等を形成し、更に第２層目のＡ
ｌ膜（図示せず）以降の配線を形成した後、パッシベー
ション膜（図示せず）を形成して、ＳＲＡＭを完成させ
る。
なお、第２図及び以上の説明はトランジスタ２２につい
てのものであるが、トランジスタ２１についても同様に
且つ同時に製造する。
マスクスライスのうちでＳＲＡＭとして用いる部分は第
２図に示した様にして製造するが、第２層目の多結晶Ｓ
ｉ膜を使用しない部分では、電源線である第１層目のｉ
膜と第１層目の多結晶Ｓｉ膜とを接続させる必要のある
場合が考えられる。
第３図は、この様な部分での製造工程を示している。即
ち、第３Ａ図に示す様に、レジスト５３を用いて眉間絶
縁膜３４をエツチングすることによって、Ｎチャネルト
ランジスタ部１２では第２層目の多結晶Ｓｉ膜５４に達
するコンタクト孔５５ａ、５５ｂを形成し、Ｐチャネル
トランジスタ部１３では第１層目の多結晶Ｓｉ膜５６に
達するコンタクト孔５５ｃ、５５ｄを形成する。
次に、第３Ｂ図に示す様に、電源線を接続すべきコンタ
クト孔５５ａの近傍のみを露出させる様に、レジスト５
７をバターニングする。
そして、第３Ｃ図に示す様に、レジスト５３．５７を用
いて、コンタクト孔５５ａ内の多結晶Ｓｉ膜５４と層間
絶縁膜２８とをエツチングする。
その後、第３Ｄ図に示す様に、レジスト５３．５７を除
去し、眉間絶縁膜３４をリフローさせた後、第１層目の
Ａｌ膜５８をパターニングすることによって、電源線や
その他の配線を形成する。
〔発明の効果〕
本発明による半導体メモリでは、１個のメモリセルを構
成するためのトランジスタとして一対ずつの第１及び第
２導電型チャネルトランジスタしか使用しておらず、し
かも負荷抵抗に専用の領域が不要であるので、ＣＭＯＳ
ゲートアレイを用いているにも拘らず、メモリセルの面
積が小さくて大容量化が容易である。
Ｍのメモリセルの等価回路図である。
なお図面に用いた符号において、 １５・−−−−−−・・−・−・−・・・メモリセル２
０−　・・・−・・・・−・フリップフロップ２１．２
２−・−−−−−・−駆動用のトランジスタ２１ａ、２
２ａ・・−一−−−ゲート電極２３．２４・−−−一−
−−−−・転送用のトランジスタ３１．３２−・・・・
・−負荷抵抗 である。

Claims (1)

  1. 【特許請求の範囲】 フリップフロップと転送用のトランジスタとでメモリセ
    ルが構成されている半導体メモリにおいて、 ＣＭＯＳゲートアレイのうちの一対の第１導電型チャネ
    ルトランジスタが前記フリップフロップの駆動用のトラ
    ンジスタになっており、 前記一対の第１導電型チャネルトランジスタのゲート電
    極上に前記フリップフロップの負荷抵抗が形成されてお
    り、 前記ＣＭＯＳゲートアレイのうちの一対の第２導電型チ
    ャネルトランジスタが前記転送用のトランジスタになっ
    ている半導体メモリ。
JP2030918A 1990-02-09 1990-02-09 半導体メモリ Pending JPH03234059A (ja)

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EP91101696A EP0441379B1 (en) 1990-02-09 1991-02-07 Semiconductor memory
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DE69119920D1 (de) 1996-07-11
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