JPH04352476A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、少なくとも３層以上
の多結晶Ｓｉもしくはポリサイド配線を有する集積回路
、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａ
ｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ
　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）など
におけるコンタクト部分のコンタクト抵抗の不安定性と
、アルミカバレージの低さとを解決できるようにした半
導体装置に関するものである。

【０００２】

【従来の技術】図２に従来の半導体装置の一例を断面図
として示す。この図２において、１００はＳｉ半導体基
板、１０１はこの半導体基板１００と反対の導電型を有
するウエル層であり、Ｓｉ半導体基板１００には、この
Ｓｉ半導体基板１００とは反対の導電型を有する拡散層
１０２，１０３が形成されており、ウエル層１０１には
、このウエル層１０１とは反対の導電型の拡散層１０４
，１０５が形成されている。

【０００３】Ｓｉ半導体基板１００上において、拡散層
１０２と１０３を跨ぐようにして、薄いゲート絶縁膜１
０９が形成されており、同様にして、ウエル層１０１上
において、拡散層１０４と１０５を跨ぐようにして、薄
いゲート絶縁膜１１１が形成されている。これらの薄い
ゲート絶縁１０９，１１１上には、それぞれゲート電極
１１０，１１２が形成されている。

【０００４】また、Ｓｉ半導体基板１００およびウエル
層１０１上には、能動領域を分離するための厚いフィー
ルド酸化膜１０６，１０７，１０８が形成されている。

【０００５】これらのフィールド酸化膜１０６〜１０８
上には、第１層目の電極配線１１３，１１４，１１５が
配置され、これらの第１層目の電極配線１１３〜１１５
を絶縁膜１１８〜１２０で被覆している。この絶縁膜１
１８〜１２０は通常リン、ボロンを含むＣＶＤ絶縁膜が
用いられている。

【０００６】これらの絶縁膜１１８〜１２０上には、第
２層目の電極配線１１６，１１７が形成されている。こ
の第２層目の電極配線１１６，１１７と第１層目の電極
配線１１３〜１１５とを絶縁膜１１８〜１２０で絶縁す
るようになっている。

【０００７】さらに、第２層目の電極配線１１６，１１
７上には、絶縁膜１２１，１２２，１２３が形成されて
いる。これらの絶縁膜１２１〜１２３は上記第２層目の
電極配線１１６，１１７と図示しない第３層目の電極配
線とを絶縁するためのものである。この第３層目の電極
配線は、通常ＤＲＡＭもしくはＳＲＡＭデバイスでは、
メモリ部に用いられている。

【０００８】上記絶縁膜１２３，１２２，１２１上には
、それぞれ絶縁膜１２４，１２５，１２６が形成されて
いる。これらの絶縁膜１２４〜１２６は上記図示しない
第３層目の配線と上層アルミ系配線１３０，１３１，１
３２，１３３とを分離するための絶縁膜である。この絶
縁膜１２４〜１２６はリン、ボロンを含むＣＶＤ絶縁膜
からなるものである。

【０００９】１４０と１４１、１４２と１４４はそれぞ
れ上記拡散層１０２と１０３上の前記複合絶縁膜に開孔
されたコンタクトホールである。すなわち、コンタクト
ホール１４０は絶縁膜１１８，１２３，１２４に開孔さ
れ、拡散層１０２とアルミ系配線１３０とを接続するた
めのものであり、コンタクトホール１４１は絶縁膜１１
９，１２２，１２５に開孔され、拡散層１０３とアルミ
系配線１３１とを接続するためのものである。

【００１０】同様にして、コンタクトホール１４２は、
絶縁膜１１９，１２２，１２５に開孔して、拡散層１０
４とアルミ系配線１３２と接続するためのものであり、
コンタクトホール１４４は絶縁膜１２０，１２１，１２
６を開孔して、拡散層１０５とアルミ系配線１３３と接
続するためのものである。

【００１１】

【発明が解決しようとする課題】しかしながら、上記構
成の半導体装置では、アルミ系配線を除き、少なくとも
３層以上の配線を有する集積回路では、各層間の分離絶
縁膜の全体合計膜厚が厚くなり、Ｓｉ半導体基板１００
上の拡散層などへの接続を図ろうとした場合、開孔部の
アスペクト比が増大し、アルミカバレージの低下による
歩留、信頼性への影響が大であり、微細化するうえで大
きな障害となっていた。

【００１２】図３は図２の平面図である。この図３にお
いて、１６０はゲート電極、１６２は能動領域であり、
ゲート電極１６０以外が拡散層となる。２２０は拡散層
上に開孔されるべきコンタクトホールである。１６３，
１６４はフィールド酸化膜上に配置されたゲート電極配
線であり、第１層目と第２層目がオンラインで配置され
ている。

【００１３】通常のコンタクトホール２２０を配置する
場合は、コンタクトホール２２０は安定なコンタクト抵
抗が得られる範囲で最大の大きさとし、かつ歩留りを良
くするために、対ゲート電極余裕２００，２０１を十分
とる必要があった。

【００１４】すなわち、対ゲート電極余裕を最小にし、
かつコンタクトホールを最小にすることが微細化を図る
うえでの必要条件となっているが、従来では図３に示す
ように、アルミカバレージを大幅に犠牲にすることとな
っていた。

【００１５】そこで、この従来の欠点を解消すべく提案
された別の従来の半導体装置の構成を示したのが図４の
断面図である。この図４では、微細なコンタクトホール
に、ポリＳｉもしくはシリサイド１５０，１５１，１５
２，１５３を埋め込む方法により、アルミのカバレージ
を向上させる方法であるが、埋め込むプロセス、抵抗を
安定化させる方法が不十分であり、未だ実用レベルでは
使えない状況である。なお、この図４において、その他
の部分は図２と同様であり、図２と同一部分には同一符
号を付すのみにとどめている。

【００１６】上記からも明らかかなように、ＣＭＯＳ構
造を用いるメモリ（ＤＲＡＭ，ＳＲＡＭ）では、メモリ
セルの高集積化にともない、Ｘ，Ｙデコーダピッチ、セ
ンスアンプなどのパターン設計基準が厳しくなる。特に
ＮチャンネルＭＯＳトランジスタの拡散層に接続するコ
ネクタ部に流れる電流密度が大きく、アルミカバレージ
の許容値を満足することが困難になりつつある。

【００１７】この発明は前記従来技術が持っている問題
点のうち、微細化するうえで障害となるコンタクト抵抗
の不安定性と、アルミカバレージの低さの点について解
決した半導体装置を提供するものである。

【００１８】

【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体装置において、ＮチャンネルＭ
ＯＳトランジスタの拡散層部のコンタクト接続にポリサ
イド配線を用い、ＰチャンネルＭＯＳトランジスタの拡
散層部のコンタクト接続には、アルミ配線を適用したも
のである。

【００１９】

【作用】この発明によれば、以上のように半導体装置を
構成したので、ＮチャンネルＭＯＳトランジスタの拡散
層部のコンタクトには、ポリサイド配線で接続するため
に、アルミ配線と拡散層部が直接接続される場合に懸念
されるコンタクト抵抗の不安定性とアルミカバレージの
低下を考慮する必要がなくなり、かつＰチャンネルＭＯ
Ｓトランジスタの拡散層部のコンタクト接続には、アル
ミ配線で接続してもこの拡散層部の全体の占める割合が
小さく、電流密度も小さく微細化を妨げることがなく、
したがって、前記問題点を除去できる。

【００２０】

【実施例】以下、この発明の半導体装置の実施例につい
て図面に基づき説明する。図１（ａ）〜図１（ｅ）はこ
の発明の半導体装置を得るための工程断面図であり、こ
の図１（ａ）〜図１（ｅ）により説明する。

【００２１】まず、図１（ａ）に示すように、Ｓｉ半導
体基板１上に、このＳｉ半導体基板１とは反対の導電型
のウエル層２を形成するとともに、Ｓｉ半導体基板１に
は、このＳｉ半導体基板１とは反対の導電型の拡散層５
，６を形成しており、ＮチャンネルＭＯＳトランジスタ
の寿命を長くするためのＬＤＤ（Ｌｉｇｈｌｙ　Ｄｏｐ
ｅｄ　ＤｒａｉｎＳｔｒｕｃｔｕｒｅ）構造となってい
る。

【００２２】同様にして、ウエル層２には、このウエル
層２とは反対の導電型を有する拡散層３，４を形成して
おり、ＰチャンネルＭＯＳトランジスタの寿命を長くす
るために、ＬＤＤ構造となっている。

【００２３】また、上記Ｓｉ半導体基板１上およびウエ
ル層２上には、分離のための厚いフィールド酸化膜５１
，５２，５３が形成されているとともに、Ｓｉ半導体基
板１上において、拡散層５，６を跨ぐように、薄いゲー
ト絶縁膜７が形成されており、このゲート絶縁膜７上に
ゲート電極８が形成されている。

【００２４】同様にして、ウエル層２上において、拡散
層３，４を跨ぐように、薄いゲート絶縁膜９が形成され
ている。このゲート絶縁膜９上にゲート電極１０が形成
されている。

【００２５】フィールド酸化膜５１，５２，５３上には
、それぞれ上記ゲート電極８，１０と同一材料よりなる
電極配線１１と１２、１３と１４、１５がそれぞれ配置
されている。

【００２６】次に、図１（ｂ）に示すように前記電極配
線１１〜１５上に分離のための絶縁膜５５を堆積する。 ここで絶縁膜５５はＣＶＤ絶縁膜が用いられ、ボロン、
リンを含む絶縁膜を用い、熱処理リフローされることも
ある。

【００２７】この後、第２層目電極配線１７，１８がパ
ターン形成され、さらに絶縁膜１６が全面に堆積される
。通常この絶縁膜１６としては、リン、ボロンを含むＣ
ＶＤ酸化膜が適用され、平滑化のため熱処理リフロー処
理が成される。また時として、不純物が添加されないＣ
ＶＤ酸化膜が用いられることもあるが、この発明の主旨
を損うものではない。

【００２８】次に、図１（ｃ）に示すように、Ｎ型の導
電型を有する拡散層５，６上のみに開孔部１９，２０を
拡散層５，６に達するまで開孔する。

【００２９】その後、全面にポリサイド膜を形成し、メ
モリセル部のパターニングと同時に拡散層５，６からの
引き出し部２１，２２を形成する。

【００３０】このポリサイド膜は通常Ｗシリサイドまた
はＭｏシリサイドとポリＳｉの２層構造から構成され、
メモリセル部分では、ビット線として用いられることが
多い。

【００３１】次に、全面に上層アルミ配線と分離するた
めのリン、ボロンを含むＣＶＤ絶縁膜を堆積させ、熱処
理リフローにより平滑化した後、図１（ｄ）に示すよう
に、Ｐ型拡散層３，４上および前記Ｎ型拡散層５，６か
ら引き出したポリサイド配線上にそれぞれ開孔部５６と
５７、２８と２９を形成する。

【００３２】なお、２５，２４，２６，２３，２７は前
記開孔されない部分のＣＶＤ絶縁膜であり、図１（ｄ）
に示す構造を得る。この後全面にアルミを主体とする配
線層を堆積させ、所定のパターン６１，６５，６２，６
３を公知のホトリソ、エッチング技術により得ることに
より、図１（ｅ）に示す構造とする。パターン６１と６
５はそれぞれ開孔部２８，２９を通して引き出し部２１
，２２に接続され、パターン６２と６３はそれぞれＰ型
拡散層３，４に接続される。

【００３３】

【発明の効果】以上詳細に説明したように、この発明で
は、Ｎ型拡散層部の接続に対してはメモリセルの配線と
して用いるポリサイド膜を使用するため、アルミ配線と
拡散層が直接接続される場合に懸念されるコンタクト抵
抗の不安定性、アルミカバレージの低下を考慮すること
なく、パターン配置の微細化が達成される。

【００３４】一方、Ｐ型拡散層の接続に対しては、アル
ミの直接コンタクトを使用するが、Ｐ型拡散層が全体の
占める割合は小さく、従来の基準を用いても微細化の妨
げになることはないと同時に、流れる電流密度も小さく
、アルミのカバレージ低下を懸念する必要はない。

【図面の簡単な説明】

【図１】この発明の半導体装置の一実施例を製造するた
めの工程断面図。

【図２】従来の半導体装置の断面図。

【図３】図２の要部の平面図。

【図４】従来の別の半導体装置の断面図。

【符号の説明】

１　　Ｓｉ半導体基板 ２　　ウエル層 ３　　拡散層 ４　　拡散層 ５　　拡散層 ６　　拡散層 ７　　ゲート絶縁膜 ８　　ゲート電極 ９　　ゲート絶縁膜 １０　　ゲート電極 １１　　電極配線 １２　　電極配線 １３　　電極配線 １４　　電極配線 １５　　電極配線 １６　　絶縁膜 １７　　第２層目電極配線 １８　　第２層目電極配線 １９　　開孔部 ２０　　開孔部 ２１　　引き出し部 ２２　　引き出し部 ２３　　ＣＶＤ絶縁膜 ２４　　ＣＶＤ絶縁膜 ２５　　ＣＶＤ絶縁膜 ２６　　ＣＶＤ絶縁膜 ２７　　ＣＶＤ絶縁膜 ２８　　開孔部 ２９　　開孔部 ５１　　フィールド酸化膜 ５２　　フィールド酸化膜 ５３　　フィールド酸化膜 ５６　　開孔部 ５７　　開孔部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基板上に形成された第１導電型
   のＭＯＳトランジスタと、上記半導体基板上に、それと
   は導電型の異なるウエル層に形成された第２導電型ＭＯ
   Ｓトランジスタと、上記第１導電型ＭＯＳトランジスタ
   と、第２導電型のＭＯＳトランジスタの能動領域の分離
   のための、フィールド酸化膜上に形成した第１層目電極
   配線上に堆積された不純物を含む第１絶縁膜と、この第
   １絶縁膜上に配置され、第２層目電極配線を介して全面
   に形成された第２絶縁膜と、上記第１導電型のＭＯＳト
   ランジスタの拡散層まで、上記第１および第２の絶縁膜
   を開孔して形成された開孔部を含むようにパターン化し
   た、少なくともポリＳｉを含む第３の電極配線と、この
   第３の電極配線、および第２導電型のＭＯＳトランジス
   タの拡散層上に開孔部を有するように、全面に形成され
   た第３の絶縁膜と、上記第３の電極配線と、上記第２導
   電型のＭＯＳトランジスタの拡散層に接続され、アルミ
   を主体とするパターン化された配線層と、よりなる半導
   体装置。