JPH0613576A - スタック形半導体構造体及びその形成方法 - Google Patents
スタック形半導体構造体及びその形成方法Info
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- JPH0613576A JPH0613576A JP3138644A JP13864491A JPH0613576A JP H0613576 A JPH0613576 A JP H0613576A JP 3138644 A JP3138644 A JP 3138644A JP 13864491 A JP13864491 A JP 13864491A JP H0613576 A JPH0613576 A JP H0613576A
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Abstract
(57)【要約】
【目的】半導体チップにスタック形タングステン・ゲー
トＰＦＥＴデバイスを形成する方法及びその方法により
得られる構造体を提供する。 【構成】本発明によるスタック形半導体構造体は、活性
領域（21）とポリシリコン・ライン（23-1，…）の少な
くとも１つと接触し、その上方部分がＳＰＦＥＴデバイ
ス（Ｐ２）のゲート電極と相互接続導体の両方または一
方を形成しており、１組の金属接点スタッド（30-1，
…）を備えた半導体基板（１８、１９）に形成される厚
い不活性化層（26/27）と、薄い絶縁層（31）の上に形
成され、その所定の部分が、所定のＰＦＥＴデバイス本
体（P2）のソース、ドレイン、及び、チャネル領域を形
成し、ソース及びドレイン領域の少なくとも一方が接触
開口部を介して金属接点スタッド（30-4）と接触するよ
うになっている複数のポリシリコン・ランド（33-1）と
を含む。
トＰＦＥＴデバイスを形成する方法及びその方法により
得られる構造体を提供する。 【構成】本発明によるスタック形半導体構造体は、活性
領域（21）とポリシリコン・ライン（23-1，…）の少な
くとも１つと接触し、その上方部分がＳＰＦＥＴデバイ
ス（Ｐ２）のゲート電極と相互接続導体の両方または一
方を形成しており、１組の金属接点スタッド（30-1，
…）を備えた半導体基板（１８、１９）に形成される厚
い不活性化層（26/27）と、薄い絶縁層（31）の上に形
成され、その所定の部分が、所定のＰＦＥＴデバイス本
体（P2）のソース、ドレイン、及び、チャネル領域を形
成し、ソース及びドレイン領域の少なくとも一方が接触
開口部を介して金属接点スタッド（30-4）と接触するよ
うになっている複数のポリシリコン・ランド（33-1）と
を含む。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の製造に関す
るものであり、とりわけ、半導体チップにスタック形タ
ングステン・ゲートＰＦＥＴデバイスを形成する方法、
及び、それによって得られる構造体に関するものであ
る。すなわち、該方法は、６つのデバイス（６Ｄ）のＳ
ＲＡＭセルにおいて、負荷デバイスとして用いられるス
タック形タングステン・ゲートＰＦＥＴの形成に適用可
能である。
るものであり、とりわけ、半導体チップにスタック形タ
ングステン・ゲートＰＦＥＴデバイスを形成する方法、
及び、それによって得られる構造体に関するものであ
る。すなわち、該方法は、６つのデバイス（６Ｄ）のＳ
ＲＡＭセルにおいて、負荷デバイスとして用いられるス
タック形タングステン・ゲートＰＦＥＴの形成に適用可
能である。
【０００２】
【従来の技術】多結晶シリコン（ポリシリコン）抵抗器
は、さまざまなデジタル及びアナログ用途に、とりわ
け、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）において負荷デバイスとして用いられるのが普通
である。抵抗負荷を備えたＳＲＡＭセルは、従って、４
Ｄ／２Ｒ ＳＲＡＭセルと呼ばれる。４Ｄ／２Ｒ ＳＲ
ＡＭセルにおいてＮＦＥＴ上にポリシリコン負荷抵抗器
を積み重ねることは、ＳＲＡＭチップ・レイアウトの設
計において十分に理解されている。この結果、セル領域
は、ＮＦＥＴが用いる領域によってのみ決まるので、Ｓ
ＲＡＭセルのサイズが大幅に縮小されることになる。現
在では、固有の、または、少しドーピングを施したポリ
シリコン材料のごく薄い層から得られる抵抗性ポリシリ
コンランドによって、４Ｄ／２Ｒ ＳＲＡＭセルの負荷
抵抗器を形成するのが、産業界における一般的なやり方
である。しかし、これらの負荷抵抗器は、セルによって
引き出される電流を減少させるために、例えば、テラオ
ーム（１０12Ω）の範囲か、または、それ以上といっ
た、かなり高い値にしなければならないので、４Ｄ／２
ＲＳＲＡＭセル・チップの容量は、１メガビットに限定
されるように思われる。実際のところ、容量が増すと、
ポリシリコンの層は、ごく薄いので、プロセス公差が制
御するには極めて困難なものになる。さらに、４Ｄ／２
Ｒ ＳＲＡＭは、アルファ粒子によって生じる軽度のエ
ラーにも極めて敏感である。１メガビットを超えると、
負荷デバイスとして、ポリシリコン抵抗器の代りに、ス
タック形ＰＦＥＴを利用しなければならないが、これに
は、製造プロセスがはるかに複雑になるという犠牲を伴
う。
は、さまざまなデジタル及びアナログ用途に、とりわ
け、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）において負荷デバイスとして用いられるのが普通
である。抵抗負荷を備えたＳＲＡＭセルは、従って、４
Ｄ／２Ｒ ＳＲＡＭセルと呼ばれる。４Ｄ／２Ｒ ＳＲ
ＡＭセルにおいてＮＦＥＴ上にポリシリコン負荷抵抗器
を積み重ねることは、ＳＲＡＭチップ・レイアウトの設
計において十分に理解されている。この結果、セル領域
は、ＮＦＥＴが用いる領域によってのみ決まるので、Ｓ
ＲＡＭセルのサイズが大幅に縮小されることになる。現
在では、固有の、または、少しドーピングを施したポリ
シリコン材料のごく薄い層から得られる抵抗性ポリシリ
コンランドによって、４Ｄ／２Ｒ ＳＲＡＭセルの負荷
抵抗器を形成するのが、産業界における一般的なやり方
である。しかし、これらの負荷抵抗器は、セルによって
引き出される電流を減少させるために、例えば、テラオ
ーム（１０12Ω）の範囲か、または、それ以上といっ
た、かなり高い値にしなければならないので、４Ｄ／２
ＲＳＲＡＭセル・チップの容量は、１メガビットに限定
されるように思われる。実際のところ、容量が増すと、
ポリシリコンの層は、ごく薄いので、プロセス公差が制
御するには極めて困難なものになる。さらに、４Ｄ／２
Ｒ ＳＲＡＭは、アルファ粒子によって生じる軽度のエ
ラーにも極めて敏感である。１メガビットを超えると、
負荷デバイスとして、ポリシリコン抵抗器の代りに、ス
タック形ＰＦＥＴを利用しなければならないが、これに
は、製造プロセスがはるかに複雑になるという犠牲を伴
う。
【０００３】図１には、負荷デバイスとしてＰＦＥＴを
備える、１で表示された従来の６ＤＳＲＡＭセル回路が
示されている。２つの交差結合されたＮＦＥＴ Ｎ１及
びＮ2、いわゆるドライバ・トランジスタが、第１の供
給電圧ＶS（通常はアースＧnd）に結合された共通ノー
ド２と、それぞれのノード３及び４、いわゆる電荷蓄積
ノードとの間に接続されている。これらのノード３及び
４は、それぞれ、ＰＦＥＴ Ｐ１及びＰ２を介して第２
の供給電圧（通常は、正の電圧Ｖc）に結された共通ノ
ード５に接続されている。一方、ノード３及び４は、そ
れぞれ、ＮＦＥＴ Ｎ３及びＮ４、いわゆるアクセス・
トランジスタを介してビット・ラインＢＬＴ及びＢＬＣ
にも接続されている。ＮＦＥＴ Ｎ３及びＮ４のゲート
電極は、読取り及び書込み動作のため、ワード・ライン
ＷＬに接続されている。
備える、１で表示された従来の６ＤＳＲＡＭセル回路が
示されている。２つの交差結合されたＮＦＥＴ Ｎ１及
びＮ2、いわゆるドライバ・トランジスタが、第１の供
給電圧ＶS（通常はアースＧnd）に結合された共通ノー
ド２と、それぞれのノード３及び４、いわゆる電荷蓄積
ノードとの間に接続されている。これらのノード３及び
４は、それぞれ、ＰＦＥＴ Ｐ１及びＰ２を介して第２
の供給電圧（通常は、正の電圧Ｖc）に結された共通ノ
ード５に接続されている。一方、ノード３及び４は、そ
れぞれ、ＮＦＥＴ Ｎ３及びＮ４、いわゆるアクセス・
トランジスタを介してビット・ラインＢＬＴ及びＢＬＣ
にも接続されている。ＮＦＥＴ Ｎ３及びＮ４のゲート
電極は、読取り及び書込み動作のため、ワード・ライン
ＷＬに接続されている。
【０００４】図２は、スタック形ポリシリコン・ゲート
ＰＦＥＴデバイス（ＳＰＦＥＴ）を形成する従来のＣＭ
ＯＳ製造プロセスに従って半導体基板に集積された状態
における、図１の６Ｄ ＳＲＡＭセル回路の構造体に関
する部分断面図である。６で表示の構造体は、これまで
に知られている高度な技術的水準の良好な例であり、１
９８９年１２月のＩＥＥＥ ＪＳＳＣ第２４巻第６号１
７０８〜１７１３頁に発表された。M. Ando 他による
“A .1 μA stand-by current ground-bounce-immune1-
M bit CMOS SRAM"と題する論文から引用されたものであ
る。参照番号７は、Ｐタイプのシリコン基板を表わして
いる。参照番号８は、該構造体の異なる活性領域の分離
に用いられる、異なるフィールド・リセス酸化物（ＲＯ
Ｘ）領域を示している。参照番号９は、ＮＦＥＴのＮ+
のイオン注入が施された活性ソース領域及びドレイン領
域である。参照番号10は、普通はＳｉＯ2層であるゲー
ト誘電体層を表わしている。ドライバＮＦＥＴ Ｎ１及
びＮ２の多量にドーピングを施されたＮ+ ポリシリコン
・ゲート電極は、それぞれ、１１−１及び１１−２で表
示されている。ポリシリコン・ゲート電極１１−２は、
ＮＦＥＴ Ｎ１のドレイン領域９の突出部である領域
９’との埋込接点を形成している。ＮＦＥＴ Ｎ１及び
Ｎ２のゲート電極１１−１及び１１−２、及び、ソース
及びドレイン領域は、ＳｉＯ2による薄い絶縁保護層１
２でカバーされている。ＳｉＯ2層には、ＮＦＥＴ Ｎ
１のゲート電極１１−１の横方向の側部における酸化物
の側壁すなわちスペーサを形成している。ポリシリコン
・ランド１３は、ゲート電極１１−１及び１１−２の上
に位置し、前記ＳｉＯ2層１２によって分離されてい
る。ポリシリコン・ランド１３は、被着して、ＳＰＦＥ
Ｔの本体を形成している固有のポリシリコン層、また
は、少量のドーピングを施されたポリシリコン層にパタ
ーン形成し、選択的ドーピングを施す結果として生じ
る。図２から明らかなように、このポリシリコン・ラン
ド１３は、ゲート電極１１−１のすぐ上方を除くと、Ｐ
タイプのドーパントで多量のドーピングが施されてい
る。アンドープ領域は、ＳＰＦＥＴ Ｐ１のチャネル領
域を形成しており、一方、Ｐ+ のドーピングを施した隣
接領域は、そのソース及びドレイン領域を形成してい
る。ＳＰＦＥＴ Ｐ１のドレイン領域の拡張部分、いわ
ゆる拡張ドレイン領域は、酸化物層１２の開口部を介し
て露出したゲート電極１１−２の小部分と接触する。Ｎ
ＦＥＴ Ｎ１のＮ+のドーピングを施したゲート電極１
１−１は、ＳＰＦＥＴ Ｐ１の役割も果しており、一
方、層１２は、そのゲート誘電体をなしている。より一
般的には、各セル毎に、ＮＦＥＴのＮ+ ドーピングを施
したポリシリコン・ゲート電極と、対応するＳＰＦＥＴ
の隣接するＰ+ 拡張ドレイン領域との接触が必要な全て
の位置において、酸化物層１２に開口部が設けられる。
ＳＰＦＥＴ Ｐ１ １３の領域９及びその突出部９’、
ゲート電極１１−２、及び、拡張ドレイン領域は、ノー
ド３の電位にあり、これによって、図１のセル回路に示
すような、デバイスの所望の交差結合が可能になる。プ
ロセスのこの段階において、該構造体は、ポリシリコン
・ゲートＣＭＯＳ ＦＥＴテクノロジのマスタ・スライ
ス処理ステップを完了したと言える。該構造体は、約５
００nmの比較的厚いＳｉＯ2 の絶縁層１４によって不活
性化される。該構造体それ自体は、ＦＥＯＬ（ラインの
フロント・エンド）処理によって得られる。次に述べる
要素は、パーソナル化ステップすなわちＢＥＯＬ（ライ
ンのバック・エンド）処理時に形成される。参照番号１
５は、電源バスとして用いられるポリサイド・ランドま
たはラインの典型例である。図２において、Ｎ+ 活性領
域９（図２には示されていないＮＦＥＴのソース領域）
をＧndに接続するポリサイド・ランド１５は、従ってい
わゆるＧndバスである。ＳｉＯ2 の付加絶縁層１６は、
該構造体を締めくくるものである。層１６には、金属ビ
ット・ラインＢＬＴ及びＢＬＣと電源バス（例えば、Ｖ
c 電源バス）に対する適正な接触を可能にする接触開口
部（不図示）が設けられている。図２から明らかなよう
に、後続の全ての層、とりわけ、ポリシリコン層１３は
等角に被着され、この結果、構造体６の典型的な“波
形”のレリーフ状外観を備えた上部層が得られることに
なる。
ＰＦＥＴデバイス（ＳＰＦＥＴ）を形成する従来のＣＭ
ＯＳ製造プロセスに従って半導体基板に集積された状態
における、図１の６Ｄ ＳＲＡＭセル回路の構造体に関
する部分断面図である。６で表示の構造体は、これまで
に知られている高度な技術的水準の良好な例であり、１
９８９年１２月のＩＥＥＥ ＪＳＳＣ第２４巻第６号１
７０８〜１７１３頁に発表された。M. Ando 他による
“A .1 μA stand-by current ground-bounce-immune1-
M bit CMOS SRAM"と題する論文から引用されたものであ
る。参照番号７は、Ｐタイプのシリコン基板を表わして
いる。参照番号８は、該構造体の異なる活性領域の分離
に用いられる、異なるフィールド・リセス酸化物（ＲＯ
Ｘ）領域を示している。参照番号９は、ＮＦＥＴのＮ+
のイオン注入が施された活性ソース領域及びドレイン領
域である。参照番号10は、普通はＳｉＯ2層であるゲー
ト誘電体層を表わしている。ドライバＮＦＥＴ Ｎ１及
びＮ２の多量にドーピングを施されたＮ+ ポリシリコン
・ゲート電極は、それぞれ、１１−１及び１１−２で表
示されている。ポリシリコン・ゲート電極１１−２は、
ＮＦＥＴ Ｎ１のドレイン領域９の突出部である領域
９’との埋込接点を形成している。ＮＦＥＴ Ｎ１及び
Ｎ２のゲート電極１１−１及び１１−２、及び、ソース
及びドレイン領域は、ＳｉＯ2による薄い絶縁保護層１
２でカバーされている。ＳｉＯ2層には、ＮＦＥＴ Ｎ
１のゲート電極１１−１の横方向の側部における酸化物
の側壁すなわちスペーサを形成している。ポリシリコン
・ランド１３は、ゲート電極１１−１及び１１−２の上
に位置し、前記ＳｉＯ2層１２によって分離されてい
る。ポリシリコン・ランド１３は、被着して、ＳＰＦＥ
Ｔの本体を形成している固有のポリシリコン層、また
は、少量のドーピングを施されたポリシリコン層にパタ
ーン形成し、選択的ドーピングを施す結果として生じ
る。図２から明らかなように、このポリシリコン・ラン
ド１３は、ゲート電極１１−１のすぐ上方を除くと、Ｐ
タイプのドーパントで多量のドーピングが施されてい
る。アンドープ領域は、ＳＰＦＥＴ Ｐ１のチャネル領
域を形成しており、一方、Ｐ+ のドーピングを施した隣
接領域は、そのソース及びドレイン領域を形成してい
る。ＳＰＦＥＴ Ｐ１のドレイン領域の拡張部分、いわ
ゆる拡張ドレイン領域は、酸化物層１２の開口部を介し
て露出したゲート電極１１−２の小部分と接触する。Ｎ
ＦＥＴ Ｎ１のＮ+のドーピングを施したゲート電極１
１−１は、ＳＰＦＥＴ Ｐ１の役割も果しており、一
方、層１２は、そのゲート誘電体をなしている。より一
般的には、各セル毎に、ＮＦＥＴのＮ+ ドーピングを施
したポリシリコン・ゲート電極と、対応するＳＰＦＥＴ
の隣接するＰ+ 拡張ドレイン領域との接触が必要な全て
の位置において、酸化物層１２に開口部が設けられる。
ＳＰＦＥＴ Ｐ１ １３の領域９及びその突出部９’、
ゲート電極１１−２、及び、拡張ドレイン領域は、ノー
ド３の電位にあり、これによって、図１のセル回路に示
すような、デバイスの所望の交差結合が可能になる。プ
ロセスのこの段階において、該構造体は、ポリシリコン
・ゲートＣＭＯＳ ＦＥＴテクノロジのマスタ・スライ
ス処理ステップを完了したと言える。該構造体は、約５
００nmの比較的厚いＳｉＯ2 の絶縁層１４によって不活
性化される。該構造体それ自体は、ＦＥＯＬ（ラインの
フロント・エンド）処理によって得られる。次に述べる
要素は、パーソナル化ステップすなわちＢＥＯＬ（ライ
ンのバック・エンド）処理時に形成される。参照番号１
５は、電源バスとして用いられるポリサイド・ランドま
たはラインの典型例である。図２において、Ｎ+ 活性領
域９（図２には示されていないＮＦＥＴのソース領域）
をＧndに接続するポリサイド・ランド１５は、従ってい
わゆるＧndバスである。ＳｉＯ2 の付加絶縁層１６は、
該構造体を締めくくるものである。層１６には、金属ビ
ット・ラインＢＬＴ及びＢＬＣと電源バス（例えば、Ｖ
c 電源バス）に対する適正な接触を可能にする接触開口
部（不図示）が設けられている。図２から明らかなよう
に、後続の全ての層、とりわけ、ポリシリコン層１３は
等角に被着され、この結果、構造体６の典型的な“波
形”のレリーフ状外観を備えた上部層が得られることに
なる。
【０００５】負荷デバイスとして用いられるＰＦＥＴが
ＮＦＥＴの上にスタックされる図２のセル構造体は、セ
ル領域がＮＦＥＴの領域によってのみ決まるので、密度
が極めて重要になる。ただし、開示の半導体構造体及び
その対応する製造プロセスには、以下に述べるいくつか
の主たる不都合がある。 ２．図２の構造体の製造には、メニューにＳＰＦＥＴの
形成がない、６Ｄ ＳＲＡＭセル・チップの従来の製造
プロセスについて、６つ以上の追加マスクが必要にな
る。第１のマスクは、ＮＦＥＴ Ｎ１の突き出したソー
ス領域９’の上のゲート酸化物層１０を除去して、ゲー
ト電極１１−２と前記領域９’の間の埋込接点を可能に
するために用いられる。第２のマスクは、ゲート電極１
１−２の上に開口部を形成する。第３のマスクは、Ｎ形
の少しドーピングを施されたポリシリコン層１３を形成
する。第３のマスクは、ＳＰＦＥＴ Ｐ１及びその関連
拡張ドレイン領域（下にあるゲート電極１１−２とつな
がる）が形成されることになる、所望のポリシリコン・
ランドの成形に用いられる。第４のマスクは、ＳＰＦＥ
Ｔ Ｐ１のチャネル領域に対するＰ形ドーパントの注入
を防ぎ、同時に、前記拡張ドレイン領域に加え、多量に
ドーピングを施したＰ+ ソース及びドレイン領域を形成
するのに必要なブロック・アウト・マスクである。第５
のマスクは、Ｇnd電位を有するポリサイド・ランドが、
例えば、ドライバ・トランジスタといったＮＦＥＴのソ
ース領域９と接触する接触開口部を形成する。図２に
は、Ｇndバスの一例が示されている。最後に、第６のマ
スクが、前記ポリサイド・ランド、従って、ワード・ラ
イン及びいくつかの電源バスを形成する。 ３．ＳＰＦＥＴ Ｐ１は、その下に位置するＮＦＥＴ
Ｎ１のサイズ及びレイアウトに大きく左右され、このた
め、設計上の融通性が乏しくなる。ＮＦＥＴＮ１のゲー
ト電極１１−１は、ＳＰＦＥＴ Ｐ１のゲート電極でも
あるため、２つのデバイスのレイアウトは、デバイスの
サイズとデバイスのレイアウトの両方について強く結び
ついている。ＮＦＥＴ、例えば、Ｎ１のゲート長は、最
大限に性能を発揮するため、リソグラフィで可能な最短
の長さにしなければならないので、対応するＳＰＦＥ
Ｔ、例えば、Ｐ１のゲート長もそうでなければならない
のが普通である。これによって、信頼性にかける電位源
が構成されることになる。まず、ＳＰＦＥＴ Ｐ１のイ
オン注入を施されたソース及びドレイン領域に含まれて
いるＰ+ ドーパントの外方拡散がうまく制御されなけれ
ば、前記ソース及びドレイン領域は、大きくなりすぎ、
従って、ＳＰＦＥＴ Ｐ１の有効チャネル長が短くな
る。結果として、突抜け問題が生じる可能性がある。Ｓ
ＰＦＥＴ Ｐ１のチャネル長は、上述のＮＦＥＴ Ｎ１
の性能要件によって命じられているので、増すことがで
きない。さらに、ＳＰＦＥＴ Ｐ１のチャネル領域を形
成するブロック・アウト・マスクも、最小のイメージ・
サイズであるため、このブロック・アウト・マスクとチ
ャネル領域との間におけるアライメント公差によって、
チャネル領域とゲート電極とのアライメントが正確にと
れなくなる可能性がある。図３Ａ及び図３Ｂには、本質
的に性能が劣化する、理想のＰＦＥＴ Ｐ（位置ずれが
なければ得られる）に対する寄生デバイスの導入に関し
た、ＳＰＦＥＴ Ｐ１に対するミスアライメントの影響
が示されている。図３Ａに示す第１の場合（正のミスア
ライメント）、ダイオードＤ（順バイアスを加えられ
た）と高い値の抵抗器Ｒが、理想のＰＦＥＴ Ｐのソー
ス領域と直列をなしている。これら寄生デバイスは、Ｓ
ＰＦＥＴ Ｐ１（既に高しきい電圧ＶＴを有している）
のソース過励振電圧ＣＶＧＳ−ＶＴ）に対する有効ゲー
トを低下させるので、ＳＰＦＥＴＰ１の“ＯＮ”電流が
減少する。図３Ｂに示す第２の場合（負のミスアライメ
ント）、寄生デバイス、すなわち、抵抗器Ｒ及びダイオ
ードＤ（この場合、逆バイアスが加えられた）は、理想
のＰＦＥＴ Ｐのドレイン領域ｄと直列をなしていて、
同様に、ＳＰＦＥＴ Ｐ１の電流能力を低下させること
になり、結果として、後者は、理想のＰＦＥＴ Ｐから
ほど遠いものになる。 ４．ＳＰＦＥＴ Ｐ１のゲート電極の仕事関数は、最適
でない。ＮＦＥＴ Ｎ１とその上に形成された対応する
ＳＰＦＥＴ Ｐ１は、共に、同じＮ+ ゲート電極１１−
１を共有しているので、ＳＰＦＥＴのゲート電極は、従
って、Ｐ+ 形が望ましいが、Ｎ+ 形になる。十分に認識
されているように、この場合、チャネル領域は、表面に
なく、埋設されるので、この状況は、突抜け現象の観点
からいくつかの問題を生じることになる。突抜け現象の
影響によって、ＳＲＡＭセルの待機電力消費にとってク
リティカルな漏れ電流が誘導される。 ５．図２に関連して上述のように、従来の製造プロセス
によると、非平坦化構造体６が形成されることになる。
ポリシリコン層１３は、ゲート電極１１−１よりもかな
り薄いので、ＳＰＦＥＴ Ｐ１を形成するゲート酸化層
１２及びポリシリコン層１３が、位相が平坦でないＮＦ
ＥＴ Ｎ１ゲート電極１１−１に被着されるが、“ステ
ップ・カバレージ”の商標名で知られる保護層１２によ
って多少平滑化されるものの、信頼性に問題が生じるこ
とになる。 ６．ＮＦＥＴ Ｎ２のＮ+ゲート電極11−２とＳＰＦＥ
Ｔ Ｐ１のＰ+拡張ドレイン領域の間に、寄生Ｐ+／Ｎ+
ダイオードが形成される。このダイオードによって、も
はやオーム形ではない接触の質的劣化を生じることにな
るため、ＳＲＡＭセルの性能が減退する。 ７．ワード・ラインＷＬ、いくつかの電源バス、及び、
おそらく、シリコン・ウェーハ・レベルでストラップ及
び短距離接続を形成する局所相互接続案が、ポリサイド
によって製造される。ポリサイドは、極めて良好な導電
材料であるが、金属よりも大きい抵抗を示すことが知ら
れている。 ８．最後に、図２の構造体は、ポリサイド・ランド１５
が存在するため、ＳＰＦＥＴ Ｐ１のソース領域とＶc
電源バスの接触が困難になるので、設計の融通性が乏し
い。 図４には、標準的なポリシリコン・ゲートＣＭＯＳ Ｆ
ＥＴプロセスによって得られるソース／ドレイン領域
と、ポリシリコン・ゲート電極の形成後における先行技
術による従来のベース構造体に関する部分断面図が示さ
れている。右側部分には、図１の６Ｄ ＳＲＡＭセル回
路のドライバＮＦＥＴ Ｎ１及びＮ２の組合せが示され
ているが、これは、いくつかの点で図２に示す構造体に
似ている。左側部分には、適当に言及したメモリ・アレ
イ外における該チップのＩ／Ｏ回路部分に見られるよう
な、Ｎ５、Ｎ６、及び、Ｎ７で表示の３つの隣接ＮＦＥ
Ｔが示されている。図４の場合、構造体全体が参照番号
１７で表示されており、該構造体に関し簡単に説明して
おくことにする。開始材料は、その上にＰ- エピタキシ
ャル層１９が重ねられた従来のＰ+ シリコン基板１８か
ら構成される。熟練者には周知のように、ウェーハ表面
において、活性領域を互いに分離するため、ＲＯＸ領域
が利用される。ＮＦＥＴのソース領域及びドレイン領域
を構成するため、エピタキシャル層１９にＮ+ のイオン
注入された活性領域２１が形成された。活性領域２１に
は、一般に、その面積抵抗を減らすため、薄いＴｉＳｉ
2 接触層が設けられ、これによって、引続き形成される
接点スタッドとの電気的接触の質が向上する。普通はＳ
ｉＯ2 層である、ゲート誘電体層は、２２で表示されて
いる。参照番号２３は、ポリシリコン・ゲート電極を形
成するように、パターン形成を施された、Ｎ+ の多量に
ドーピングを施されたポリシリコン層２３の残りの部分
を表わしている。参照番号２３−１及び２３−２は、そ
れぞれ、ＮＦＥＴ Ｎ１及びＮ２のゲート電極を表わし
ている。ポリシリコン・ゲート電極の横方向の側部に
は、酸化物の側壁すなわちスペーサ２４が形成され、Ｎ
ＦＥＴのチャネルが全長にわたってより明確に形成され
ている。図４の上述のデバイス構造体は、本発明の例示
のために示されており、当該技術においては一般的な構
造体であって、多くの既知の半導体ＣＭＯＳ ＦＥＴ製
造プロセスを利用した製造に適応しやすいが、ＣＭＯＳ
テクノロジに限定されるものではない。まず、前記残り
のポリシリコン部分は、ゲート電極に限定されるわけで
はなく、それ自体が、自己アライメントによるポリシリ
コンを用いたバイポーラ・トランジスタ製造プロセスに
おいて外因性ベース接点を形成する、導体として用いら
れるランドにすることも可能である。従って、前記残り
のポリシリコン部分２３は、より一般的には、ポリシリ
コン・ラインと呼ばれる。次に、活性領域２１は、ＦＥ
Ｔのソース領域及びドレイン領域に限定されるものでは
なく、バイポーラ・デバイスのエシッタ、ベース、及
び、コレクタ領域も含まれる。図４の構造体が、バイポ
ーラ、ＣＭＯＳ、または、ＢｉＣＭＯＳの製造プロセス
によって形成するのに適したものである点を考慮する
と、図４の段階におけるベース構造体は、マスタ・スラ
イス処理ステップを完了したところと言える。すなわ
ち、これは、活性領域２１（そこに形成されるデバイス
のタイプと関係なく）、及び、オプションで、ポリシリ
コン・ライン２３−１、…の形成が完了したことを表わ
している。
ＮＦＥＴの上にスタックされる図２のセル構造体は、セ
ル領域がＮＦＥＴの領域によってのみ決まるので、密度
が極めて重要になる。ただし、開示の半導体構造体及び
その対応する製造プロセスには、以下に述べるいくつか
の主たる不都合がある。 ２．図２の構造体の製造には、メニューにＳＰＦＥＴの
形成がない、６Ｄ ＳＲＡＭセル・チップの従来の製造
プロセスについて、６つ以上の追加マスクが必要にな
る。第１のマスクは、ＮＦＥＴ Ｎ１の突き出したソー
ス領域９’の上のゲート酸化物層１０を除去して、ゲー
ト電極１１−２と前記領域９’の間の埋込接点を可能に
するために用いられる。第２のマスクは、ゲート電極１
１−２の上に開口部を形成する。第３のマスクは、Ｎ形
の少しドーピングを施されたポリシリコン層１３を形成
する。第３のマスクは、ＳＰＦＥＴ Ｐ１及びその関連
拡張ドレイン領域（下にあるゲート電極１１−２とつな
がる）が形成されることになる、所望のポリシリコン・
ランドの成形に用いられる。第４のマスクは、ＳＰＦＥ
Ｔ Ｐ１のチャネル領域に対するＰ形ドーパントの注入
を防ぎ、同時に、前記拡張ドレイン領域に加え、多量に
ドーピングを施したＰ+ ソース及びドレイン領域を形成
するのに必要なブロック・アウト・マスクである。第５
のマスクは、Ｇnd電位を有するポリサイド・ランドが、
例えば、ドライバ・トランジスタといったＮＦＥＴのソ
ース領域９と接触する接触開口部を形成する。図２に
は、Ｇndバスの一例が示されている。最後に、第６のマ
スクが、前記ポリサイド・ランド、従って、ワード・ラ
イン及びいくつかの電源バスを形成する。 ３．ＳＰＦＥＴ Ｐ１は、その下に位置するＮＦＥＴ
Ｎ１のサイズ及びレイアウトに大きく左右され、このた
め、設計上の融通性が乏しくなる。ＮＦＥＴＮ１のゲー
ト電極１１−１は、ＳＰＦＥＴ Ｐ１のゲート電極でも
あるため、２つのデバイスのレイアウトは、デバイスの
サイズとデバイスのレイアウトの両方について強く結び
ついている。ＮＦＥＴ、例えば、Ｎ１のゲート長は、最
大限に性能を発揮するため、リソグラフィで可能な最短
の長さにしなければならないので、対応するＳＰＦＥ
Ｔ、例えば、Ｐ１のゲート長もそうでなければならない
のが普通である。これによって、信頼性にかける電位源
が構成されることになる。まず、ＳＰＦＥＴ Ｐ１のイ
オン注入を施されたソース及びドレイン領域に含まれて
いるＰ+ ドーパントの外方拡散がうまく制御されなけれ
ば、前記ソース及びドレイン領域は、大きくなりすぎ、
従って、ＳＰＦＥＴ Ｐ１の有効チャネル長が短くな
る。結果として、突抜け問題が生じる可能性がある。Ｓ
ＰＦＥＴ Ｐ１のチャネル長は、上述のＮＦＥＴ Ｎ１
の性能要件によって命じられているので、増すことがで
きない。さらに、ＳＰＦＥＴ Ｐ１のチャネル領域を形
成するブロック・アウト・マスクも、最小のイメージ・
サイズであるため、このブロック・アウト・マスクとチ
ャネル領域との間におけるアライメント公差によって、
チャネル領域とゲート電極とのアライメントが正確にと
れなくなる可能性がある。図３Ａ及び図３Ｂには、本質
的に性能が劣化する、理想のＰＦＥＴ Ｐ（位置ずれが
なければ得られる）に対する寄生デバイスの導入に関し
た、ＳＰＦＥＴ Ｐ１に対するミスアライメントの影響
が示されている。図３Ａに示す第１の場合（正のミスア
ライメント）、ダイオードＤ（順バイアスを加えられ
た）と高い値の抵抗器Ｒが、理想のＰＦＥＴ Ｐのソー
ス領域と直列をなしている。これら寄生デバイスは、Ｓ
ＰＦＥＴ Ｐ１（既に高しきい電圧ＶＴを有している）
のソース過励振電圧ＣＶＧＳ−ＶＴ）に対する有効ゲー
トを低下させるので、ＳＰＦＥＴＰ１の“ＯＮ”電流が
減少する。図３Ｂに示す第２の場合（負のミスアライメ
ント）、寄生デバイス、すなわち、抵抗器Ｒ及びダイオ
ードＤ（この場合、逆バイアスが加えられた）は、理想
のＰＦＥＴ Ｐのドレイン領域ｄと直列をなしていて、
同様に、ＳＰＦＥＴ Ｐ１の電流能力を低下させること
になり、結果として、後者は、理想のＰＦＥＴ Ｐから
ほど遠いものになる。 ４．ＳＰＦＥＴ Ｐ１のゲート電極の仕事関数は、最適
でない。ＮＦＥＴ Ｎ１とその上に形成された対応する
ＳＰＦＥＴ Ｐ１は、共に、同じＮ+ ゲート電極１１−
１を共有しているので、ＳＰＦＥＴのゲート電極は、従
って、Ｐ+ 形が望ましいが、Ｎ+ 形になる。十分に認識
されているように、この場合、チャネル領域は、表面に
なく、埋設されるので、この状況は、突抜け現象の観点
からいくつかの問題を生じることになる。突抜け現象の
影響によって、ＳＲＡＭセルの待機電力消費にとってク
リティカルな漏れ電流が誘導される。 ５．図２に関連して上述のように、従来の製造プロセス
によると、非平坦化構造体６が形成されることになる。
ポリシリコン層１３は、ゲート電極１１−１よりもかな
り薄いので、ＳＰＦＥＴ Ｐ１を形成するゲート酸化層
１２及びポリシリコン層１３が、位相が平坦でないＮＦ
ＥＴ Ｎ１ゲート電極１１−１に被着されるが、“ステ
ップ・カバレージ”の商標名で知られる保護層１２によ
って多少平滑化されるものの、信頼性に問題が生じるこ
とになる。 ６．ＮＦＥＴ Ｎ２のＮ+ゲート電極11−２とＳＰＦＥ
Ｔ Ｐ１のＰ+拡張ドレイン領域の間に、寄生Ｐ+／Ｎ+
ダイオードが形成される。このダイオードによって、も
はやオーム形ではない接触の質的劣化を生じることにな
るため、ＳＲＡＭセルの性能が減退する。 ７．ワード・ラインＷＬ、いくつかの電源バス、及び、
おそらく、シリコン・ウェーハ・レベルでストラップ及
び短距離接続を形成する局所相互接続案が、ポリサイド
によって製造される。ポリサイドは、極めて良好な導電
材料であるが、金属よりも大きい抵抗を示すことが知ら
れている。 ８．最後に、図２の構造体は、ポリサイド・ランド１５
が存在するため、ＳＰＦＥＴ Ｐ１のソース領域とＶc
電源バスの接触が困難になるので、設計の融通性が乏し
い。 図４には、標準的なポリシリコン・ゲートＣＭＯＳ Ｆ
ＥＴプロセスによって得られるソース／ドレイン領域
と、ポリシリコン・ゲート電極の形成後における先行技
術による従来のベース構造体に関する部分断面図が示さ
れている。右側部分には、図１の６Ｄ ＳＲＡＭセル回
路のドライバＮＦＥＴ Ｎ１及びＮ２の組合せが示され
ているが、これは、いくつかの点で図２に示す構造体に
似ている。左側部分には、適当に言及したメモリ・アレ
イ外における該チップのＩ／Ｏ回路部分に見られるよう
な、Ｎ５、Ｎ６、及び、Ｎ７で表示の３つの隣接ＮＦＥ
Ｔが示されている。図４の場合、構造体全体が参照番号
１７で表示されており、該構造体に関し簡単に説明して
おくことにする。開始材料は、その上にＰ- エピタキシ
ャル層１９が重ねられた従来のＰ+ シリコン基板１８か
ら構成される。熟練者には周知のように、ウェーハ表面
において、活性領域を互いに分離するため、ＲＯＸ領域
が利用される。ＮＦＥＴのソース領域及びドレイン領域
を構成するため、エピタキシャル層１９にＮ+ のイオン
注入された活性領域２１が形成された。活性領域２１に
は、一般に、その面積抵抗を減らすため、薄いＴｉＳｉ
2 接触層が設けられ、これによって、引続き形成される
接点スタッドとの電気的接触の質が向上する。普通はＳ
ｉＯ2 層である、ゲート誘電体層は、２２で表示されて
いる。参照番号２３は、ポリシリコン・ゲート電極を形
成するように、パターン形成を施された、Ｎ+ の多量に
ドーピングを施されたポリシリコン層２３の残りの部分
を表わしている。参照番号２３−１及び２３−２は、そ
れぞれ、ＮＦＥＴ Ｎ１及びＮ２のゲート電極を表わし
ている。ポリシリコン・ゲート電極の横方向の側部に
は、酸化物の側壁すなわちスペーサ２４が形成され、Ｎ
ＦＥＴのチャネルが全長にわたってより明確に形成され
ている。図４の上述のデバイス構造体は、本発明の例示
のために示されており、当該技術においては一般的な構
造体であって、多くの既知の半導体ＣＭＯＳ ＦＥＴ製
造プロセスを利用した製造に適応しやすいが、ＣＭＯＳ
テクノロジに限定されるものではない。まず、前記残り
のポリシリコン部分は、ゲート電極に限定されるわけで
はなく、それ自体が、自己アライメントによるポリシリ
コンを用いたバイポーラ・トランジスタ製造プロセスに
おいて外因性ベース接点を形成する、導体として用いら
れるランドにすることも可能である。従って、前記残り
のポリシリコン部分２３は、より一般的には、ポリシリ
コン・ラインと呼ばれる。次に、活性領域２１は、ＦＥ
Ｔのソース領域及びドレイン領域に限定されるものでは
なく、バイポーラ・デバイスのエシッタ、ベース、及
び、コレクタ領域も含まれる。図４の構造体が、バイポ
ーラ、ＣＭＯＳ、または、ＢｉＣＭＯＳの製造プロセス
によって形成するのに適したものである点を考慮する
と、図４の段階におけるベース構造体は、マスタ・スラ
イス処理ステップを完了したところと言える。すなわ
ち、これは、活性領域２１（そこに形成されるデバイス
のタイプと関係なく）、及び、オプションで、ポリシリ
コン・ライン２３−１、…の形成が完了したことを表わ
している。
【０００６】
【発明が解決しようとする課題】本発明の主たる目的
は、従って、マスキング・ステップ数を減少させること
になる、スタック形タングステン・ゲートＰＦＥＴデバ
イスの形成方法を提供することにある。
は、従って、マスキング・ステップ数を減少させること
になる、スタック形タングステン・ゲートＰＦＥＴデバ
イスの形成方法を提供することにある。
【０００７】本発明のもう１つの目的は、ＮＦＥＴデバ
イスのサイズ及びレイアウトと無関係な、従って、漏れ
及び位置ずれに関して可能性のある問題が回避されるス
タック形タングステン・ゲートＰＦＥＴデバイスの形成
方法を提供することにある。
イスのサイズ及びレイアウトと無関係な、従って、漏れ
及び位置ずれに関して可能性のある問題が回避されるス
タック形タングステン・ゲートＰＦＥＴデバイスの形成
方法を提供することにある。
【０００８】本発明のもう１つの目的は、そのゲート電
極が、十分な仕事関数を得るため、Ｐ+ポリシリコンで
作られる、スタック形タングステン・ゲートＰＦＥＴデ
バイスの形成方法を提供することにある。
極が、十分な仕事関数を得るため、Ｐ+ポリシリコンで
作られる、スタック形タングステン・ゲートＰＦＥＴデ
バイスの形成方法を提供することにある。
【０００９】本発明のもう１つの目的は、信頼性を高め
るため、平坦な表面に形成されることになる、スタック
形タングステン・ゲートＰＦＥＴデバイスの形成方法を
提供することにある。
るため、平坦な表面に形成されることになる、スタック
形タングステン・ゲートＰＦＥＴデバイスの形成方法を
提供することにある。
【００１０】本発明のもう１つの目的は、性能を高める
ため、寄生ダイオードが接点に形成されない、スタック
形タングステン・ゲートＰＦＥＴデバイスの形成方法を
提供することにある。
ため、寄生ダイオードが接点に形成されない、スタック
形タングステン・ゲートＰＦＥＴデバイスの形成方法を
提供することにある。
【００１１】本発明のさらにもう１つの目的は、導電性
を高めるため、ワード・ライン、電源バス、及び、局所
相互接続ストラップが金属で作られる、スタック形タン
グステン・ゲートＰＦＥＴデバイスを提供することにあ
る。
を高めるため、ワード・ライン、電源バス、及び、局所
相互接続ストラップが金属で作られる、スタック形タン
グステン・ゲートＰＦＥＴデバイスを提供することにあ
る。
【００１２】本発明のさらにもう１つの目的は、Ｖc電
源バスにＰＦＥＴデバイスのソース領域を接触させやす
くするため、極めて設計上の融通性に富んだスタック形
タングステン・ゲートＰＦＥＴデバイスの形成方法を提
供することにある。
源バスにＰＦＥＴデバイスのソース領域を接触させやす
くするため、極めて設計上の融通性に富んだスタック形
タングステン・ゲートＰＦＥＴデバイスの形成方法を提
供することにある。
【００１３】
【課題を解決するための手段】以上の目的は、本発明に
よる集積回路構造体及び対応する製造方法によって達成
される。
よる集積回路構造体及び対応する製造方法によって達成
される。
【００１４】マスタ・スライス処理ステップの完了後、
デバイスの活性領域と複数のポリシリコン・ラインが形
成された半導体基板から成るベース構造体を備えるスタ
ック形半導体構造体は、さらに下記が含まれることを特
徴とする。即ち、前記活性領域と前記ポリシリコン・ラ
インの両方または一方の少なくとも１つと接触し、その
上部表面がＰＦＥＴデバイスと相互接続導体の両方また
は一方を形成し、その表面が第１の厚い不活性化層の表
面と共面をなしている１組の第１の金属接点スタッドを
備えた、前記ベース構造体に形成される第１の厚い不活
性化層と、前記第１の厚い不活性化層に被着されて、Ｐ
ＦＥＴデバイスのゲート誘電体層を形成し、所望の位置
において、前記第１の接点スタッドの所望の部分を露出
させるための接触開口部が設けられている薄い絶縁層
と、前記薄い絶縁層の上に形成され、その所定の部分が
ＰＦＥＴデバイス本体のソース、ドレイン、及び、チャ
ネル領域を形成し、前記ソース領域及びドレイン領域の
少なくとも一方が接触開口部を介して第１の金属接点ス
タッドと接触することになる複数のポリシリコン・ラン
ドと、結果生じる構造体に被着され、前記ポリシリコン
・ランドと前記第１の接点スタッドの両方または一方の
少なくとも１つと接触し、その表面が第２の不活性化層
の表面と共面をなしている１組の第２の金属接点スタッ
ドを備えた第２の厚い不活性化層とである。
デバイスの活性領域と複数のポリシリコン・ラインが形
成された半導体基板から成るベース構造体を備えるスタ
ック形半導体構造体は、さらに下記が含まれることを特
徴とする。即ち、前記活性領域と前記ポリシリコン・ラ
インの両方または一方の少なくとも１つと接触し、その
上部表面がＰＦＥＴデバイスと相互接続導体の両方また
は一方を形成し、その表面が第１の厚い不活性化層の表
面と共面をなしている１組の第１の金属接点スタッドを
備えた、前記ベース構造体に形成される第１の厚い不活
性化層と、前記第１の厚い不活性化層に被着されて、Ｐ
ＦＥＴデバイスのゲート誘電体層を形成し、所望の位置
において、前記第１の接点スタッドの所望の部分を露出
させるための接触開口部が設けられている薄い絶縁層
と、前記薄い絶縁層の上に形成され、その所定の部分が
ＰＦＥＴデバイス本体のソース、ドレイン、及び、チャ
ネル領域を形成し、前記ソース領域及びドレイン領域の
少なくとも一方が接触開口部を介して第１の金属接点ス
タッドと接触することになる複数のポリシリコン・ラン
ドと、結果生じる構造体に被着され、前記ポリシリコン
・ランドと前記第１の接点スタッドの両方または一方の
少なくとも１つと接触し、その表面が第２の不活性化層
の表面と共面をなしている１組の第２の金属接点スタッ
ドを備えた第２の厚い不活性化層とである。
【００１５】このスタック形半導体構造体を形成するた
めに用いられる製造方法には、下記のステップが含まれ
る。即ち、a)ベース構造体上において平坦化を施すこと
が可能な誘電材料による第１の厚い不活性化層を被着さ
せるステップと、b) 前記第１の厚い不活性化層に１組
の第１のスタッド開口部、いわゆる、第１のスタッド開
口部を形成し、少なくとも１つの活性領域と前記ポリシ
リコン・ラインの両方または一方を露出させるステップ
と、c) 導電性材料の第１の層を被着させて、前記第１
のスタッド開口部に充填することによって、１組の第１
の接点スタッドを形成し、前記第１の接点スタッドのい
くつかの上方部分が前記ＰＦＥＴデバイスのゲート電極
をなすようにするステップと、d) 該構造体を平坦化し
て、前記第１の接点スタッドの上部表面と前記第１の厚
さの不活性化層の表面が共面をなすようにするステップ
と、e) 薄い絶縁層を被着させて、ＰＦＥＴデバイスの
ゲート誘電体を形成し、それにパターン形成を施して、
接触開口部を設け、所望の位置において第１の接点スタ
ッドのいくつかを露出させるステップと、f) 第１の導
電性タイプの不純物で少量のドーピングを施されたポリ
シリコン層を形成するステップと、g) 前記ポリシリコ
ン層にパターン形成して、前記所望の位置において前記
第１の接点スタッドと接触する複数のポリシリコン・ラ
ンドを形成するステップと、h) 該構造体に第２の導電
性タイプのドーパントによる選択的イオン注入を行な
い、いくつかのポリシリコン・ランドまたはその一部に
ＰＦＥＴデバイスのソース領域及びドレイン領域と、相
互接続導体を形成するステップと、i) キャップ層を被
着させるステップと、j) 平坦化することが可能な誘電
材料による第２の厚い不活性化層を被着させるステップ
と、k) 前記第２の厚い不活性化層に１組の第２のスタ
ッド開口部を形成し、前記ポリシリコン・ランドの所望
の部分と前記第１の接点スタッドの一部の両方または一
方を露出させるステップと、l) 導電性材料による第２
の層を被着させて、第２の１組の第２の接点スタッドを
形成するステップと、m) 該構造体を平坦化して、前記
第２の接点スタッドの上部表面が前記第２の厚い不活性
化層の表面と共面をなすようにするステップとである。
めに用いられる製造方法には、下記のステップが含まれ
る。即ち、a)ベース構造体上において平坦化を施すこと
が可能な誘電材料による第１の厚い不活性化層を被着さ
せるステップと、b) 前記第１の厚い不活性化層に１組
の第１のスタッド開口部、いわゆる、第１のスタッド開
口部を形成し、少なくとも１つの活性領域と前記ポリシ
リコン・ラインの両方または一方を露出させるステップ
と、c) 導電性材料の第１の層を被着させて、前記第１
のスタッド開口部に充填することによって、１組の第１
の接点スタッドを形成し、前記第１の接点スタッドのい
くつかの上方部分が前記ＰＦＥＴデバイスのゲート電極
をなすようにするステップと、d) 該構造体を平坦化し
て、前記第１の接点スタッドの上部表面と前記第１の厚
さの不活性化層の表面が共面をなすようにするステップ
と、e) 薄い絶縁層を被着させて、ＰＦＥＴデバイスの
ゲート誘電体を形成し、それにパターン形成を施して、
接触開口部を設け、所望の位置において第１の接点スタ
ッドのいくつかを露出させるステップと、f) 第１の導
電性タイプの不純物で少量のドーピングを施されたポリ
シリコン層を形成するステップと、g) 前記ポリシリコ
ン層にパターン形成して、前記所望の位置において前記
第１の接点スタッドと接触する複数のポリシリコン・ラ
ンドを形成するステップと、h) 該構造体に第２の導電
性タイプのドーパントによる選択的イオン注入を行な
い、いくつかのポリシリコン・ランドまたはその一部に
ＰＦＥＴデバイスのソース領域及びドレイン領域と、相
互接続導体を形成するステップと、i) キャップ層を被
着させるステップと、j) 平坦化することが可能な誘電
材料による第２の厚い不活性化層を被着させるステップ
と、k) 前記第２の厚い不活性化層に１組の第２のスタ
ッド開口部を形成し、前記ポリシリコン・ランドの所望
の部分と前記第１の接点スタッドの一部の両方または一
方を露出させるステップと、l) 導電性材料による第２
の層を被着させて、第２の１組の第２の接点スタッドを
形成するステップと、m) 該構造体を平坦化して、前記
第２の接点スタッドの上部表面が前記第２の厚い不活性
化層の表面と共面をなすようにするステップとである。
【００１６】前記導電材料は、金属、一般的には、タン
グステンであり、第２の導電性タイプの前記イオンが、
ホウ素であることが望ましい。 １．余分なマスクは、４つしか必要としない。 ２．ＳＰＦＥＴは、下にあるＮＦＥＴのサイズ及びレイ
アウトとは無関係である。 ３．ＳＰＦＥＴは、タングステン・ゲート電極によって
制御される。 ４．ＳＰＦＥＴは、平坦化表面の上に形成される。 ５．Ｎ+／Ｐ+ダイオード接点構造体の代りに、オーム接
触をなすタングステン接点スタッドが用いられる。 ６．ワード・ラインＷＬ、Ｇｎｄ、及びＶc電源バス、
及び、局所的相互接続導体は、ポリサイドではなく、金
属によって作られている。 ７．ＳＰＦＥＴソース領域とＶc 電源バスの容易な接触
を可能にする極めて大きい設計の融通性。
グステンであり、第２の導電性タイプの前記イオンが、
ホウ素であることが望ましい。 １．余分なマスクは、４つしか必要としない。 ２．ＳＰＦＥＴは、下にあるＮＦＥＴのサイズ及びレイ
アウトとは無関係である。 ３．ＳＰＦＥＴは、タングステン・ゲート電極によって
制御される。 ４．ＳＰＦＥＴは、平坦化表面の上に形成される。 ５．Ｎ+／Ｐ+ダイオード接点構造体の代りに、オーム接
触をなすタングステン接点スタッドが用いられる。 ６．ワード・ラインＷＬ、Ｇｎｄ、及びＶc電源バス、
及び、局所的相互接続導体は、ポリサイドではなく、金
属によって作られている。 ７．ＳＰＦＥＴソース領域とＶc 電源バスの容易な接触
を可能にする極めて大きい設計の融通性。
【００１７】本発明の特性を表わすものと考えられる新
規の特徴については、特許請求の範囲に記載されてい
る。一方、本発明自体、及び、その他の目的や利点につ
いては、添付の図面と併せ読むべき、例示の望ましい実
施例に関する下記詳細説明を参照することによって、最
もよく理解することが可能である。
規の特徴については、特許請求の範囲に記載されてい
る。一方、本発明自体、及び、その他の目的や利点につ
いては、添付の図面と併せ読むべき、例示の望ましい実
施例に関する下記詳細説明を参照することによって、最
もよく理解することが可能である。
【００１８】
【実施例】次に、図５〜図１２に関連して、本発明の方
法の望ましい実施例について説明する。
法の望ましい実施例について説明する。
【００１９】1)まず、比較的厚い、不活性化及び平坦化
を施された誘電材料の層が、図４の従来のベース構造体
に被着ささる。そのため、ウェーハは、Ｈ2ＳＯ4／Ｈ2
Ｏ2（４：１）の酸性溶液を納めたタンクに浸してクリ
ーニングが施される。このクリーニング・ステップは、
以下において Piranhaクリーニングと呼ぶことにする。
ウェーハの上に、薄いＳｉ3Ｎ4の拡散バリヤ層（不図
示）が厚さ５０nmになるようにブランケット被着され
る。このＳｉ3Ｎ4の拡散バリヤ層によって、引続き形成
される上部層において可能性のあるＴｉＳｉ2層の溶解
が回避される。このステップは、ＳｉＨ2Ｃｌ2／ＮＨ3
反応ガスを用いて、７８５℃で、標準的なＬＰＶＤ装置
によって達成される。固有のポリシリコン・エッチング
止め層２５が、従来のＣＶＤプロセスを利用し、ウェー
ハの表面に、５０nmの範囲の厚さまで等角に被着され
る。シリコン（例えば、ソース／ドレイン領域におけ
る）とＳｉＯ2（例えば、ＲＯＸ領域における）の両方
の上に位置する接点スタッドが必要になる場合、エッチ
ング止め層を利用して、ＲＯＸ領域のバーズ・ビークが
保護される。このエッチング止め層を形成する材料は、
引続き形成されるホスホシリケート・ガラス（ＰＳＧ）
層に関して優れたエッチング選択性を備えていなければ
ならない。Ａｌ2Ｏ3は適合するが、例えば、約２５：１
といった、ＰＳＧとの望ましい高エッチング比を備えて
いるだけでなく、エッチングが容易であるため、固有の
ポリシリコンが望ましい。該構造体には、２ステップに
よって、すなわち、まず、Ｈ2Ｏ／ＨＣｌ／Ｈ2Ｏ
2（５：１：１）る酸性溶液による、Huang Bのクリーニ
ングが後続する上述の Piranhaクリーニングを利用し、
その後、すすぎを施すことによって、もう１度クリーニ
ングが施される。次に、ＷＡＴＫＩＮＳ−ＪＯＨＮＳＯ
ＮのようなＡＰＣＶＤ反応装置内において、キャリヤ・
ガスとしてＳiＨ4／ＰＨ3 ガスを利用し、４００℃で、
９００nmの厚さに達するまで、ＰＳＧ層２６を等角に被
着させる。オプションで、固有ポリシリコン層２５とＰ
ＳＧ層２６の間に、厚さ２００nmの熱分解ＳｉＯ2 の中
間層（不図示）を挿入することができる。その目的は、
ＰＳＧ層２６に含まれているリンのドーパントから固有
ポリシリコン層２２を保護することにある。その被着
は、Ｏ2 ／ＳｉＨ4／Ｎ2 の環境において、４００℃
で、ＡＭＥ−５０００によって行なわれる。次に、コロ
イドＳｉＯ2 と水との溶液、例えば、ＳＰＥＡＲ ＣＡ
ＲＢＯから販売されているＳＣ１で表示のスラリを利用
し、ＰＳＧ層２６が、精密な平坦化のため、ＷＥＳＴＥ
ＣＨまたはＳＴＲＡＵＳＢＡＵＧＨ装置によって化学・
機械的に研摩を施される。研摩後、残りの厚さは、６０
０nmになる。このステップに続いて、ＳＶＧ両面ブラシ
・クリーナでポスト・クリーニングが施される。その目
的は、層26に含まれているリンのドーパントから固有の
ポリシリコン層25を保護することにある。
を施された誘電材料の層が、図４の従来のベース構造体
に被着ささる。そのため、ウェーハは、Ｈ2ＳＯ4／Ｈ2
Ｏ2（４：１）の酸性溶液を納めたタンクに浸してクリ
ーニングが施される。このクリーニング・ステップは、
以下において Piranhaクリーニングと呼ぶことにする。
ウェーハの上に、薄いＳｉ3Ｎ4の拡散バリヤ層（不図
示）が厚さ５０nmになるようにブランケット被着され
る。このＳｉ3Ｎ4の拡散バリヤ層によって、引続き形成
される上部層において可能性のあるＴｉＳｉ2層の溶解
が回避される。このステップは、ＳｉＨ2Ｃｌ2／ＮＨ3
反応ガスを用いて、７８５℃で、標準的なＬＰＶＤ装置
によって達成される。固有のポリシリコン・エッチング
止め層２５が、従来のＣＶＤプロセスを利用し、ウェー
ハの表面に、５０nmの範囲の厚さまで等角に被着され
る。シリコン（例えば、ソース／ドレイン領域におけ
る）とＳｉＯ2（例えば、ＲＯＸ領域における）の両方
の上に位置する接点スタッドが必要になる場合、エッチ
ング止め層を利用して、ＲＯＸ領域のバーズ・ビークが
保護される。このエッチング止め層を形成する材料は、
引続き形成されるホスホシリケート・ガラス（ＰＳＧ）
層に関して優れたエッチング選択性を備えていなければ
ならない。Ａｌ2Ｏ3は適合するが、例えば、約２５：１
といった、ＰＳＧとの望ましい高エッチング比を備えて
いるだけでなく、エッチングが容易であるため、固有の
ポリシリコンが望ましい。該構造体には、２ステップに
よって、すなわち、まず、Ｈ2Ｏ／ＨＣｌ／Ｈ2Ｏ
2（５：１：１）る酸性溶液による、Huang Bのクリーニ
ングが後続する上述の Piranhaクリーニングを利用し、
その後、すすぎを施すことによって、もう１度クリーニ
ングが施される。次に、ＷＡＴＫＩＮＳ−ＪＯＨＮＳＯ
ＮのようなＡＰＣＶＤ反応装置内において、キャリヤ・
ガスとしてＳiＨ4／ＰＨ3 ガスを利用し、４００℃で、
９００nmの厚さに達するまで、ＰＳＧ層２６を等角に被
着させる。オプションで、固有ポリシリコン層２５とＰ
ＳＧ層２６の間に、厚さ２００nmの熱分解ＳｉＯ2 の中
間層（不図示）を挿入することができる。その目的は、
ＰＳＧ層２６に含まれているリンのドーパントから固有
ポリシリコン層２２を保護することにある。その被着
は、Ｏ2 ／ＳｉＨ4／Ｎ2 の環境において、４００℃
で、ＡＭＥ−５０００によって行なわれる。次に、コロ
イドＳｉＯ2 と水との溶液、例えば、ＳＰＥＡＲ ＣＡ
ＲＢＯから販売されているＳＣ１で表示のスラリを利用
し、ＰＳＧ層２６が、精密な平坦化のため、ＷＥＳＴＥ
ＣＨまたはＳＴＲＡＵＳＢＡＵＧＨ装置によって化学・
機械的に研摩を施される。研摩後、残りの厚さは、６０
０nmになる。このステップに続いて、ＳＶＧ両面ブラシ
・クリーナでポスト・クリーニングが施される。その目
的は、層26に含まれているリンのドーパントから固有の
ポリシリコン層25を保護することにある。
【００２０】上述の新しい２ステップのクリーニングが
すむと、該プロセスは、引続き、ＰＥＣＶＤ ＳｉＯ2
層２７の被着を行なう。この層の目的は拡散バリヤ層と
して働き、ＰＳＧ層に含まれているリンのドーパントが
外方拡散によって、引続き形成されることになるポリシ
リコンの上部層に入り込まないようにすることにある。
このステップは、ＡＭＥ−５０００のような標準的なＰ
ＥＣＶＤ装置において達成される。層２７の所望の厚さ
は、約２００nmである。非汚染、不活性化、及び、平坦
化誘電材料、例えば、水晶を用いる場合、層２７の必要
をなくすことが可能である。水晶は、適合するが、結果
として、プロセスのコストが高くつくことになる。ポリ
イミドのような有機材料も適合するが、適温処理ステッ
プにおける作用が不十分である。最後に、エッチング止
め層と、少なくとも２つの拡散バリヤ層を必要とする
が、ホスホシリケート・ガラス（ＰＳＧ）が望ましい材
料である。次に、Ｎ2 環境において、１Ｈの間、７５０
℃の炉内で、ウェーハの焼なましが行なわれる。図５に
は、結果生じる構造体が示されている。これで、ＦＥＯ
Ｌ処理ステップ時に形成される素子のリストが終了す
る。
すむと、該プロセスは、引続き、ＰＥＣＶＤ ＳｉＯ2
層２７の被着を行なう。この層の目的は拡散バリヤ層と
して働き、ＰＳＧ層に含まれているリンのドーパントが
外方拡散によって、引続き形成されることになるポリシ
リコンの上部層に入り込まないようにすることにある。
このステップは、ＡＭＥ−５０００のような標準的なＰ
ＥＣＶＤ装置において達成される。層２７の所望の厚さ
は、約２００nmである。非汚染、不活性化、及び、平坦
化誘電材料、例えば、水晶を用いる場合、層２７の必要
をなくすことが可能である。水晶は、適合するが、結果
として、プロセスのコストが高くつくことになる。ポリ
イミドのような有機材料も適合するが、適温処理ステッ
プにおける作用が不十分である。最後に、エッチング止
め層と、少なくとも２つの拡散バリヤ層を必要とする
が、ホスホシリケート・ガラス（ＰＳＧ）が望ましい材
料である。次に、Ｎ2 環境において、１Ｈの間、７５０
℃の炉内で、ウェーハの焼なましが行なわれる。図５に
は、結果生じる構造体が示されている。これで、ＦＥＯ
Ｌ処理ステップ時に形成される素子のリストが終了す
る。
【００２１】2) 次に、プロセスのこのポイントにおい
て、全体が28で表示の組をなす第１のスタッド開口部を
形成するステップが実施される。第１のスタッド開口部
は、一般に、２つの異なるマスクＧＳ及びＣＡを利用し
て、２つの順次エッチング・ステップで形成される。新
しい２ステップ・クリーニングがすむと、ＨＭＤＳのよ
うなフォトレジスト接着増進剤が、該構造体に塗布され
（予備焼きなまし時間７mn）、次に、例えば、ｅ−ＭＥ
ＲＣＫ樹脂といった標準的なフォトレジストが、例え
ば、ＭＴＩ ＭＵＬＴＩＦＡＢ装置で塗布され、ベーキ
ングが施される。アライメントがすむと、該フォトレジ
ストは、ＮＩＫＯＮ Ｇ６ステッパで、マスクを介して
紫外線による露光を受け、現像されて、所望の構造体を
有するレジスト・マスク（不図示）がもとの位置に形成
される。次に、ＰＥＣＶＤ ＳiＯ2拡散バリヤ層27にエ
ッチングを施すことによって、第１のサブセットをなす
開口部が形成される。図６には、ＬＰＣＶＤ ＳiＯ2層
27にパターン形成だけをすました状態の構造体が示され
ている。ただし、前記第１のサブセットをなす開口部の
形成時に、ＰＳＧ層に部分的にエッチングを施すことも
可能である。図６に示す状況は、単に説明のためのもの
でしかない。第１のサブセットをなす開口部は、開口部
28-10、28-20、及び28-30から構成される。これらの開
口部は、それぞれ、引続き形成される上部接点スタッ
ド、ゲート電極、及び、オーバ・パス導体に対応する。
第１のエッチング・ステップは、ＡＭＥ8300装置におい
て、ＣＨＦ3／Ｏ2を利用し、反応イオンを供給すること
によって行なわれる。もとの位置のレジスト・マスクＧ
Ｓを除去し、Piranha溶液中で該構造体のクリーニング
が行なわれる。
て、全体が28で表示の組をなす第１のスタッド開口部を
形成するステップが実施される。第１のスタッド開口部
は、一般に、２つの異なるマスクＧＳ及びＣＡを利用し
て、２つの順次エッチング・ステップで形成される。新
しい２ステップ・クリーニングがすむと、ＨＭＤＳのよ
うなフォトレジスト接着増進剤が、該構造体に塗布され
（予備焼きなまし時間７mn）、次に、例えば、ｅ−ＭＥ
ＲＣＫ樹脂といった標準的なフォトレジストが、例え
ば、ＭＴＩ ＭＵＬＴＩＦＡＢ装置で塗布され、ベーキ
ングが施される。アライメントがすむと、該フォトレジ
ストは、ＮＩＫＯＮ Ｇ６ステッパで、マスクを介して
紫外線による露光を受け、現像されて、所望の構造体を
有するレジスト・マスク（不図示）がもとの位置に形成
される。次に、ＰＥＣＶＤ ＳiＯ2拡散バリヤ層27にエ
ッチングを施すことによって、第１のサブセットをなす
開口部が形成される。図６には、ＬＰＣＶＤ ＳiＯ2層
27にパターン形成だけをすました状態の構造体が示され
ている。ただし、前記第１のサブセットをなす開口部の
形成時に、ＰＳＧ層に部分的にエッチングを施すことも
可能である。図６に示す状況は、単に説明のためのもの
でしかない。第１のサブセットをなす開口部は、開口部
28-10、28-20、及び28-30から構成される。これらの開
口部は、それぞれ、引続き形成される上部接点スタッ
ド、ゲート電極、及び、オーバ・パス導体に対応する。
第１のエッチング・ステップは、ＡＭＥ8300装置におい
て、ＣＨＦ3／Ｏ2を利用し、反応イオンを供給すること
によって行なわれる。もとの位置のレジスト・マスクＧ
Ｓを除去し、Piranha溶液中で該構造体のクリーニング
が行なわれる。
【００２２】3) 次に、第２のサブセットをなす開口部
が、エッチング止め層25の下流において、厚いＰＳＧ平
坦化層26（及び、もしあれば、上述のオプションによる
熱分解層）にエッチングを施すことによって形成され
る。そのため、第２のもとの位置のフォトレジスト・マ
スクＣＡ（不図示）が、上述のやり方と全く同じやり方
で該構造体に塗布される。次に、第２のサブセットをな
す開口部が、形成される。ＰＥＣＶＤ ＳiＯ2とＰＳＧ
は、全く同様の材料であるため、第２のエッチング・ス
テップは、ＣＨＦ3／０2反応ガスを利用し、同じＡＭＥ
8300装置によって実施することができる。最後に、固有
のポリシリコン・エッチング止め層25の露出部分が、Ｃ
ｌ2／０2／ＡrまたはＨＣｌ／０2／Ａr プラズマを利用
し、やはり、同じＲＩＥ装置によってエッチングを施さ
れる。フォトレジストがはがされ、再び、該構造体のク
リーニングが行なわれる。次に、該構造体は、Ｎ２をキ
ャリヤ・ガスとし、５５mnの間、アンモニア（ＮＨ3）
環境内で、ＴＨＥＲＭＣＯ装置によって、７００℃で焼
なましが行なわれる。固有のポリシリコンが、厚い二重
不活性化層26/27を介して酸化され、電気的観点から完
全に中性になる。このステップは、ＴＨＥＲＭＣＯ酸化
炉モデルＨiＰＯＸにおいて高圧で実施される。最後
に、下にあるＳi3Ｎ4層の露出部分が、ＳＦ6プラズマに
よってエッチングを施される。図７に示すように、異な
る構成も可能である。第１のスタッド開口部28-1は、そ
れぞれ、前記第１及び第２のエッチング・ステップに対
応する28-10及び28-11で表示の上方部分と下方部分の両
方から構成される。これら２つのエッチング・ステップ
によって、前記第１と第２のサブセットをなす開口部の
サイズを切り離すことが可能になる。例えば、下方の開
口部（例えば、28-21）のサイズは、リソグラフィによ
って最小のサイズとすることもできるし、一方、上方の
開口部（例えば、28-20）のサイズは、全く関係なく、
形成すべきゲート電極のサイズ要件に合わせて、より大
きくすることも可能である。活性領域21と接触すること
になる金属が充填されると、開口部28-1に金属接点スタ
ッドが形成されることになる。同様に、第１のスタッド
開口部28-2も、２つの部分28-20及び28-21によって構成
される。金属が充填されると、上方部分が、ＳＰＦＥＴ
デバイスの金属ゲート電極を形成し、一方、下方部分
は、前記金属ゲート電極と、ＮＦＥＴ Ｎ２の活性領域
21及びポリシリコン・ゲート電極23-2との相互接続を行
なうペデスタル・スタッドを形成する。第１のスタッド
開口部28-3は、全てに金属が充填されると、それぞれ、
オーバパス導体、及び、それで接続される２つのペデス
タル接点スタッドを形成して、導電性ストラップを形成
する上方部分と、２つの下方部分から構成される。該ス
トラップは、ＮＦＥＴ Ｎ５の活性領域21、ＮＦＥＴ
Ｎ６の活性領域、及び、ＮＦＥＴ Ｎ７のゲート電極23
-3を相互接続する。最後に、第１のスタッド開口部28ー4
は、ＣＡマスクを利用し、１ステップで形成される開口
部の一例である。金属が充填されると、ゲート電極23-1
と接触する金属接点スタッドが、形成されることにな
る。
が、エッチング止め層25の下流において、厚いＰＳＧ平
坦化層26（及び、もしあれば、上述のオプションによる
熱分解層）にエッチングを施すことによって形成され
る。そのため、第２のもとの位置のフォトレジスト・マ
スクＣＡ（不図示）が、上述のやり方と全く同じやり方
で該構造体に塗布される。次に、第２のサブセットをな
す開口部が、形成される。ＰＥＣＶＤ ＳiＯ2とＰＳＧ
は、全く同様の材料であるため、第２のエッチング・ス
テップは、ＣＨＦ3／０2反応ガスを利用し、同じＡＭＥ
8300装置によって実施することができる。最後に、固有
のポリシリコン・エッチング止め層25の露出部分が、Ｃ
ｌ2／０2／ＡrまたはＨＣｌ／０2／Ａr プラズマを利用
し、やはり、同じＲＩＥ装置によってエッチングを施さ
れる。フォトレジストがはがされ、再び、該構造体のク
リーニングが行なわれる。次に、該構造体は、Ｎ２をキ
ャリヤ・ガスとし、５５mnの間、アンモニア（ＮＨ3）
環境内で、ＴＨＥＲＭＣＯ装置によって、７００℃で焼
なましが行なわれる。固有のポリシリコンが、厚い二重
不活性化層26/27を介して酸化され、電気的観点から完
全に中性になる。このステップは、ＴＨＥＲＭＣＯ酸化
炉モデルＨiＰＯＸにおいて高圧で実施される。最後
に、下にあるＳi3Ｎ4層の露出部分が、ＳＦ6プラズマに
よってエッチングを施される。図７に示すように、異な
る構成も可能である。第１のスタッド開口部28-1は、そ
れぞれ、前記第１及び第２のエッチング・ステップに対
応する28-10及び28-11で表示の上方部分と下方部分の両
方から構成される。これら２つのエッチング・ステップ
によって、前記第１と第２のサブセットをなす開口部の
サイズを切り離すことが可能になる。例えば、下方の開
口部（例えば、28-21）のサイズは、リソグラフィによ
って最小のサイズとすることもできるし、一方、上方の
開口部（例えば、28-20）のサイズは、全く関係なく、
形成すべきゲート電極のサイズ要件に合わせて、より大
きくすることも可能である。活性領域21と接触すること
になる金属が充填されると、開口部28-1に金属接点スタ
ッドが形成されることになる。同様に、第１のスタッド
開口部28-2も、２つの部分28-20及び28-21によって構成
される。金属が充填されると、上方部分が、ＳＰＦＥＴ
デバイスの金属ゲート電極を形成し、一方、下方部分
は、前記金属ゲート電極と、ＮＦＥＴ Ｎ２の活性領域
21及びポリシリコン・ゲート電極23-2との相互接続を行
なうペデスタル・スタッドを形成する。第１のスタッド
開口部28-3は、全てに金属が充填されると、それぞれ、
オーバパス導体、及び、それで接続される２つのペデス
タル接点スタッドを形成して、導電性ストラップを形成
する上方部分と、２つの下方部分から構成される。該ス
トラップは、ＮＦＥＴ Ｎ５の活性領域21、ＮＦＥＴ
Ｎ６の活性領域、及び、ＮＦＥＴ Ｎ７のゲート電極23
-3を相互接続する。最後に、第１のスタッド開口部28ー4
は、ＣＡマスクを利用し、１ステップで形成される開口
部の一例である。金属が充填されると、ゲート電極23-1
と接触する金属接点スタッドが、形成されることにな
る。
【００２３】4) 次に、一般に、タングステンのような
金属である高導性材料を第１のスタッド開口部に充填す
るステップ及び平坦化のステップが、実施される。その
ため、図７の構造体が、まず、１００：１の希釈ＨＦ溶
液中でクリーニングを施され、すすぎが行なわれる。タ
ングステン（Ｗ）の充填に先立ち、ＶＡＲＩＡＮ Ｍ20
00装置によって、チタン（Ｔi）層が、約４０nmの厚さ
に被着され、前記第１のスタッド開口部の底壁部及び側
壁部にメッキが施される。このチタン層によって、活性
領域21におけるタングステン原子の拡散が防止される。
次に、チタン層の上に、薄い窒化チタン（ＴiＮ）層が
形成される。このＴiＮ層の目的は、タングステン層の
接着性を高めることにある。このステップは、同じＶＡ
ＲＩＡＮＭ2000装置によって実施されるが、２５nmの厚
さが得られるまで、Ａrキャリヤ・ガスにＮ２の流れが
送り込まれる。次に、タングステン層が２ステップで被
着され、第１のスタッド開口部が完全に充填される。Ｃ
ＶＤ ＧＥＮＵＳ 8700装置は、その点で適合する。ま
ず、２４０nmの厚さが得られるまで、ＳiＨ4／ＷＦ6／
Ｈ2／Ｈeガスの組合せを利用し、１２０nm／分の高速度
において、４５０℃で、被着が実施される。次に、約５
５０nmの所望の最終的厚さが得られるまで、４０nm／分
のより低速で、同じ装置により、ＳiＨ4がもはや用いら
れないという点を除き、同じ動作条件において、被着が
続行される。次に、本発明の譲受人に譲渡された“Chem
-mech polishing method for producing co-planar met
al/insulatorfilms on a substrate”と題するＥＰ−Ａ
−0223920に記載の化学・機械的技法と、ＢＣｌ3／Ｃｌ
2／Ｎ2ガスを利用し、ＡＭＥ8100で行なわれるプラズマ
・エッチングのいずれかに用いて、被着した金属層の平
坦化が行なわれる。このステップに続いて、ＳＶＧ両面
ブラシ・クリーナによるポスト・クリーニングが行なわ
れる。Ｔi−ＴiＮ及びＷの複合層を平坦化することによ
って、対応する参照番号で表示される第１の接点パッド
29及び第１の接点スタッド30が第１のスタッド開口部28
に得られる。その上方部分と下方部分については、図７
で識別することができる。例えば、第１の接点スタッド
30-1は、それぞれ、30-10及び30-11で表示の上方部分と
下方部分によって構成される。同様の論理は接点パッド
29-1にも当てはまる。これは、他の全ての第１の接点ス
タッドに対して普遍化されなければならない。最後に、
図８から明らかなように、この時点で、第１の接点スタ
ッド30-xの上部表面とＰＥＣＶＤ酸化物層27の表面とは
共面をなしている。
金属である高導性材料を第１のスタッド開口部に充填す
るステップ及び平坦化のステップが、実施される。その
ため、図７の構造体が、まず、１００：１の希釈ＨＦ溶
液中でクリーニングを施され、すすぎが行なわれる。タ
ングステン（Ｗ）の充填に先立ち、ＶＡＲＩＡＮ Ｍ20
00装置によって、チタン（Ｔi）層が、約４０nmの厚さ
に被着され、前記第１のスタッド開口部の底壁部及び側
壁部にメッキが施される。このチタン層によって、活性
領域21におけるタングステン原子の拡散が防止される。
次に、チタン層の上に、薄い窒化チタン（ＴiＮ）層が
形成される。このＴiＮ層の目的は、タングステン層の
接着性を高めることにある。このステップは、同じＶＡ
ＲＩＡＮＭ2000装置によって実施されるが、２５nmの厚
さが得られるまで、Ａrキャリヤ・ガスにＮ２の流れが
送り込まれる。次に、タングステン層が２ステップで被
着され、第１のスタッド開口部が完全に充填される。Ｃ
ＶＤ ＧＥＮＵＳ 8700装置は、その点で適合する。ま
ず、２４０nmの厚さが得られるまで、ＳiＨ4／ＷＦ6／
Ｈ2／Ｈeガスの組合せを利用し、１２０nm／分の高速度
において、４５０℃で、被着が実施される。次に、約５
５０nmの所望の最終的厚さが得られるまで、４０nm／分
のより低速で、同じ装置により、ＳiＨ4がもはや用いら
れないという点を除き、同じ動作条件において、被着が
続行される。次に、本発明の譲受人に譲渡された“Chem
-mech polishing method for producing co-planar met
al/insulatorfilms on a substrate”と題するＥＰ−Ａ
−0223920に記載の化学・機械的技法と、ＢＣｌ3／Ｃｌ
2／Ｎ2ガスを利用し、ＡＭＥ8100で行なわれるプラズマ
・エッチングのいずれかに用いて、被着した金属層の平
坦化が行なわれる。このステップに続いて、ＳＶＧ両面
ブラシ・クリーナによるポスト・クリーニングが行なわ
れる。Ｔi−ＴiＮ及びＷの複合層を平坦化することによ
って、対応する参照番号で表示される第１の接点パッド
29及び第１の接点スタッド30が第１のスタッド開口部28
に得られる。その上方部分と下方部分については、図７
で識別することができる。例えば、第１の接点スタッド
30-1は、それぞれ、30-10及び30-11で表示の上方部分と
下方部分によって構成される。同様の論理は接点パッド
29-1にも当てはまる。これは、他の全ての第１の接点ス
タッドに対して普遍化されなければならない。最後に、
図８から明らかなように、この時点で、第１の接点スタ
ッド30-xの上部表面とＰＥＣＶＤ酸化物層27の表面とは
共面をなしている。
【００２４】5) 次に、ＰＦＥＴデバイスのゲート誘電
体が形成される。そのため、第１の酸化層31は、ＡＭＥ
−5000のようなＰＥＣＶＤ装置によって、約２５nmの厚
さになるように被着される。Piranha溶液中でのクリー
ニングがすむと、もとの位置の新しいレジスト・マスク
（ＯＧマスク）が、該構造体の上に形成され、酸化物層
31が、所望の位置で開放される。ＣＨＦ3／０2環境で、
ＡＭＥ8300反応装置におけるＲＩＥによって、酸化物層
31に接触開口部32が設けられる。再び、該構造体のクリ
ーニングが行なわれる。ＳＰＦＥＴデバイスの領域と相
互接続導体（引続き形成すべき）のいずれかが、第１の
接点スタッドと接触しなければならない、第１の接点ス
タッドの部分に接触開口部32、例えば、32-1が形成され
る。
体が形成される。そのため、第１の酸化層31は、ＡＭＥ
−5000のようなＰＥＣＶＤ装置によって、約２５nmの厚
さになるように被着される。Piranha溶液中でのクリー
ニングがすむと、もとの位置の新しいレジスト・マスク
（ＯＧマスク）が、該構造体の上に形成され、酸化物層
31が、所望の位置で開放される。ＣＨＦ3／０2環境で、
ＡＭＥ8300反応装置におけるＲＩＥによって、酸化物層
31に接触開口部32が設けられる。再び、該構造体のクリ
ーニングが行なわれる。ＳＰＦＥＴデバイスの領域と相
互接続導体（引続き形成すべき）のいずれかが、第１の
接点スタッドと接触しなければならない、第１の接点ス
タッドの部分に接触開口部32、例えば、32-1が形成され
る。
【００２５】次に、パターン形成及び十分なドーピング
がすむと、ＰＦＥＴデバイス本体の所望のソース、ドレ
イン、及び、チャネル領域と、相互接続導体を形成する
ことになるポリシリコン層が、被着される。そのため、
ＳiＨ4を利用し、615℃で、ＡＳＭまたはＴＥＭＰＲＥ
ＳＳのようなＬＰＣＶＤ装置によって、厚さが１０〜１
００nmの範囲に達するまで、固有の（ドーピングを施さ
れていない）ＣＶＤポリシリコン層33の被着が行なわれ
る。しかしながら、ＳＰＦＥＴデバイスの特性が、層33
のポリシリコン材料の粒子サイズに大きく左右されるの
で、まず、層33のポリシリコンをアモルファス・シリコ
ン層に変換し、次に、粒子をできるだけ大きくするた
め、低温で再結晶化することが望ましい。アモルファス
化は、25〜50KeVのエネルギ範囲及び１Ｅ15at／cm2の線
量で、ＥＸＴＲＩＯＮ ＣＦ５注入装置によってＳiの
イオン注入を行なうことにより実施することができる。
再結晶化焼なましは、Ｎ２環境において、30Ｈにわた
り、625゜のＴＨＥＲＭＣＯ炉内で達成される。代替案
として、代替案として、文献に教示のように、同じ厚さ
のアモルファス層が、直接形成された。この場合、ポリ
シリコンは、ＰＥＣＶＤ装置またはＥビーム源蒸発装置
のＵＨＶチャンバ内で被着され、再結晶化は、やはり、
ＴＨＥＲＭＣＯ炉内の、Ｎ２環境で、ただし、600℃
で、12時間にわたって行なわれる。
がすむと、ＰＦＥＴデバイス本体の所望のソース、ドレ
イン、及び、チャネル領域と、相互接続導体を形成する
ことになるポリシリコン層が、被着される。そのため、
ＳiＨ4を利用し、615℃で、ＡＳＭまたはＴＥＭＰＲＥ
ＳＳのようなＬＰＣＶＤ装置によって、厚さが１０〜１
００nmの範囲に達するまで、固有の（ドーピングを施さ
れていない）ＣＶＤポリシリコン層33の被着が行なわれ
る。しかしながら、ＳＰＦＥＴデバイスの特性が、層33
のポリシリコン材料の粒子サイズに大きく左右されるの
で、まず、層33のポリシリコンをアモルファス・シリコ
ン層に変換し、次に、粒子をできるだけ大きくするた
め、低温で再結晶化することが望ましい。アモルファス
化は、25〜50KeVのエネルギ範囲及び１Ｅ15at／cm2の線
量で、ＥＸＴＲＩＯＮ ＣＦ５注入装置によってＳiの
イオン注入を行なうことにより実施することができる。
再結晶化焼なましは、Ｎ２環境において、30Ｈにわた
り、625゜のＴＨＥＲＭＣＯ炉内で達成される。代替案
として、代替案として、文献に教示のように、同じ厚さ
のアモルファス層が、直接形成された。この場合、ポリ
シリコンは、ＰＥＣＶＤ装置またはＥビーム源蒸発装置
のＵＨＶチャンバ内で被着され、再結晶化は、やはり、
ＴＨＥＲＭＣＯ炉内の、Ｎ２環境で、ただし、600℃
で、12時間にわたって行なわれる。
【００２６】ここで、Ｎ形ドーパントをポリシリコン層
にブランケット注入して、ＳＰＦＥＴデバイスのしきい
電圧が調整される。Ｎ形ドーパントの濃度は、ＳＰＦＥ
Ｔデバイスのチャネル領域において正確に制御する必要
がある。そのため、ＳＰＦＥＴのチャネル領域において
１Ｅ17at／cm3の濃度が得られるように、ポリシリコン
層33にリン原子の注入が行なわれる。このステップは、
ＥＸＴＲＩＯＮ ＣＦ５注入装置によって実現すること
ができ、標準的な注入焼なましが後続する。
にブランケット注入して、ＳＰＦＥＴデバイスのしきい
電圧が調整される。Ｎ形ドーパントの濃度は、ＳＰＦＥ
Ｔデバイスのチャネル領域において正確に制御する必要
がある。そのため、ＳＰＦＥＴのチャネル領域において
１Ｅ17at／cm3の濃度が得られるように、ポリシリコン
層33にリン原子の注入が行なわれる。このステップは、
ＥＸＴＲＩＯＮ ＣＦ５注入装置によって実現すること
ができ、標準的な注入焼なましが後続する。
【００２７】次に、上記のポイント２）で既述のものと
同様のフォトリソグラフィ・ステップ（ＰＲマスク）を
実施して、適合するもとの位置のレジスト・マスクが形
成される。このレジスト・マスクを利用して、ポリシリ
コン層33に所望のポリシリコン・ランド構造体が形成さ
れる。該構造体は、ポリシリコン／ＥＣＶＤ ＳiＯ2の
エッチング速度比が高い、ＣＦ4／Ｏ2／Ｃｌ2／ＨＣｌ
といった標準的な反応ガス組成を利用し、ＴＥＧＡＬ15
00によってＲＩＥを受ける。次に、適合するストリッパ
によって、レジスト・マスクがはがされる。図９に示す
ように、３つのＮ−ポリシリコン・ランド33-1、33-2、
及び、33-3が残されることになる。
同様のフォトリソグラフィ・ステップ（ＰＲマスク）を
実施して、適合するもとの位置のレジスト・マスクが形
成される。このレジスト・マスクを利用して、ポリシリ
コン層33に所望のポリシリコン・ランド構造体が形成さ
れる。該構造体は、ポリシリコン／ＥＣＶＤ ＳiＯ2の
エッチング速度比が高い、ＣＦ4／Ｏ2／Ｃｌ2／ＨＣｌ
といった標準的な反応ガス組成を利用し、ＴＥＧＡＬ15
00によってＲＩＥを受ける。次に、適合するストリッパ
によって、レジスト・マスクがはがされる。図９に示す
ように、３つのＮ−ポリシリコン・ランド33-1、33-2、
及び、33-3が残されることになる。
【００２８】ポリシリコン層33のパターン形成に先立っ
て、ポイント５）に既述の再結晶化焼なましステップを
実施する代りに、このステップをその後で実施し、ポリ
シリコン・ランドに局所的な再結晶化しか行なわれない
ようにすることも可能である。この場合、このステップ
に続いて、上述のブランケット注入が行なわれることに
なる。代替案として、再結晶化焼なましの代りに、Ｎ２
環境において、10〜120秒間にわたり、600〜700℃の温
度範囲で急熱焼なまし（ＲＴＡ）ステップを行なうこと
もできる。
て、ポイント５）に既述の再結晶化焼なましステップを
実施する代りに、このステップをその後で実施し、ポリ
シリコン・ランドに局所的な再結晶化しか行なわれない
ようにすることも可能である。この場合、このステップ
に続いて、上述のブランケット注入が行なわれることに
なる。代替案として、再結晶化焼なましの代りに、Ｎ２
環境において、10〜120秒間にわたり、600〜700℃の温
度範囲で急熱焼なまし（ＲＴＡ）ステップを行なうこと
もできる。
【００２９】次に、ＡＭＥ−5000のようなＰＥＣＶＤ装
置によって、残りのポリシリコン・ランドに対してＴＥ
ＯＳ酸化物層34が被着される。所望の厚さは、約１００
nmである。層34は、異なる働きをする。層34は、後述の
ように、後続のイオン注入ステップに関して、スクリー
ン酸化物層として用いられる。拡散バリヤ層としても働
き、最終的には、形成されてしまうと、やはり、引続き
形成されることになる第２のＰＳＧ層からＳＰＦＥＴデ
バイス本体をカプセル封じする。プロセスのこの段階に
おいて結果得られる構造体が、図９に示されている。
置によって、残りのポリシリコン・ランドに対してＴＥ
ＯＳ酸化物層34が被着される。所望の厚さは、約１００
nmである。層34は、異なる働きをする。層34は、後述の
ように、後続のイオン注入ステップに関して、スクリー
ン酸化物層として用いられる。拡散バリヤ層としても働
き、最終的には、形成されてしまうと、やはり、引続き
形成されることになる第２のＰＳＧ層からＳＰＦＥＴデ
バイス本体をカプセル封じする。プロセスのこの段階に
おいて結果得られる構造体が、図９に示されている。
【００３０】6) 次に、イオン注入ステップによってＳ
ＰＦＥＴデバイスのソース／ドレイン領域を形成するの
に特に用いられる、もとの位置の適正なフォトレジスト
ＢＧマスクを形成するため、新しいフォトリソグラフィ
・ステップ（ＢＧマスク）が実施される。フォトリソグ
ラフィ・ステップは、上述のものと同一である。次に、
ＳＰＦＥＴデバイスのソース／ドレイン領域を形成し、
また、他のポリシリコン・ランドにドーピングを施し
て、相互接続導体を形成するため、スクリーン酸化物層
34を介して、選択的なホウ素イオン注入が実施される。
ＳＰＦＥＴデバイスのチャネル領域だけが、ＢＧマスク
によってイオン注入から保護される。ホウ素イオンの注
入は、ＥＸＴＲＩＯＮ ＣＦ５注入装置によって、１Ｅ
16at/cm2の線量、及び、３０KeVのエネルギで実施され
る。結果生じる構造体が図10に示されている。次に、も
との位置のフォトレジストＢＧマスクが、はがされる。
最後に、低温で（または急熱焼なましによって）、ＳＰ
ＦＥＴのソース及びドレイン領域におけるドーパントの
再活性化が実施される。このステップは、ＴＨＥＲＭＣ
Ｏ炉内において、Ｎ２環境で、12Ｈにわたり650〜850℃
の温度範囲で行なうことができる。
ＰＦＥＴデバイスのソース／ドレイン領域を形成するの
に特に用いられる、もとの位置の適正なフォトレジスト
ＢＧマスクを形成するため、新しいフォトリソグラフィ
・ステップ（ＢＧマスク）が実施される。フォトリソグ
ラフィ・ステップは、上述のものと同一である。次に、
ＳＰＦＥＴデバイスのソース／ドレイン領域を形成し、
また、他のポリシリコン・ランドにドーピングを施し
て、相互接続導体を形成するため、スクリーン酸化物層
34を介して、選択的なホウ素イオン注入が実施される。
ＳＰＦＥＴデバイスのチャネル領域だけが、ＢＧマスク
によってイオン注入から保護される。ホウ素イオンの注
入は、ＥＸＴＲＩＯＮ ＣＦ５注入装置によって、１Ｅ
16at/cm2の線量、及び、３０KeVのエネルギで実施され
る。結果生じる構造体が図10に示されている。次に、も
との位置のフォトレジストＢＧマスクが、はがされる。
最後に、低温で（または急熱焼なましによって）、ＳＰ
ＦＥＴのソース及びドレイン領域におけるドーパントの
再活性化が実施される。このステップは、ＴＨＥＲＭＣ
Ｏ炉内において、Ｎ２環境で、12Ｈにわたり650〜850℃
の温度範囲で行なうことができる。
【００３１】図10には、ＳＰＦＥＴデバイスＰ２が明示
されている。ＳＰＦＥＴデバイスＰ２の本体は、それぞ
れ、ＳＰ２、ＤＰ２、及び、ＣＰ２で表示のソース、ド
レイン、及び、チャネル領域から構成される。ＳＰＦＥ
ＴデバイスＰ２のゲート電極ＧＰ２は、薄いゲート誘電
体層31によって本体から分離されている。ゲート電極Ｇ
Ｐ２は、金属製であり、従って、図２の構造体の場合の
ような、Ｎ+ポリシリコンに比べてより良好な仕事関数
を示す。このポイントにおいても、ＳＰＦＥＴＰ２のソ
ース領域とドレイン領域の両方または一方との接触が、
第１の接点スタッドによって、下方にあるデバイスの活
性領域21とゲート電極23-xの両方または一方に対して直
接行なうことができるという点に留意されたい。例え
ば、ドレイン領域ＤＰ２は、第１の接点スタッド30-4に
よってＮＦＥＴ Ｎ１のゲート電極に対して短絡され、
従って、これらの素子は、ノード４の電位にある（図１
参照）。同様に、図10から明らかなように、第１の接点
スタッド30-2は、ＳＰＦＥＴ Ｐ２のゲート電極ＧＰ２
を形成するだけでなく、ＮＦＥＴ Ｎ２のゲート電極23
-1及びＮＦＥＴ Ｎ１のソース領域21と相互接続する。
結果として、第１の接点スタッド30-2は、ノード３の電
位になる（図１参照）。従って、特定のソースまたはド
レイン領域が、第１の接点スタッドの上方に位置する場
合、直接接触は、リソグラフィ・ステップを追加せずに
行なわれる。一方、図10の左部分では、第１の接点スタ
ッド30-3が、ポリシリコン・ランド33-2、ＮＦＥＴ Ｎ
５及びＮ６の活性領域21の１つ、及び、ゲート電極23-3
を短絡させる。ポリシリコン・ランド33-3は、酸化物層
31及び34によってカプセル封じされるため、分離され
る。
されている。ＳＰＦＥＴデバイスＰ２の本体は、それぞ
れ、ＳＰ２、ＤＰ２、及び、ＣＰ２で表示のソース、ド
レイン、及び、チャネル領域から構成される。ＳＰＦＥ
ＴデバイスＰ２のゲート電極ＧＰ２は、薄いゲート誘電
体層31によって本体から分離されている。ゲート電極Ｇ
Ｐ２は、金属製であり、従って、図２の構造体の場合の
ような、Ｎ+ポリシリコンに比べてより良好な仕事関数
を示す。このポイントにおいても、ＳＰＦＥＴＰ２のソ
ース領域とドレイン領域の両方または一方との接触が、
第１の接点スタッドによって、下方にあるデバイスの活
性領域21とゲート電極23-xの両方または一方に対して直
接行なうことができるという点に留意されたい。例え
ば、ドレイン領域ＤＰ２は、第１の接点スタッド30-4に
よってＮＦＥＴ Ｎ１のゲート電極に対して短絡され、
従って、これらの素子は、ノード４の電位にある（図１
参照）。同様に、図10から明らかなように、第１の接点
スタッド30-2は、ＳＰＦＥＴ Ｐ２のゲート電極ＧＰ２
を形成するだけでなく、ＮＦＥＴ Ｎ２のゲート電極23
-1及びＮＦＥＴ Ｎ１のソース領域21と相互接続する。
結果として、第１の接点スタッド30-2は、ノード３の電
位になる（図１参照）。従って、特定のソースまたはド
レイン領域が、第１の接点スタッドの上方に位置する場
合、直接接触は、リソグラフィ・ステップを追加せずに
行なわれる。一方、図10の左部分では、第１の接点スタ
ッド30-3が、ポリシリコン・ランド33-2、ＮＦＥＴ Ｎ
５及びＮ６の活性領域21の１つ、及び、ゲート電極23-3
を短絡させる。ポリシリコン・ランド33-3は、酸化物層
31及び34によってカプセル封じされるため、分離され
る。
【００３２】7) 次に、Piranha/Huang B クリーニング
・ステップの後、第２の厚いＰＳＧ層35が被着される。
層35は、精密な化学・機械的平坦化を施される。その
後、ピン・ホールを排除するため、薄いＰＥＣＶＤ酸化
物層、できれば、ＰＳＧ層36が被着される。被着及び平
坦化ステップは、ポイント２）に既述のものと同じやり
方で達成される。この結果、構造体17の上部表面は、か
なりフラットになる。新規の Piranha/Huang B二重クリ
ーニング・ステップがすむと、再び、該構造体は、スタ
ッド開口部を設ける準備が整う。次に、第２の接点スタ
ッドに対応する第２のスタッド開口部28'が形成され、
エッチング止め層は、ＳＰＦＥＴデバイスに関するポリ
シリコン層33と、第１の接点スタッドに関するタングス
テンのいずれかである。図11には、３つの第２のスタッ
ド開口部28-1'、28-2'、及び28ー3'を備えた結果得られ
る構造体が、図11に示されている。
・ステップの後、第２の厚いＰＳＧ層35が被着される。
層35は、精密な化学・機械的平坦化を施される。その
後、ピン・ホールを排除するため、薄いＰＥＣＶＤ酸化
物層、できれば、ＰＳＧ層36が被着される。被着及び平
坦化ステップは、ポイント２）に既述のものと同じやり
方で達成される。この結果、構造体17の上部表面は、か
なりフラットになる。新規の Piranha/Huang B二重クリ
ーニング・ステップがすむと、再び、該構造体は、スタ
ッド開口部を設ける準備が整う。次に、第２の接点スタ
ッドに対応する第２のスタッド開口部28'が形成され、
エッチング止め層は、ＳＰＦＥＴデバイスに関するポリ
シリコン層33と、第１の接点スタッドに関するタングス
テンのいずれかである。図11には、３つの第２のスタッ
ド開口部28-1'、28-2'、及び28ー3'を備えた結果得られ
る構造体が、図11に示されている。
【００３３】8) 次に、第２のスタッド開口部28-xが、
ウェーハ全体にブランケット・スパッタリングを施され
るＴi層とＴi−Ｎ層の順次被着によって充填され、複合
Ｔi−ＴiＮ層37が形成される。次に、第２のスタッド開
口部が、タングステン層38で充填される。被着された金
属層は、上記ポイント３）に既述の技法の１つによって
平坦化される。Ｔi−ＴiＮとＷによる複合層の平坦化に
よって、対応する参照番号で表示の第２の接点パッド37
及び第２の接点スタッド38が第２のスタッド開口部28'
に形成される。図12には、38-1、38-2、及び、38-3で表
示された３つの第２の接点スタッドが示されている。そ
れらは、それぞれ、ＳＰＦＥＴ Ｐ２のソース領域ＳＰ
２、第１の接点スタッド30-3、及び、ポリシリコン・ラ
ンド33-3と接触する。次に、標準的な第１のメタライゼ
ーション層39が、被着されて、パターン形成を施され、
Ｍ１マスクレベルで金属ランド39-1、39-2、及び39-3が
残される。メタライゼーション層は、Ｔi／Ａｌ−Ｃu／
Ｓiで構成することもできる。金属ランド39ー3は、ワー
ド・ラインＷＬであり、一方、金属ランド39ー1及び39-2
は、電源バスであって、それぞれ、Ｖc及びＧndに接続
される。次に、通常のＢＥＯＬプロセスの続行が可能に
なる。該構造体は、ＰＥＣＶＤ酸化物40の絶縁フィルム
でカバーされる。最終構造体が図12に示されている。
ウェーハ全体にブランケット・スパッタリングを施され
るＴi層とＴi−Ｎ層の順次被着によって充填され、複合
Ｔi−ＴiＮ層37が形成される。次に、第２のスタッド開
口部が、タングステン層38で充填される。被着された金
属層は、上記ポイント３）に既述の技法の１つによって
平坦化される。Ｔi−ＴiＮとＷによる複合層の平坦化に
よって、対応する参照番号で表示の第２の接点パッド37
及び第２の接点スタッド38が第２のスタッド開口部28'
に形成される。図12には、38-1、38-2、及び、38-3で表
示された３つの第２の接点スタッドが示されている。そ
れらは、それぞれ、ＳＰＦＥＴ Ｐ２のソース領域ＳＰ
２、第１の接点スタッド30-3、及び、ポリシリコン・ラ
ンド33-3と接触する。次に、標準的な第１のメタライゼ
ーション層39が、被着されて、パターン形成を施され、
Ｍ１マスクレベルで金属ランド39-1、39-2、及び39-3が
残される。メタライゼーション層は、Ｔi／Ａｌ−Ｃu／
Ｓiで構成することもできる。金属ランド39ー3は、ワー
ド・ラインＷＬであり、一方、金属ランド39ー1及び39-2
は、電源バスであって、それぞれ、Ｖc及びＧndに接続
される。次に、通常のＢＥＯＬプロセスの続行が可能に
なる。該構造体は、ＰＥＣＶＤ酸化物40の絶縁フィルム
でカバーされる。最終構造体が図12に示されている。
【００３４】チャネルの異動度を増し、しきい電圧ＶＴ
を低下させるため、ダングリング・ボンドの水素の不活
性化を行なうことが可能である。これは、デバイスの性
能に対する結晶粒界のポテンシャル障壁の影響を最小限
に抑えるのに役立つことになる。当該技術において成形
ガス焼なましステップとして知られるこのステップは、
Ｎ2／Ｈ2成形ガス中において、３０mnにわたり、４００
℃の炉内で達成される。このステップは、構造体の質を
高めるため、ＢＥＯＬ処理中の異なる時間に、任意の後
続レベルで実施することができる。
を低下させるため、ダングリング・ボンドの水素の不活
性化を行なうことが可能である。これは、デバイスの性
能に対する結晶粒界のポテンシャル障壁の影響を最小限
に抑えるのに役立つことになる。当該技術において成形
ガス焼なましステップとして知られるこのステップは、
Ｎ2／Ｈ2成形ガス中において、３０mnにわたり、４００
℃の炉内で達成される。このステップは、構造体の質を
高めるため、ＢＥＯＬ処理中の異なる時間に、任意の後
続レベルで実施することができる。
【００３５】チップがマルチ・レベル形の場合、二重Ｐ
ＳＧ層35/36を被着させるステップ、第２の接点スタッ
ド38-x、…及び金属ランド39-xを形成するステップ、…
をさらに繰返すことができる。平坦化ステップを各スタ
ンド・レベルに関連づけなければならない点に留意され
たい。構造体の製作は、文献において広く言及されてい
る、Ball Limiting Metallurgy （ＢＬＭ）の接点パッ
ド及び接点端子（例えば、ハンダ球）の形成を含む、端
子形成ステップを仕上げることによって終了する。
ＳＧ層35/36を被着させるステップ、第２の接点スタッ
ド38-x、…及び金属ランド39-xを形成するステップ、…
をさらに繰返すことができる。平坦化ステップを各スタ
ンド・レベルに関連づけなければならない点に留意され
たい。構造体の製作は、文献において広く言及されてい
る、Ball Limiting Metallurgy （ＢＬＭ）の接点パッ
ド及び接点端子（例えば、ハンダ球）の形成を含む、端
子形成ステップを仕上げることによって終了する。
【００３６】他の考慮事項 このプロセスに関する説明から明らかなように、従来の
ＣＭＯＳ ＦＥＴプロセスと比べて、４つマスクを追加
するだけで、２組の第１と第２の接点スタッドによる接
触の融通性が大きい、タングステン・ゲートＳＰＦＥＴ
デバイスが得られる。これは、ＳＰＦＥＴデバイスは、
第１の接点スタッドを介してデバイス（例えば、N1，N
2，…）の活性領域と接続することができ、一方、Ｍ１
金属ランドへの接続は、第２の接点スタッドによって行
なわれることを表わしている。平坦化ステップは、各接
点スタッド・レベルと関連づけられており、指定のＳＰ
ＦＥＴデバイスが、その間に挿入される。ポリシリコン
・ランドは、ＳＰＦＥＴ本体の形成に利用されるが、必
要があれば、相互接続ラインまたは導体として用いるこ
とも可能である。導電性を高めるため、前記ラインのケ
イ化が必要になる可能性があるが、余分なマスクの利用
という犠牲を払うことになる。さらに、ＳＰＦＥＴのゲ
ート電極として用いられる第１の接点スタッドの上方部
分は、相互接続導体として用いることも可能である。例
えば、第１の接点スタッド30-3の上方部分は、２つの下
方部分と組み合わせられると、シリコン・ウェーハ・レ
ベルで２つの活性領域とポリシリコン・ゲート電極の両
方または一方を接続するストラップを形成する、オーバ
パス導体として用いられる。
ＣＭＯＳ ＦＥＴプロセスと比べて、４つマスクを追加
するだけで、２組の第１と第２の接点スタッドによる接
触の融通性が大きい、タングステン・ゲートＳＰＦＥＴ
デバイスが得られる。これは、ＳＰＦＥＴデバイスは、
第１の接点スタッドを介してデバイス（例えば、N1，N
2，…）の活性領域と接続することができ、一方、Ｍ１
金属ランドへの接続は、第２の接点スタッドによって行
なわれることを表わしている。平坦化ステップは、各接
点スタッド・レベルと関連づけられており、指定のＳＰ
ＦＥＴデバイスが、その間に挿入される。ポリシリコン
・ランドは、ＳＰＦＥＴ本体の形成に利用されるが、必
要があれば、相互接続ラインまたは導体として用いるこ
とも可能である。導電性を高めるため、前記ラインのケ
イ化が必要になる可能性があるが、余分なマスクの利用
という犠牲を払うことになる。さらに、ＳＰＦＥＴのゲ
ート電極として用いられる第１の接点スタッドの上方部
分は、相互接続導体として用いることも可能である。例
えば、第１の接点スタッド30-3の上方部分は、２つの下
方部分と組み合わせられると、シリコン・ウェーハ・レ
ベルで２つの活性領域とポリシリコン・ゲート電極の両
方または一方を接続するストラップを形成する、オーバ
パス導体として用いられる。
【００３７】期待されるＳＰＦＥＴデバイスの特性は、
次の通りである、 しきい電圧：１．６〜２．０Ｖ 酸化物の厚さ：２０〜３０nm チャネル移動度：１０cm2／Ｖ．Ｓ しきい値下電流：２ｐＡ ＯＮ／ＯＦＦ電流比：１０Ｅ６
次の通りである、 しきい電圧：１．６〜２．０Ｖ 酸化物の厚さ：２０〜３０nm チャネル移動度：１０cm2／Ｖ．Ｓ しきい値下電流：２ｐＡ ＯＮ／ＯＦＦ電流比：１０Ｅ６
【００３８】図13及び図14は、本発明の方法に従って製
造された、異なる製造段階における６Ｄ ＳＲＡＭセル
のレイアウトに関する典型的な図である。
造された、異なる製造段階における６Ｄ ＳＲＡＭセル
のレイアウトに関する典型的な図である。
【００３９】図13には、図５の段階におけるレイアウト
が示されている。
が示されている。
【００４０】図14には、電源バス（Ｖc、Ｇnd）及びワ
ード・ライン（ＷＬ）を形成する金属ランドについて描
かれた、図12の段階における構造体に対応したレイアウ
トが示されている。
ード・ライン（ＷＬ）を形成する金属ランドについて描
かれた、図12の段階における構造体に対応したレイアウ
トが示されている。
【００４１】
【発明の効果】本発明により、マスキング・ステップ数
を減少させたスタック形タングステン・ゲートＰＦＥＴ
デバイスの形成方法が得られる。
を減少させたスタック形タングステン・ゲートＰＦＥＴ
デバイスの形成方法が得られる。
【図１】負荷デバイスとして２つのＰＦＥＴを含む従来
の６Ｄ ＳＲＡＭセル回路を示す図である。
の６Ｄ ＳＲＡＭセル回路を示す図である。
【図２】スタック形ポリシリコン・ゲートＰＦＥＴデバ
イスを提供する従来のＣＭＯＳＦＥＴ製造プロセスに従
ってシリコン基板に集積された時点における、図１の６
Ｄ ＳＲＡＭセル回路の構造体を一部切り欠いた断面図
である。
イスを提供する従来のＣＭＯＳＦＥＴ製造プロセスに従
ってシリコン基板に集積された時点における、図１の６
Ｄ ＳＲＡＭセル回路の構造体を一部切り欠いた断面図
である。
【図３Ａ】正または負のマスクの位置ずれによって決ま
る、それによって導入される寄生デバイスを表わした、
図２のＰＦＥＴデバイス構造体の詳細を示す図である。
る、それによって導入される寄生デバイスを表わした、
図２のＰＦＥＴデバイス構造体の詳細を示す図である。
【図３Ｂ】正または負のマスクの位置ずれによって決ま
る、それによって導入される寄生デバイスを表わした、
図２のＰＦＥＴデバイス構造体の詳細を示す図である。
る、それによって導入される寄生デバイスを表わした、
図２のＰＦＥＴデバイス構造体の詳細を示す図である。
【図４】標準的なＣＭＯＳ ＦＥＴ製造プロセスのマス
タ・スライス処理ステップを完了した後における、図１
の６Ｄ ＳＲＡＭセルの従来のベース構造体に関する部
分断面図を示す図である。
タ・スライス処理ステップを完了した後における、図１
の６Ｄ ＳＲＡＭセルの従来のベース構造体に関する部
分断面図を示す図である。
【図５】本発明の方法の望ましい実施例に基づき、一連
の処理ステップで処理される図４の構造体を示す図であ
る。
の処理ステップで処理される図４の構造体を示す図であ
る。
【図６】本発明の方法の望ましい実施例に基づき、一連
の処理ステップで処理される図４の構造体を示す図であ
る。
の処理ステップで処理される図４の構造体を示す図であ
る。
【図７】本発明の方法の望ましい実施例に基づき、一連
の処理ステップで処理された図４の構造体を示す図であ
る。
の処理ステップで処理された図４の構造体を示す図であ
る。
【図８】本発明の方法の望ましい実施例に基づき、一連
の処理ステップで処理された図４の構造体を示す図であ
る。
の処理ステップで処理された図４の構造体を示す図であ
る。
【図９】本発明の方法の望ましい実施例に基づき、一連
の処理ステップで処理された図４の構造体を示す図であ
る。
の処理ステップで処理された図４の構造体を示す図であ
る。
【図１０】本発明の方法の望ましい実施例に基づき、一
連の処理ステップで処理された図４の構造体を示す図で
ある。
連の処理ステップで処理された図４の構造体を示す図で
ある。
【図１１】本発明の方法の望ましい実施例に基づき、一
連の処理ステップで処理された図４の構造体を示す図で
ある。
連の処理ステップで処理された図４の構造体を示す図で
ある。
【図１２】本発明の方法の望ましい実施例に基づき、一
連の処理ステップで処理された図４の構造体を示す図で
ある。
連の処理ステップで処理された図４の構造体を示す図で
ある。
【図１３】異なる２つの製造段階の一方における、スタ
ック形タングステン・ゲートＰＦＥＴを負荷デバイスと
した６Ｄ ＳＲＡＭセルの典型的なレイアウトを示す平
面図である。
ック形タングステン・ゲートＰＦＥＴを負荷デバイスと
した６Ｄ ＳＲＡＭセルの典型的なレイアウトを示す平
面図である。
【図１４】異なる２つの製造段階のもう一方における、
スタック形タングステン・ゲートＰＦＥＴを負荷デバイ
スとした６Ｄ ＳＲＡＭセルの典型的なレイアウトを示
す平面図である。
スタック形タングステン・ゲートＰＦＥＴを負荷デバイ
スとした６Ｄ ＳＲＡＭセルの典型的なレイアウトを示
す平面図である。
１… ６Ｄ ＳＲＡＭセル回路 ２… 共通ノード ３… 電荷蓄積ノード ４… 電荷蓄積ノード ５… 共通ノード ８… ＲＯＸ領域 ９… 活性ソース領域及びドレイン領域 10… ゲート誘電体層 11-1… ゲート電極 11-2… ゲート電極 12… スペーサ 13… ポリシリコン・ランド 15… ポリサイド・ランド 20… ＲＯＸ領域 21… 活性領域 22… ゲート誘電体層 25… エッチング止め層 26… ＰＳＧ層 27… 拡散バリヤ層 28… 第１のスタッド開口部 29… 第１の接点パッド 30… 第１の接点スタッド 31… 第１の酸化物層 32… 接触開口部 33… ポリシリコン層 34… ＴＥＯＳ酸化物層 39… メタライゼーション層 40… 絶縁フィルム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローランド・シヤンクルー フランス国ペルス、グラン、モリン、ル ー、デュ、21番地 (72)発明者 マイリアム・コンブ フランス国エブリ、アパートメント11、ル ー、デュ、17番地 (72)発明者 パトリツク・モーン フランス国ポンチェリー、シャト、ルー、 デュ、331番地 (72)発明者 ビンセント・バレツト フランス国メネシー、コケリコット、ル ー、デュ、34番地
Claims (19)
- 【請求項１】マスタ・スライス処理ステップの完了後、
デバイス（N1，…）と複数のポリシリコン・ライン（23
-1，…）の両方または一方が形成された半導体ＩＣベー
ス構造体にスタック形半導体デバイスを形成する方法に
おいて、 a) ベース構造体上において平坦化を施すこととが可能
な、誘電材料による第１の厚い不活性化層（２６／２
７）を被着させるステップと、 b) 前記第１の厚さの不活性化層（26/27）に１組の第
１のスタッド開口部（28-1，…）、いわゆる第１のスタ
ッド開口部を形成し、少なくとも１つの活性領域（21）
と前記ポリシリコン・ライン（23-1，…）の１つの両方
または一方を露出させるステップと、 c) 導電材料の第１の層（30）を被着させて、前記と第
１のスタッド開口部に充填し、その一部の上方部分が前
記半導体デバイスのゲート電極をなす１組の第１の接点
スタッド（30-1，…）を形成するステップと、 d) 該構造体を平坦化し、前記第１の接点スタッド（３
０−１、…）の上部表面と前記第１の厚さの不活性化層
（２６／２７）の表面が共面をなすようにするステップ
と、 e) 薄い絶縁層（31）を被着させて、半導体デバイスの
ゲート誘電体を形成し、それにパターン形成を施して、
接触開口部（32-1，…）を設け、いくつかの第１の接触
スタッドを所望の位置で露出させるステップと、 f) 第１の導電性タイプの不純物で少量のドーピングを
施されたポリシリコン層（33）を被着させるステップ
と、 g) 前記ポリシリコン層（33）にパターン形成を施し
て、前記所望の位置で前記第１の接点スタッド（30-1，
…）と接触する複数のポリシリコン・ランド（33-1，
…）を形成するステップと、 h) 該構造体に第２の導電性タイプのドーパントを選択
的にイオン注入し、所定のポリシリコン・ランドまたは
その一部に半導体デバイスのソース及びドレイン領域と
相互接続導体を形成するステップと、 i) 平坦化することが可能な誘導材料の第２の厚い不活
性化層（35/36）を被着させるステップと、 j) 前記第２の厚い不活性化層（35/36）に１組の第２
のスタッド開口部（28-1'，…）を形成し、前記ポリシ
リコン・ランド（33-1，…）の所望の部分と前記第１の
接点スタッド（30-1，…）の部分の両方または一方を露
出させるステップと、 k) 導電材料の第２の層（38）を被着させて、第２の１
組の第２の接点スタッド（38-1，…）を形成するステッ
プと、 l) 該構造体を平坦化し、前記第２の厚い不活性化層
（35/36）の表面と前記第２の接点スタッド（38-1，
…）の上部表面を共面化させるステップから成ることを
特徴とする、 スタック形半導体デバイスの形成方法。 - 【請求項２】m) ステップｈ）に先立って、前記ポリシ
リコン・ランド（33-1，…）の上にキャップ層（34）を
被着させるステップが、さらに含まれることを特徴とす
る、請求項１に記載の方法。 - 【請求項３】n) 前記第１の厚い不活性化層（26/27）
を被着させるステップａ）に先立ち、エッチング止め層
（25）を被着させるステップがさらに含まれることを特
徴とする、 請求項１または２に記載の方法。 - 【請求項４】o) ステップａ）に先立ち、前記ベース構
造体にバリヤ拡散層を被着させるステップがさらに含ま
れることを特徴とする、 請求項３に記載の方法。 - 【請求項５】前記エッチング止め層（25）及び前記拡散
バリヤ層の形成材料が、それぞれ、固有のポリシリコン
及びＳｉ3Ｎ4であることを特徴とする、請求項４に記載
の方法。 - 【請求項６】前記エッチング止め層（２５）及び前記拡
散バリヤ層を形成する材料が、それぞれ、固有のポリシ
リコン及びＳｉ3Ｎ4であることを特徴とする、請求項５
に記載の方法。 - 【請求項７】前記ステップｂ）が２ステップで行なわれ
ることを特徴とする、請求項１、２、３、４、５または
６に記載の方法。 - 【請求項８】前２ステップが、 b1) 導体と半導体デバイスのゲート電極の両方または
一方に対応し、前記第１の厚い不活性化層を通って部分
的に延びている第１のサブセットをなす開口部を形成す
るステップと、 b2) 前記第１のサブセットをなす開口部のうちのいく
つかに延びる第２のサブセットをなす開口部を形成し、
前記活性領域（21）とポリシリコン・ライン（23-1，
…）の両方または一方の少なくとも１つを露出させるス
テップから成ることを特徴とする、 請求項７に記載の
方法。 - 【請求項９】選択的にイオン注入するステップj)が、半
導体デバイスのチャネル領域にマスキングを施すもとの
位置のフォトレジスト・マスク（ＢＧ）を介して行なわ
れることを特徴とする、請求項１、２、３、４、５、
６、７または８に記載の方法。 - 【請求項１０】ステップｆ）のポリシリコンが、Ｐ形で
あり、ステップｈ）のドーパントが、ホウ素であること
を特徴とする、請求項１、２、３、４、５、６、７、８
または９に記載の方法。 - 【請求項１１】ステップｉ）が、 i1) ＰＳＧの厚い層（35）を被着させるステップと、 i2) 前記ＰＳＧの厚い層を平坦化するステップと、 i3) ＬＰＣＶＤとＰＳＧのいずれかの薄い層（36）を
被着させるステップから成ることを特徴とする、 請求項１、２、３、４、５、６、７、８、９または１０
に記載の方法。 - 【請求項１２】p1) 金属層（39）を該構造体に被着さ
せ、それにパターン形成を施して、前記第２の接点スタ
ッド（38-1，…）のいくつかと接触する金属ランド（39
-1，…）を形成するステップと、 p2) 絶縁フィルム（39）を該構造体に被着させるステ
ップがさらに含まれることを特徴とする、 請求項１、
２、３、４、５、６、７、８、９、１０または１１に記
載の方法。 - 【請求項１３】前記平坦化ステップｄ）及びｌ）が化学
・機械的技法で達成されることを特徴とする、 請求項１、２、３、４、５、６、７、８、９、１０、１
１または１２に記載の方法。 - 【請求項１４】ステップｃ）及びｋ）は、 c1) 前記第１／第２のスタッド開口部（28，28'）の底
壁及び側壁に複合Ｔi−ＴiＮ（29，36）を形成するステ
ップと、 c2) 前記開口部にタングステン層（30，38）を充填す
るステップから成ることを特徴とする、 請求項１、２、３、４、５、６、７、８、９、１０、１
１、１２または１３に記載の方法。 - 【請求項１５】マスタ・スライス処理ステップの完了後
に、デバイス（N1，…）の活性領域（21）と複数のポリ
シリコン・ライン（23-1，…）が形成されている半導体
基板（18/19）から成るベース構造体を備えるスタック
形半導体構造体において、 前記活性領域（21）と前記ポリシリコン・ライン（23-
1，…）の両方または一方の少なくとも１つと接触し、
その上部が、半導体デバイスのゲート電極と相互接続導
体の両方または一方を形成し、その表面が第１の厚い不
活性化層の表面と共面をなす１組の第１の金属接点スタ
ッド（30-1，…）を備えた、前記ベース構造体に形成さ
れる第１の厚い不活性化層と、 半導体デバイスのゲート誘電体層を形成しており、所望
の位置において前記第１の接点スタッドの所望の部分を
露出させるため、接触開口部（32）が設けられている薄
い絶縁層（31）と、 前記薄い絶縁層（31）の上に形成され、その所定の部分
が半導体デバイス本体のソース、ドレイン、及び、チャ
ネル領域を形成しており、前記ソース領域とドレイン領
域の少なくとも一方が接触開口部（32-1）を介して第１
の金属接点スタッドと接触するようになっている複数の
ポリシリコン・ランド（33-1，…）と、 結果生じる構造体に形成され、前記ポリシリコン・ラン
ド（33-1，…）と前記第１の接点スタッド（30-1，…）
の両方または一方の少なくとも１つと接触する１組の第
２の金属接点スタッド（38-1）を備えた第２の厚い不活
性化層（35/36）が、さらに設けられていることを特徴
とする、 スタック形半導体構造体。 - 【請求項１６】前記第２の金属接点スタッド（38-1，
…）の少なくとも１つと電気的に接続する金属ランド
（39-1，…）を備えた第１の金属相互接続構造体と、 最終絶縁フィルムがさらに含まれていることを特徴とす
る、 請求項１５に記載の半導体構造体。 - 【請求項１７】前記第１の接点スタッドのいくつかが、
Ｕ字形であって、ストラップ状の導体を形成しているこ
とを特徴とする、請求項１５または１６に記載の半導体
構造体。 - 【請求項１８】前記ポリシリコン・ランドのいくつか、
または、その一部が、相互接続導体であることを特徴と
する、請求項１５、１６または１７に記載の半導体構造
体。 - 【請求項１９】前記デバイス（N1，…）がＦＥＴであ
り、前記ポリシリコン・ライン（23ー1）が前記ＦＥＴの
ゲート電極であることを特徴とする、請求項１５、１
６、１７または１８に記載の半導体構造体。
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| FR90480109.9 | 1990-07-31 |
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|---|---|
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| JPH0652783B2 JPH0652783B2 (ja) | 1994-07-06 |
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ID=8205836
Family Applications (1)
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|---|---|---|---|
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| EP (1) | EP0469215B1 (ja) |
| JP (1) | JPH0652783B2 (ja) |
| DE (1) | DE69023765T2 (ja) |
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