KR100448959B1 - 금속플러그에의해형성된국소배선을갖는반도체장치및그제조방법 - Google Patents

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Abstract

트랜지스터 형성 후에, 제1 층간 절연막을 형성하고, 이 제1 층간 절연막을 관통하는 콘택 내에 밀착층으로 되는 제1 금속 형성 후에, 제2 금속에 의해 매립한 후 제1 금속으로 국부 배선용 패턴을 형성하며, 그런 후 제2 층간 절연층을 형성하고, 상기 제2 금속에 이르는 콘택을 개구하며, 상층의 배선 패턴과 상기 제2 금속을 접속하는 반도체 장치 및 그 제조 방법.

Description

금속 플러그에 의해 형성된 국소 배선을 갖는 반도체 장치 및 그 제조 방법
본 발명은, 다층 배선을 갖는 반도체 장치에 관한 것으로, 특히 절연막에 매립된 금속 플러그를 이용하여 국소(局所) 배선을 행하는 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 셀을 구성하기 위해서는, 셀내에 다수의 콘택이 형성된다. CMOS 의 SRAM의 경우에는, 특히 많은 콘택이 필요하다. 또한, 셀내에서의 상호 배선을 위한 배선층이 형성되는 한쪽에서, 비트선과의 접속을 위해 두꺼운 층간 절연막을 관통하는 콘택을 형성하고, 내부에 도전체 플러그를 매립했다.
그 때문에, 셀내의 상호 배선을 위한 콘택 개구시에 콘택 보상 확산을 N형 확산층과 P형 확산층의 양쪽에 대해 각각 행하는 한편, 플러그용의 콘택을 개구시에도 콘택 보상 확산을 N형 확산층과 P형 확산층 양쪽에 대해 행할 필요가 있었다.
본 발명은, 다음의 반도체 장치 및 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
(1) 텅스텐 매립 전극에 의해 금속 배선층과 기판을 접속하는 구조를 갖는 반도체 장치에 있어서, 근접하는 상호(相互)간을 접속하는 국소 배선용 접속홀도 텅스텐 매립 전극으로 구성한 것을 특징으로 하는 반도체 장치.
(2) 반도체 장치가, NMOS와 PMOS가 혼재하는 것인 상기 (1) 기재의 반도체 장치.
(3) 반도체 장치가 SRAM이고, 텅스텐 매립 전극이 국소 배선용 접속홀의 일부 또는 전부에 적용되어 있는 것인 상기 (1) 기재의 반도체 장치.
(4) 텅스텐 매립 전극과 기판 사이에 밀착층을 매개로 이루어지는 상기 (1) 내지 (3) 어느 하나에 기재의 반도체 장치.
(5) 밀착층이 티탄 및 질화 티탄의 어느 한쪽 층 또는 이들의 2층 이상의 적층체인 상기 (4) 기재의 반도체 장치.
(6) 밀착층이 국소 배선층을 구성하는 상기 (1) 내지 (5)의 어느 하나에 기재의 반도체 장치.
(7) 금속 배선층과 접속해야 하는 플러그 접속홀과, 근접하는 상호를 접속하는 국소 배선용 접속홀을 각각 개구하는 공정, 개구한 각각의 접속홀 내면을 덮는 금속 또는 그 화합물로 이루어지는 밀착층을 형성하는 공정 및, 밀착층을 형성한 접속홀을 텅스텐으로 매립하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(8) 반도체 장치가 SRAM에 있어, SRAM을 구성하는 금속 배선층과 접속해야 하는 확산층에 대한 플러그 접속홀 및 SRAM을 구성하는 한쪽의 인버터의 게이트 전극과 SRAM을 구성하는 다른 쪽의 인버터의 확산층을 접속하기 위한 국소 배선용 접속홀 각각을 개구하는 공정, 개구한 각각의 접속홀의 적어도 내면을 덮는 금속 또는 그 화합물로 이루어지는 밀착층을 형성하는 공정, 밀착층을 형성한 접속홀을 텅스텐으로 매립하는 공정 및, 접속 배선 패턴에 따라 밀착층을 패터닝하는 공정을 갖는 것을 특징으로 반도체 장치의 제조 방법.
(9) 밀착층이 티탄 및 질화 티탄의 어느 한쪽 층 또는 이들의 2층 이상의 적층체인 상기 (8) 기재의 반도체 장치의 제조 방법.
도 1은 완전 CMOS형 SRAM의 평면 패턴도의 참고예를 도시한 도면.
도 2는 도 1에 도시한 SRAM의 등가 회로도.
도 3은 도 1의 A-B-C선에 따른 단면도.
도 4A 내지 도 4D는 도 3에 도시한 SRAM의 제조 공정을 도시하는 단면도.
도 5는 본 발명을 완전 CMOS SRAM에 적용한 예를 도시하고, 도 1의 A-B-C선에 따른 단면도.
도 6A 내지 도 6D는 도 5에 도시한 SRAM의 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
C1, C2 : 분할 콘택
G1, G2 : 게이트 전극
L1, L2 : 내부 접속
CVss : 알루미늄 배선용 콘택 홀
또한, 본 명세서에 있어서, 텅스텐으로는, 텅스텐 금속뿐만 아니라, 텅스텐을 포함하는 합금도 포함하는 넓은 개념이다.
본 발명의 반도체 장치는, 텅스텐 매립 전극을, 금속 배선층과의 접속홀(콘택 홀)뿐만 아니라, 근접하는 상호(내부 접속)간의 국소 배선용 접속홀에도 이용한 것이다. 이로써, 금속 배선층용의 플러그 접속홀과 내부 접속용의 국소 배선용 접속홀을 동시에 개구하는 것이 가능하게 되어 콘택 보상용의 이온 주입이 N+확산층과 P+확산층 각각에 1회씩으로 완료되고, 리소그래피 공정이 2회로 완료되어 리소그래피 공정을 2회 삭감할 수 있다. 또한, 접속홀을 빠른 단계로 매립할 수 있기 때문에, 평탄화가 용이하게 된다. 이와 같이, 본 발명의 반도체 장치는, 제조 공정을 간략화할 수 있고, 간략화한 제조 방법에 의해 생산할 수 있기 때문에 수율이 향상한다.
완전 CMOS형 SRAM에서는, 다수의 접속홀(콘택 홀)이 형성된다. 도 1은, 완전 CMOS형 셀의 평면 패턴도이고, 도 2는 이에 대응하는 등가 회로도를 참고예로서 도시하는 도면이다. 완전 CMOS형 SRAM에서는, 실리콘 기판상에 4개의 NMOS와 2개의 PMOS가 형성되어 이들이 혼재되어 있다. 도 1, 도 2에 있어서, 트랜지스터 Tr2, Tr4는 PMOS이고, 그 외의 트랜지스터는 NMOS이다. 트랜지스터(Tr2와 Tr3, Tr4와 Tr5)가 각각 인버터를 구성하고, 도 1중에서 G1(도면중 점선이 찍힌 장소)이 Tr2와 Tr3의 게이트와 콘택(C1)을 접속하는 게이트 전극이다. 이 접속홀(C1)은, 트랜지스터(Tr4, Tr5)의 확산층을 접속하는 내부 접속(L2)과 접속되어 있다. 마찬가지로, 트랜지스터 Tr4, Tr5의 게이트 전극과 트랜지스터 Tr3, Tr2의 확산층은 마찬가지로 내부 접속(L1)과 접속홀(C2)로 접속되어 있다. 또한, 본 명세서에 있어서, 내부 접속(국소 배선)은 트랜지스터 상호간의 확산층을 접속하는 배선뿐만 아니라, 근접하는 상호간을 접속하는 배선 모두를 의미하고, 예를 들어 인버터 상호를 접속하는 배선도 포함한다.
도 1중, A-B-C에 따른 단면도를 도 3에 도시한다. 도 3중, 점선(B)이 굴곡부이다.
도 3에 도시하는 단면 구조에서의 소자 분리 기술로서는, 트렌치 분리(TI)를 이용하고 있다. 이 구조에서는, 트랜지스터(Tr3)의 확산층과 알루미늄 배선층(1Al)의 접속은, 접속홀(CVss)의 내면을 피복하는 밀착층(Ad)을 통하여 텅스텐 블랭킷(BL)으로 행하고 있다. 또한, 내부 접속(L1, L2)은 각각 분할 콘택(C1, C2)으로 게이트 전극(G1, G2)과 접속되어 있다.
도 3에 도시하는 바와 같은 종래의 완전 CMOS형에서의 내부 접속 주위의 공정을 도 4A 내지 도 4D에서 설명한다. 먼저, 도 4A에 따른 공정은, 처음에 일반적인 MOS 구조 공정에 따라 소자 분리, 게이트 전극 형성, 소스 드래인 등의 이온 주입, 층간 절연막을 퇴적 한 후, 내부 접속(L1, L2)용의 콘택 홀(C1~C3)을 개구한다. 이 때, 게이트 전극(G1, G2)의 일부가 노출한다. 또한, 도 4A∼도 4D에서는, 도면을 간단히 하기 위해 기판 내부의 구조는 생략한다.
다음에, N+확산층, P+확산층 각각에 콘택 보상용의 이온 주입을 행한 후, 활성화 어닐을 예를 들어 800℃, 10분 정도 실시한다. 그리고, 도 4B에 도시하는 바와 같이, TiN 등의 고융점 금속으로 내부 접속 배선 패턴(L1, L2)을 형성한다.
그 후, 도 4C에 도시하는 바와 같이, 층간 절연막(IS)을 퇴적하여 콘택 홀(C1~C4)을 매립한 후, 알루미늄 배선용의 콘택 홀(CVss)을 개구하여 다시 N+확산층, P+확산층 각각에 콘택 보상용의 이온 주입을 행한다. 다음에, 밀착층(Ad)으로 되는 Ti와 TiN을 각각 예를 들어 30nm와 70nm 퇴적한 후, 텅스텐을 약 600nm 정도 퇴적한 후에 에치백을 행하여 콘택 홀(CVss)을 텅스텐 블랭킷(BL)으로 매립한다.
다음에, 도 4D에 도시하는 바와 같이, 알루미늄 배선층(1A1)을 배선하여 알루미늄 배선층(1A1)과 트랜지스터(Tr3)의 확산층을 접속한다.
이와 같은 공정에서는, 접속홀을 개구한 상태로 N+확산층과 P+확산층 각각에 이온 주입을 행한다. 각각 한쪽에 이온 주입을 행할 때에는 다른 쪽의 확산 영역을 레지스트로 보호할 필요가 있고, 결국 리소그래피 공정을 4회 행하게 되어 리소그래피 공정의 수가 많아지게 된다. 또한, 콘택 홀을 형성하여 내부 접속 배선을 행한 후, 층간 절연막으로 콘택 홀을 매립하여 평탄화하는 공정에서는, 접속홀의 단차가 상당히 있기 때문에 시간이 걸린다.
이하, 본 발명의 실시 태양에 대해서 구체적으로 설명한다. 도 5는, 도 1, 도 2에 도시한 완전 CMOS형의 SRAM에 본 발명을 적용한 태양을 도시하는 단면도로,도 3의 참고예의 SRAM 단면도에 대응하는 것이다. 따라서, 도 5는, 도 1의 A-B-C선에 따른 단면도로서 평면 형상에서는 참고예와 차이가 없다.
도 5에 도시하는 단면 구조에서의 소자 분리 기술로서는, 트렌치 분리(TI)를 이용하고 있다. 이 구조에서는, 트랜지스터(Tr3)의 확산층과 알루미늄 배선층(1A1)의 접속은, 제1 접속홀(CVss-1) 및 이와 접속하는 제2 접속홀(CVss-2)의 각각의 내면을 피복하는 밀착층(Ad)을 통하여 텅스텐 블랭킷(BL1, BL2)으로 행하고 있다. 또한, 내부 접속(L1, L2)은, 본 구조에서는 밀착층(Ad1)으로 구성되어 각각 분리 콘택(C1, C2)으로 게이트 전극(G1, G2)과 접속되어 있다. 한편, 각각의 접속홀(CVss-1, C1∼C4)은, 텅스텐 매립 전극(BL1)으로 매립되어 있다.
도 5에 도시하는 바와 같은 본 발명의 완전 CMOS형에서의 내부 접속 주위의 공정을 도 6A ∼ 도 6D에서 설명한다. 먼저, 도 6A에 따른 공정은, 참고예와 마찬가지로 처음에 일반적인 MOS 구조 공정에 따라 소자 분리, 게이트 전극 형성, 소스·드래인 등의 이온 주입, 층간 절연막을 퇴적한 후, 알루미늄 배선층(1A1) 접속용의 플러그 접속홀(CVss-1) 및 내부 접속용 접속홀(C1∼C4) 각각을 동시에 개구한다.
그 후, N+확산층과 P+확산층에 각각 콘택 보상용의 이온 주입을 행한다. 본 발명에 있어서는, N+확산층, P+확산층 각각에 보호용의 레지스트를 1회씩 합계 2회 리소그래피한다면, 모든 접속홀에 대해서 보상용의 이온 주입을 행할 수 있다.
종래, 알루미늄 배선 접속용의 플러그 접속홀과, 이온 콘택용의 접속홀을 각각 개구하고 있는 경우에는, 4회의 리소그래피 공정이 필요하기 때문에, 리소그래피 공정을 2회로 간략화할 수 있다.
다음에, 활성화 어닐을, 예를 들면 800℃, 10min 정도 행한다. 이 경우, 본 발명에 있어서, 활성화 어닐도 1회로 완료되고, 게다가 어닐을 행할 때에는 밀착층이 아직 형성되어 있지 않았기 때문에, 어닐에 의한 밀착층으로의 악영향은 없다. 이 때문에, 종래 내부 접속 배선 후 활성화를 위해 열처리를 행하지 않으면 않되고, 실리콘과의 접촉 저항이 낮은 Ti 등은 내열성이 낮기 때문에 사용할 수 없다는 문제가 있지만, 본 발명에 있어서는 이와 같은 문제가 없고, 밀착층으로서 Ti도 사용 가능하다.
다음에, 도 6B에 도시하는 바와 같이, 밀착층(Ad)로 되는 Ti/TiN을 각각 예를 들면 30nm/70nm 퇴적한 후, 텅스텐(BL)을 예를 들면 약 600nm 정도 퇴적한다.
그 후, 도 6C에 도시하는 바와 같이, 텅스텐만을 에치백을 행하여 텅스텐이 접속홀에 남도록 한다. 그리고, 텅스텐으로부터 노출하고 있는 밀착층을 내부 접속 배선 패턴(L1, L2)으로 형성한다. 이 경우, 텅스텐의 밀착층을 내부 접속용의 배선층으로서 이용하기 때문에 새로운 배선층을 형성할 필요가 없다.
다음에, 도 6D에 도시하는 바와 같이, 층간 절연막(IS)을 퇴적하여 평탄화한다. 이 경우, 접속홀을 텅스텐으로 매립하고 있기 때문에, 직접 층간 절연막으로 접속홀을 매립하는 것과 달리 평탄화가 용이하다. 그 후, 알루미늄 배선용의 제2 접속홀(CVss-2)을 개구한 후, 다시 밀착층(Ad)으로 되는 Ti/TiN을 각각, 예를 들어 30nm/70nm 퇴적한 후, 텅스텐을 예를 들면 약 600nm 정도 퇴적한다. 그 후, 텅스텐만을 에치백을 행하여 텅스텐이 접속홀에 남도록 한다. 그리고, 제1 알루미늄 배선층(1A1)을 통상의 방법에 따라 리소그래피에 의해 형성한다.
도 6D의 후, 통상의 방법에 따라, 충간 절연막의 퇴적과, 제2 알루미늄 배선층의 형성 및, 층간 절연막의 고정에 의해 도 5에 도시한 단면 구조의 SRAM을 얻을 수 있다.
본 발명은, 상기 예에 한정되는 것은 아니다. 상기 예에서는 본 발명을 SRAM에 적용한 예를 도시했지만, 이에 한정되지 않는 것은 물론이고, 그 외 본 발명의 요지를 일탈하지 않는 범위내에서 여러가지 변형 가능하다.

Claims (8)

  1. 텅스텐을 포함하는 매립 전극을 경유하여 기판과 금속 배선층이 접속되는 반도체 장치로서,
    기판에 형성되고 복수의 콘택 개구부를 갖는 층간 절연막;
    상기 복수의 콘택 개구부에 서로 분리되어 형성되고, 적어도 1개가 상기 금속 배선층에 접속되는 복수의 매립 전극; 및
    상기 기판 및 상기 층간 절연막과, 상기 복수의 매립 전극사이에 형성되고, 상기 층간 절연막 상에 패턴이 형성된 밀착층을 가지고,
    상기 층간 절연막 상의 상기 밀착층의 패턴으로 상기 복수의 매립 전극 중 적어도 2개의 매립 전극 간을 접속하는 국소 배선이 구성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치가, 제1 도전형의 절연 게이트 전계 효과 트랜지스터 및 상기 제1 도전형과는 도전형이 반대인 제2 도전형의 절연 게이트 전계 효과 트랜지스터를 포함하고, 상기 제1 또는 제2 도전형의 전계 효과 트랜지스터의 단자가 상기 금속 배선층과 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 매립 전극은 밀착층에 의해 상기 기판과 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 밀착층은 티탄 또는 질화 티탄 또는 산질화 티탄 또는 이들의 적층체인 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 국소 배선에 의해 상기 트랜지스터 사이가 접속된 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 트랜지스터를 형성한 후, 제1 절연층을 형성하는 공정;
    상기 제1 절연층에 복수의 제1 콘택 개구부를 형성하는 공정;
    상기 복수의 제1 콘택 개구부와 상기 제1 절연층 상에 제1 금속층을 형성하는 공정;
    상기 제1 금속층 상에 제2 금속층을 형성하는 공정 -상기 제2 금속층의 일부는 상기 복수의 제1 콘택 개구부에 매립되어 복수의 매립 전극을 형성함- ;
    상기 제2 금속층을 부분적으로 제거하여, 상기 복수의 매립 전극을 서로 분리시키는 공정; 및
    상기 제1 금속을 패터닝하여 상기 복수의 매립 전극 중 적어도 2개의 매립 전극을 서로 접속시키는 국소 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 국소 배선에 접하여 제2 절연층을 형성하는 공정 및 상기 제2 절연층에 제2 콘택 개구부를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1 금속층은 티탄 또는 질화 티탄 또는 산질화 티탄 또는 이들의 적층체인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019960033916A 1995-08-17 1996-08-16 금속플러그에의해형성된국소배선을갖는반도체장치및그제조방법 KR100448959B1 (ko)

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