-
Die vorliegende Erfindung betrifft einen Halbleiterspeicher, der als auf einem CMOS-Gate
angeordneter statischer Direktzugriffsspeicher dient.
-
Die EP 0 029 099 beschreibt eine Halbleitervorrichtung mit einem Halbleitersubstrat, auf
welchem ein erster und zweiter Gate-FET-Transistor angeordnet sind, die in Reihe mit
einer ersten bzw. mit einer zweiten polykristallinen Siliziumschicht verbunden sind, und als
Lasten von einem ersten und zweiten Inverter dienen, wobei die erste polykristalline
Siliziumschicht oberhalb einer Gateelektrode des zweiten Feldeffekttransistors mit
isoliertem Gate und die zweite polykristalline Siliziumschicht oberhalb einer Gateelektrode
des ersten Feldeffekttransistors mit isoliertem Gate vorgesehen ist.
-
Der erste und zweite Feldeffekttransistor mit isoliertem Gate sind als Flipflops angeordnet.
Ferner ist ein weiteres Paar von Transfer-Feldeffekttransistoren mit isoliertem Gate
vorgesehen. Der erste und zweite Feldeffekttransistor und das weitere Paar von Transfer-
Feldeffekttransistoren sind vom gleichen Ladungstyp.
-
Wenn ein statischer Direktzugriffsspeicher (SRAM) auf einem CMOS-Gate-Array
auszubilden ist, wird herkömmlich ein gesamtes CMOS-SRAM gebildet. Ein CMOS-Gate-
Array, das als SRAM ausgebildet ist, ist z. B. von der EP-A-0 131 463 bekannt. Wenn
daher ein CMOS-Gate-Array verwendet wird, wird eine Speicherzelle durch eine
Einheitszelle bestehend aus vier n-Kanal-Transistoren, vier p-Kanal-Transistoren und
einem Substratkontaktabschnitt gebildet, wobei die beiden Transistoren der Einheitszelle
des CMOS-Gate-Arrays unbenutzt bleiben.
-
Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher mit einer
kleinen Speicherzellenfläche vorzuschlagen, der in der Lage ist, leicht eine große Kapazität
zu erzielen, obwohl ein CMOS-Gate-Array verwendet wird.
-
Bei einem erfindungsgemäßen Halbleiterspeicher wird nur ein Paar von Transistoren eines
ersten Kanalleitfähigkeitstyps und ein Paar Transistoren eines zweiten
Kanalleitfähigkeitstyps als Transistoren verwendet, die eine Speicherzelle bilden.
-
Da weiterhin die Lastwiderstände eines Flipflops auf den Gafeelektroden der Paare von
Transistoren des ersten Kanalleitfähigkeitstyps ausgebildet sind, ist kein Bereich
ausschließlich für die Lastwiderstände erforderlich.
-
Wie oben beschrieben wurde wird nur ein Paar von Transistoren eines ersten
Kanalleitfähigkeitstyps und ein Paar Transistoren eines zweiten Kanalleitfähigkeitstyps als
Transistoren zur Bildung einer Speicherzelle verwendet und es ist kein Bereich exklusiv für
Lastwiderstände erforderlich. Daher ist bei einem erfindungsgemäßen Halbleiterspeicher
der Speicherzellenbereich klein und eine große Kapazität kann leicht erreicht werden,
obwohl ein CMOS-Gate-Array verwendet wird.
-
In den Zeichnungen ist/sind:
-
Fig. 1 eine Aufsicht auf einen Speicherzellenabschnitt gemäß einem erfindungsgemäßen
Ausführungsbeispiel;
-
Fig. 2A bis 2G schematische Seitenquerschnittsansichten, die nacheinander
Herstellungsschritte des Speicherzellenabschnittes entlang der Linie II-II in Fig. 1 zeigen;
-
Die Fig. 3A bis 3D Querschnittsansichten, die nacheinander Herstellungsschritte eines
anderen Abschnittes gemäß dem erfindungsgemäßen Ausführungsbeispiel zeigen; und
-
Fig. 4 ein Schaltbild, welches ein Äquivalenzschaltbild einer Speicherzelle eines
widerstandbelasteten MOS-SRAMs zeigt, auf welche die vorliegende Erfindung
angewendet werden kann.
-
Ein Ausführungsbeispiel der vorliegenden Erfindung wird im folgenden anhand der Fig. 1
bis 4 beschrieben.
-
Bei diesem Ausführungsbeispiel wird ein widerstandsbelasteter MOS-SRAM mit einer in
Fig. 4 gezeigten Speicherzelle auf einem CMOS-Gate-Array ausgebildet.
-
Fig. 1 zeigt einen Speicherzellenabschnitt des CMOS-Gate-Arrays. Eine Einheitszelle 11
des CMOS-Gate-Arrays des Speicherzellenabschnittes weist einen n-Kanal-
Transistorabschnitt 12, einen p-Kanal-Transistorabschnitt 13 und einen
Substratkontaktabschnitt 14 auf. Zwei Speicherzellen 15 sind so angeordnet, daß sie
dieselbe Fläche wie eine Einheitszelle 11 aufweisen.
-
Ansteuertransistoren 21 und 22 für ein Flipflop 20 sind als n-Kanal-Transistoren
ausgebildet und Transfer-Transistoren 23 und 24 sind als p-Kanal-Transistoren
ausgebildet.
-
Störstellenbereiche 27a bis 27h, die als Source/Drain (Quellen/Senken)-Bereiche der
Transistoren 21 bis 24 dienen, sind in einem Bereich ausgebildet, der durch einen LOCOS-
Film 26 in dem Halbleitersubstrat 25 umgeben ist.
-
Gateelektroden 21a bis 24a der Transistoren 21 bis 24 sind auf einer (nicht dargestellten)
isolierenden Schicht des Halbleitersubstrates 25 durch eine erste Lage einer polykristallinen
Siliziumschicht ausgebildet.
-
Lastwiderstände 31 und 32, die die gleichen Muster wie diejenigen der Gateelektroden 22a
und 21a aufweisen, sind auf einer isolierenden Zwischenschicht 28 (Fig. 2) auf den
Gateelektroden 22a und 21a durch eine zweite Lage der polykristallinen Siliziumschicht
ausgebildet. Die Lastwiderstände 31 und 32 sind mit den Gateelektroden 22a bzw. 21a
mittels Kontaktlöchern 33a bzw. 33b verbunden, die in der isolierenden Zwischenschicht
28 ausgebildet sind.
-
Die Lastwiderstände 31 und 32 und die Gateelektroden 23a und 24a und dergleichen sind
mit einer isolierenden Zwischenschicht 34 (Fig. 2) bedeckt und eine Erdungsleitung 35,
eine Stromversorgungsleitung 36, Bitleitungen 37 und 38 und Verdrahtungen 41 bis 44
sind auf der isolierenden Zwischenschicht 34 mittels einer ersten Lage einer
Aluminiumschicht ausgebildet.
-
Die Erdungsleitung 35, die Bitleitungen 37 und 38 und die Verdrahtung 44 sind mit den
Störstellenbereichen 27b, 27d, 27i, 27f, 27h und 27j mittels Kontaktlöchern 45a bis 45f
verbunden, die in einer isolierenden Schicht unter diesen Leitungen jeweils ausgebildet
sind. Die Stromversorgungsleitung 36 ist mit den Lastwiderständen 31 und 32 mittels
Kontaktlöchern 45g und 45h verbunden.
-
Die Verdrahtung 41 verbindet die Lastwiderstände 31 mit den Störstellenbereichen 27a
und 27e über Kontaktlöcher 45i bis 45k und die Verdrahtung 42 verbindet den
Lastwiderstand 32 mit den Störstellenbereichen 27c und 27g mittels der Kontaktlöcher 451
bis 45n. Die Verdrahtung 43 verbindet die Gateelektroden 23a und 24a miteinander mittels
den Kontaktlöchern 45o und 45p.
-
Die erste Lage der Aluminiumschicht, die die Erdungsleitung 35 und dergleichen bildet,
wird mit einer weiteren (nicht dargestellten) isolierenden Zwischenschicht bedeckt und eine
Wortleitung 46 und eine Verdrahtung 47 sind auf der isolierenden Zwischenschicht mittels
einer zweiten Aluminiumschicht ausgebildet.
-
Die Wortleitung 46 ist mit der Verdrahtung 43 mittels eines Kontaktlochs 48a verbunden,
das in der beschriebenen isolierenden Zwischenschicht ausgebildet ist. Die Verdrahtung 47
verbindet die Stromversorgungsleitung 36 mit der Verdrahtung 44 mittels Kontaktlöchern
48b und 48c.
-
Die Fig. 2A bis 2G zeigen Schritte zur Herstellung des Lastwiderstandes 31 und der
Stromversorgungsleitung 36 und der mit dem Lastwiderstand 31 verbundenen
Verdrahtung 41. Es sei festgehalten, daß zur leichteren Erläuterung in den Fig. 2A bis 2G
eine Aluminiumschicht weggelassen ist mit Ausnahme von Abschnitten nahe den
Kontaktlöchern 45g und 45i.
-
Bei diesem Herstellungsschritt wird, wie in Fig. 2A gezeigt ist, die LOCOS-Schicht 26 auf
der Oberfläche des Halbleitersubstrates 25 ausgebildet und die erste polykristalline
Siliziumschicht zur Bildung der Gateelektrode 22a und dergleichen wird auf dem
Halbleitersubstrat 25 abgeschieden.
-
Wie in Fig. 2B gezeigt ist, wird die isolierende Zwischenschicht 28 auf der ersten
polykristallinen Siliziumschicht ausgebildet und ein Resist 51 zur Bildung des Kontaktlochs
33a wird strukturiert.
-
Wie in Fig. 2C gezeigt ist, wird das Kontaktloch 33a in der isolierenden Zwischenschicht
28 mittels des Resists 51 ausgebildet und die zweite polykristalline Siliziumschicht zur
Bildung des Lastwiderstandes 31 und dergleichen wird auf die resultierende Struktur
abgeschieden. Unmittelbar nach dieser Abscheidung wird die zweite polykristalline
Siliziumschicht von dem p-Kanal-Transistorabschnitt 13 unter Verwendung eines (nicht
gezeigten) Resists entfernt.
-
Wie in Fig. 2D gezeigt ist, wird ein Resist 52 so strukturiert, daß er die Struktur für die
Gateelektroden 21a bis 24a bildet.
-
Wie in Fig. 2E gezeigt ist, wird nach der zweiten polykristallinen Siliziumschicht die
isolierende Zwischenschicht 28 und die erste polykristalline Siliziumschicht nacheinander
unter Verwendung des Resists 52 geätzt, wobei die isolierende Zwischenschicht 34
gebildet wird. Wenn ein CMOS-Gate-Array hergestellt wird, wird dieser Zustand generell
als Master-Slice-Baustein erhalten.
-
Ein Resist 53 zur Bildung der Kontaktlöcher 45g, 45i usw. wird strukturiert und, wie in
Fig. 2F gezeigt ist, es werden die Kontaktlöcher 45g, 45i usw. mittels des Resists 53
ausgebildet und die isolierende Zwischenschicht 34 aufgeschmolzen.
-
Wie in Fig. 2G gezeigt ist, wird die Stromversorgungsleitung 36, die Verdrahtung 41 usw.
mittels der ersten Aluminiumschicht ausgebildet und die Verdrahtungen durch die zweite
(nicht gezeigte) Aluminiumschicht und die folgenden Verdrahtungen werden gebildet.
Anschließend wird ein (nicht dargestellter) Passivierungsfilm auf der resultierenden
Struktur ausgebildet, wodurch die SRAM fertiggestellt wird.
-
Obwohl die obige Beschreibung anhand der Fig. 2A bis 2G für den Transistor 22 gemacht
wurde, wird der Transistor 21 auf die gleiche Weise wie oben beschrieben und zur gleichen
Zeit hergestellt.
-
Ein Teil des als SRAM verwendeten Master-Slice-Bausteins wird wie in den Fig. 2A bis
2G beschrieben hergestellt. In einem Abschnitt, in dem eine zweite polykristalline
Siliziumschicht nicht verwendet wird, muß berücksichtigt werden, daß die erste, als
Stromversorgungsleitung dienende Aluminiumschicht mit der ersten polykristallinen
Siliziumschicht verbunden sein muß.
-
Die Fig. 3A bis 3D zeigen Schritte zur Herstellung dieses Abschnittes. Das heißt, wie in
Fig. 3A gezeigt, die isolierende Zwischenschicht 34 wird unter Verwendung des Resists 53
geätzt, um Kontaktlöcher 55a und 55b auszubilden, die eine zweite polykristalline
Siliziumschicht 54 im n-Kanal-Transistorabschnitt 12 erreichen, und um Kontaktlöcher 55c
und 55d zu bilden, die eine erste polykristalline Siliziumschicht 56 im p-Kanal-
Transistorabschnitt 13 erreichen.
-
Wie in Fig. 3B gezeigt ist, wird ein Resist 57 so strukturiert, daß nur ein Teil nahe des
Kontaktlochs 55a, das mit der Stromversorgungsleitung zu verbinden ist, ausgesetzt ist.
-
Wie in Fig. 3C gezeigt ist, werden die polykristalline Siliziumschicht 54 und die isolierende
Zwischenschicht 28 im Kontaktloch 55a unter Verwendung der Resists 53 und 57 geätzt.
-
Anschließend werden, wie in Fig. 3D gezeigt ist, die Resists 53 und 57 beseitigt und die
isolierende Zwischenschicht 34 aufgeschmolzen. Die erste Aluminiumschicht 58 wird
strukturiert, um die Stromversorgungsleitung oder andere Verdrahtungen zu bilden.