DE19731956C2 - Halbleitervorrichtung, insbesondere statischer Speicher, und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung, insbesondere statischer Speicher, und Verfahren zur Herstellung derselben

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung nach dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zur Herstellung derselben.
Eine derartige Halbleitervorrichtung ist aus der DE 43 26 822 A1 bekannt.
Genauer gesagt bezieht sich die Erfindung auf eine Halbleitervorrichtung, die eine Mehrzahl von Transistoren und eine Mehrzahl von Lastelementen oder kapazitiven Elementen aufweist, und auf ein Verfahren zur Herstellung derselben.
Ein statischer Speicher mit wahlfreiem Zugriff (im folgenden als "SRAM" ab­ gekürzt) wird als ein Beispiel von Halbleitervorrichtungen beschrieben. Eine Flip-Flop-SRAM-Zelle weist zwei Lastelemente und vier n-Kanal-MOS-Tran­ sistoren auf, wie es in JP-B Nr. 7-112014 und in T. Yamanaka, T. Hashimoto et. al. "A 25 µm2, New poly-Si PMOS Load (PPL) SRAM Cell Having Excel­ lent Soft Error Immunity", IEDM '88, 1988, S. 48-51 erwähnt ist.
Unter Bezugnahme auf Fig. 75, die ein Ersatzschaltbild der Flip-Flop-SRAM- Zelle zeigt, ist das Drain D von jedem aus dem Paar von Treiber-MOS- Transistoren T1 und T2 mit der Gateelektrode G des jeweiligen anderen verbunden. Lastelemente, z. B. Lastwiderstände R1 und R2 aus Hoch­ widerstandspolysilizium, sind mit den Drains D der Treiber-MOS-Transistoren T1 und T2 verbunden, die Sources S der Treiber-MOS-Transistoren T1 und T2 sind auf einem vorbestimmten Potential gehalten, z. B. einem Massepotential, und eine Versorgungsspannung VCC ist an die anderen Enden der Lasttransistoren R1 und R2 zum Zuführen eines kleinen Stromes zu einer Flip- Flop-Schaltung, die die Treiber-MOS-Transistoren T1 und T2 und die Lastwiderstände R1 und R2 aufweist, angelegt. Zugriffs-MOS-Transistoren T3 und T4 sind mit Speicherknoten N1 und N2 verbunden. Die vier MOS- Transistoren T1 bis T4 und die beiden Lastwiderstände R1 und R2 bilden eine Zelle von einem Bit. In Fig. 75 sind mit 10a eine Wortleitung und mit 50a und 50b Bitleitungen bezeichnet. Andere Bezugszeichen werden in derselben Weise zum Anzeigen entsprechender Teile in der späteren Beschreibung der Struktur einer entsprechenden Vorrichtung und eines Verfahrens zum Herstellen derselben Vorrichtung verwendet.
Fig. 76 ist ein Ersatzschaltbild einer Flip-Flop-SRAM-Zelle, die mit Dünn­ schichttransistoren (abgekürzt "TFTs", wenn es notwendig ist) als Lastele­ mente vorgesehen ist. Im Allgemeinen sind Lastelemente Hochwiderstands­ polysiliziumwiderstände oder Dünnschichttransistoren.
Der Stand der Technik wird im Detail unter Bezugnahme auf die Fig. 77 bis 81 und 82 bis 86 beschrieben. Die Fig. 77 bis 81 sind Ansichten zum Erläutern der Struktur einer SRAM-Zelle vom Hochwiderstandslasttyp für ein Bit und ein Verfahren zum Herstellen dieses SRAM, wobei jede der Fig. 77 bis 80 ein Layout der jeweiligen Schichten, die eine SRAM-Zelle für ein Bit bilden, sind und Fig. 81 eine entlang der Linie Y1-Y2 in den Fig. 77 bis 80 genommene Schnittansicht ist.
Fig. 77 zeigt ein Layout von Zugriffs-MOS-Transistoren und Treiber-MOS- Transistoren, das eine erste leitende Schicht, die als eine Gateelektrode dient, enthält, Fig. 78 ist ein Muster einer zweiten leitenden Schicht aus Hochwiderstandpolysilizium, die in einem Teil einer Polysiliziumschicht aus­ gebildet ist, Fig. 79 ist ein Muster einer dritten leitenden Schicht und Fig. 80 ist ein Muster einer vierten leitenden Schicht, die Aluminiumleitungen bildet.
Unter Bezugnahme auf Fig. 77, dient eine Wortleitung 10a, die durch Mustern einer ersten leitenden Schicht ausgebildet ist, als ein gemeinsames Gate, das von den Zugriffs-MOS-Transistoren T3 und T4 gebildet wird. Die Drains 6a und 6b, d. h. diffundierte Schichten, der Zugriffs-MOS-Transistoren T3 und T4 sind durch Durchgangslöcher 21a und 21b mit Teilen 30a und 30b einer dritten leitenden Schicht, wie es in den Fig. 79 und 81 gezeigt ist, und durch Durch­ gangslöcher 42a und 42b mit Bitleitungen 50a und 50b, d. h. Abschnitten einer vierten leitenden Schicht aus Aluminium oder ähnlichem, wie es in den Fig. 80 und 81 gezeigt ist, verbunden.
Die Gateelektroden 10b und 10c der Treiber-MOS-Transistoren T2 und T1 sind durch Durchgangslöcher 5a und 5c mit den Sources 6c und 6d der Zugriffs- MOS-Transistoren T3 bzw. T4 verbunden. Die Sources der Treiber-MOS- Transistoren T1 und T2 sind durch Durchgangslöcher 21c und 21d mit einer dritten leitenden Schicht 30c verbunden, wie es in Fig. 79 gezeigt ist. Ein Massepotential VSS wird durch die dritte leitende Schicht 30c an die Sources aller Treiber-MOS-Transistoren des SRAM angelegt.
Die Sources 6c und 6d, d. h. diffundierte Schichten, der Zugriffs-MOS-Tran­ sistoren T3 und T4 sind durch Durchgangslöcher 12a und 12b mit Niedrig- Widerstand-Polysiliziumschichten 20a bzw. 20b und Widerständen, d. h. Hoch­ widerstandsschichten, 20R1 bzw. 20R2 verbunden, wie es in Fig. 78 gezeigt ist. Wie in Fig. 78 gezeigt ist, bildet eine zweite leitende Schicht 20c eine Stromversorgungsleitung zum Anlegen einer Stromversorgungsspannung VCC an Hochwiderstandselemente R1 und R2.
Die Fig. 82 bis 86 sind Ansichten zum Erläutern der Struktur der einen Zelle für ein Bit des SRAM eines TFT-Lasttyps, die in Fig. 76 gezeigt ist, und ein Verfahren zur Herstellung der Zelle. Die Fig. 82 bis 85 zeigen das Layout der jeweiligen Zelle in jeweils unterschiedlichen Phasen des Herstellungs­ verfahrensablaufs, und Fig. 86 ist eine Schnittansicht, die entlang der Linie Y1-Y2 in den Fig. 82 bis 85 genommen ist.
Fig. 82 ist ein Layout von Zugriffs-MOS-Transistoren und Treiber-MOS- Transistoren, das eine erste leitende Schicht zeigt, die Gateelektroden bildet, Fig. 83 ist eine Draufsicht auf eine zweite leitende Schicht, die als eine untere Gateelektrode eines TFT dient, Fig. 84 ist eine Draufsicht auf eine dritte leitende Schicht, die als ein Kanal des TFT dient, und Fig. 85 ist eine Draufsicht auf Aluminium-Verdrahtungsleitungen, die durch Mustern einer fünften leitenden Schicht ausgebildet sind.
Unter Bezugnahme auf Fig. 82, ist eine Wortleitung 10a ein gemeinsames Gate, das von Zugriffs-MOS-Transistoren T3 und T4 geteilt wird. Das Drain 6b, d. h. eine diffundierte Schicht, des Zugriffs-MOS-Transistors T4 ist durch ein Durchgangsloch 32b mit einer vierten leitenden Schicht 40b und durch ein Durchgangsloch 41b mit Bitleitungen 50a und 50b, d. h. Aluminium-Verdrah­ tungs-Leitungen, die durch Mustern einer fünften leitenden Schicht ausgebildet sind, verbunden, wie es in den Fig. 85 und 86 gezeigt ist. Vergleichbar ist das Drain 6a, d. h. eine diffundierte Schicht, des Zugriffs- MOS-Transistors T3 durch ein Durchgangsloch 32a mit einer vierten leitenden Schicht 40a und durch ein Durchgangsloch 41a mit den Bitleitungen 50a und 50b, d. h. Aluminium-Verdrahtungsleitungen, die durch Mustern der fünften leitenden Schicht ausgebildet sind, verbunden.
Die Sources 6c und 6d der Zugriffs-MOS-Transistoren T3 und T4 sind durch Durchgangslöcher 5a und 5c mit den Gateelektroden 10b und 10c der Treiber- MOS-Transistoren T2 bzw. T1 verbunden, wie es in Fig. 82 gezeigt ist. Die Sources der Treiber-MOS-Transistoren T1 und T2 sind durch einen diffundier­ ten Bereich verbunden, wie es in Fig. 82 gezeigt ist. Eine erste leitende Schicht 10d ist mit der Sources aller Treiber-MOS-Transistoren des SRAM zum Anlegen eines Massepotentials VSS an die Sources verbunden.
TFTs T5 und T6, d. h. Lastelemente, weisen untere Gateelektroden 20a und 20b, die durch Mustern einer zweiten leitenden Schicht aus Polysilizium aus­ gebildet sind, wie es in den Fig. 83 und 86 gezeigt ist, eine zweite Isolier­ schicht 21, die als eine Gateoxidschicht dient, wie es in Fig. 86 gezeigt ist, und Polysiliziumkanäle 30a und 30b, die durch Mustern einer dritten leitenden Schicht ausgebildet sind, wie es in den Fig. 84 und 86 gezeigt ist, auf.
Wie es in den Fig. 86 und 82 bis 85 gezeigt ist, sind Knoten N1 und N2, d. h. die diffundierten Sources der Zugriffs-MOS-Transistoren T3 und T4, durch Durchgangslöcher 12a und 21a und Durchgangslöcher 12b und 21b mit den Kanalschichten 30a bzw. 30b, die durch Mustern einer dritten leitenden Schicht ausgebildet sind, verbunden. Die entgegengesetzten Enden der Kanalschichten 30a und 30b sind Niedrigwiderstands-Polysilizium. Das andere Ende der Niedrig-Widerstand-Polysiliziumschicht dient als eine Stromversorgungsleitung zum Zuführen von Leistung einer Versorgungsspannung VCC.
Die vorhergehende SRAM-Zelle weist die folgenden Probleme auf.
Wenn die Hochwiderstands-Polysiliziumschicht, die als Lastelemente zu ver­ wenden ist, und die TFTs in einer geschichteten Struktur auf einer Speicher­ zelle ausgebildet werden, werden die Hochwiderstands-Polysiliziumschicht bzw. die TFTs durch die Durchgangslöcher 5a und 5b mit den Gateelektroden 10b und 10c der Treiber-MOS-Transistoren T1 und T2 verbunden. Eine Fehlausrichtung der Masken zum Ausbilden der Durchgangslöcher 5a und 5b und der Gateelektroden 10b und 10c der Treiber-MOS-Transistoren T1 und T2, der Masken zum Ausbilden der Gateelektroden 10b und 10c der Treiber-MOS- Transistoren T1 und T2 und der Durchgangslöcher 12a und 12b, und der Mas­ ken zum Ausbilden der Durchgangslöcher 12a und 12b und der Lastelemente tritt auf bzw. kann auftreten und ein Anstieg der Abmessungen dieser Kompo­ nenten (im folgenden als "CD-Gewinne" bezeichnet) und/oder eine Abnahme der Abmessungen dieser Komponenten (im folgenden "CD-Verluste" bezeich­ net) tritt auf. Darum müssen, wenn das Layout für die Zellen entworfen wird, ausreichend große Überlagerungstoleranzen gesichert werden. Solche große Überlagerungstoleranzen erhöhen den Platzbedarf des Speicherchips.
Spuren von Uran (U) und von Torium (Th), die in einem keramischen Material oder einem Harz zum Kapseln eines Speicherchips und/oder in dem Material zur Ausbildung der Verdrahtungsleitungen enthalten sind, emittieren Alphastrahlen, wenn sie zerfallen. Falls Alphastrahlen den Speicherchip durchdringen, werden Elektronen-Loch-Paare entlang des Wegs der Alpha­ teilchen erzeugt, die Potentiale der Speicherknoten N1 und N2 werden durch die Elektronen-Loch-Paare variiert und als Folge wird Information, die in den Speicherzellen gespeichert ist, zerstört, was als "Soft-Error" bekannt ist. Kürzlich wurden Probleme mit "Soft-Errors", die kosmischen Alphastrahlen zuzurechnen sind, berichtet. Neutronen werden erzeugt, wenn kosmische Alphastrahlen mit der Atmosphäre bzw. den darin enthaltenen Teilchen kolli­ dieren. Falls die derart erzeugten Neutronen mit Si-Kernen in dem Speicher­ chip kollidieren, werden geladene Partikel inklusive Protonen, Alphateilchen und schweren Ionen erzeugt und Si-Kerne bewegen sich. Als Folge wird eine große Menge von Ladungen erzeugt und bringt die Potentiale der Speicher­ knoten N1 und N2 zum Zerstören von Information, die in den Speicherzellen gespeichert ist. Bei der SRAM-Zelle können Ladungen, die zur Kompensation eines Ladungsverlustes, der durch Alphastrahlen und Neutronen verursacht wird, notwendig sind, durch die pn-Übergangskapazität, die zwischen der n+- Diffusionsschicht, die die Drains der Treiber-MOS-Transistoren T1 und T2 bildet, und dem p-Typ Siliziumsubstrat erzeugt wird, und die Kapazität der Isolierschichten wie der Gateoxidschicht und der eine Schicht isolierenden Schicht gespeichert werden. Falls jedoch das Teil bzw. der einzelne Abschnitt für die Speicherzelle in der Größe reduziert wird, können Ladungen, die zur Kompensation des Ladungsverlustes, der durch Alphastrahlen und Neutronen verursacht wird, ausreichend sind, nicht gespeichert werden. Darum steigt die "Soft-Error"-Rate an und die Zuverlässigkeit wird stark gestört, falls die SRAM-Zelle der beschriebenen Struktur miniaturisiert wird.
Wenn die Lastelemente aus Hochwiderstands-Polysilizium und die TFTs in einer gestapelten Struktur auf der Speicherzelle ausgebildet werden, werden die Schichten zur Ausbildung der Lastelemente und die Komponenten der TFTs durch photolithographische Prozesse und Ätzprozesse bearbeitet. Darum benötigt die SRAM-Zelle eine erhöhte Anzahl von Prozessen bzw. Verfahrensablaufschritten und daher wird die Ausbeute (der Herstellung) der SRAM-Zelle reduziert.
Eine Vorrichtung nach dem Oberbegriff des Anspruchs 1 oder 10 mit den genannten Nachteilen bezüglich der CD-Verluste und der Anzahl der Prozeßschritte ist aus der DE 43 26 822 A 1 bekannt.
Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine Halb­ leitervorrichtung und ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung anzugeben, die als ein kleines Teil hergestellt werden kann, hochgradig widerstandsfähig gegen Soft-Errors ist und eine kleinere Anzahl von Herstellungsschritten als die beschriebene Halbleitervorrichtung benötigt.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder 10 bzw. ein Verfahren nach Anspruch 16.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Entsprechend eines Aspektes der vorliegenden Erfindung weist eine Halbleitervorrichtung ein Halbleitersubstrat auf. Eine untenliegende Isolierschicht ist über einer Hauptoberfläche des Halbleitersubstrates ausgebildet. Eine Mehrzahl von leitenden Schichten ist auf bzw. über der untenliegenden Isolierschicht ausgebildet. Isolierschichten sind jeweils zwischen der Mehrzahl der leitenden Schichten ausgebildet. Weiter sind mindestens zwei benachbarte leitende Schichten aus der Mehrzahl der leitenden Schichten durch ein Durchgangsloch, das in der dazwischenliegenden Isolierschicht ausgebildet ist, verbunden und weisen dieselbe planarare Gestalt (d. h. dieselbe Gestalt in der Draufsicht) auf, wobei die mindestens zwei benachbarten leitenden Schichten nächste Nachbarn sind und eine durch gleichzeitiges Mustern der minestens zwei benachbarten leitenden Schichten und der dazwischen ausgebildeten Isolierschicht erhaltene identische planarare Gestalt aufweisen.
Bei einem anderen Aspekt der vorliegenden Erfindung ist bei der Halbleiter­ vorrichtung die leitende Schicht aus der Mehrzahl der leitenden Schichten, die direkt auf der untenliegenden Isolierschicht ausgebildet ist, mit dem Halbleitersubstrat durch ein Durchgangsloch, daß in der untenliegenden Isolierschicht ausgebildet ist, verbunden.
Bei einem anderen Aspekt der vorliegenden Erfindung weist bei der Halbleitervorrichtung mindestens eine aus der Mehrzahl der leitenden Schichten einen Hochwiderstandsbereich auf.
Bei einem anderen Aspekt der vorliegenden Erfindung ist bei der Halbleiter­ vorrichtung eine erste zusätzliche leitende Schicht auf mindestens einer der Mehrzahl der leitenden Schichten mit einer dazwischen ausgebildeten Isolier­ schicht ausgebildet und ein Dünnschichttransistor wird durch die leitende Schicht aus der Mehrzahl der leitenden Schichten und die erste zusätzliche leitende Schicht gebildet.
Bei einem anderen Aspekt der vorliegenden Erfindung wird bei der Halbleiter­ vorrichtung eine Gateelektrode des Dünnschichttransistors von der leitenden Schicht aus der Mehrzahl der leitenden Schichten gebildet und ein Kanal des Dünnschichttransistors wird von der ersten zusätzlichen leitenden Schicht ge­ bildet.
Bei einem anderen Aspekt der vorliegenden Erfindung wird bei der Halbleiter­ vorrichtung ein Kanal des Dünnschichttransistors von der leitenden Schicht aus der Mehrzahl der leitenden Schichten gebildet und eine Gateelektrode des Dünnschichttransistors wird von der ersten zusätzlichen leitenden Schicht ge­ bildet.
Bei einem anderen Aspekt der vorliegenden Erfindung ist bei der Halbleiter­ vorrichtung zwischen der ersten zusätzlichen leitenden Schicht und der leitenden Schicht nach Sandwich-Art eine Isolierschicht angeordnet ist (d. h. dazwischen gesetzt) und eine zweite zusätzliche leitende Schicht ist mit der leitenden Schicht aus der Mehrzahl der leitenden Schichten verbunden.
Bei einem anderen Aspekt der vorliegenden Erfindung wird bei der Halbleiter­ vorrichtung ein Kanal des Dünnschichttransistors von der ersten zusätzlichen leitenden Schicht gebildet und Doppel-Gate-Elektroden werden von der leiten­ den Schicht aus der Mehrzahl der leitenden Schichten und der mit dieser ver­ bundenen zweiten zusätzlichen leitenden Schicht gebildet.
Bei einem anderen Aspekt der vorliegenden Erfindung weisen bei der Halblei­ tervorrichtung die erste zusätzliche leitende Schicht und die zweite zusätzliche leitende Schicht dieselbe planarare Gestalt auf.
Entsprechend einem anderen Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung ein Halbleitersubstrat auf. Eine untenliegende Isolier­ schicht ist über einer Hauptoberfläche des Halbleitersubstrates ausgebildet. Eine obenliegende leitende Schicht (leitende Oberflächenschicht) ist auf der untenliegenden Isolierschicht ausgebildet. Eine Mehrzahl von leitenden Schichten ist auf bzw. über der untenliegenden Isolierschicht ausgebildet. Isolierschichten sind entsprechend zwischen der Mehrzahl der leitenden Schichten ausgebildet. Des weiteren weisen mindestens zwei benachbarte leitende Schichten aus der Mehrzahl der leitenden Schichten dieselbe planarare Gestalt auf, und eine der beiden benachbarten leitenden Schichten ist durch ein Durchgangsloch, das in der Isolierschicht ausgebildet ist, mit der obenliegenden leitenden Schicht verbunden, wobei die mindestens zwei benachbarten leitenden Schichten nächste Nachbarn sind und eine durch gleichzeitiges Mustern der minestens zwei benachbarten leitenden Schichten und der dazwischen ausgebildeten Isolierschicht erhaltene identische planarare Gestalt aufweisen.
Nach einem anderen Aspekt der vorliegenden Erfindung ist bei der Halbleiter­ vorrichtung die obenliegende leitende Schicht durch ein Durchgangsloch, das in der untenliegenden Isolierschicht ausgebildet ist, mit dem Halbleitersubstrat verbunden.
Bei einem anderen Aspekt der vorliegenden Erfindung weist bei der Halbleitervorrichtung mindestens eine aus der Mehrzahl von leitenden Schichten einen Hochwiderstandsbereich auf.
Bei einem anderen Aspekt der vorliegenden Erfindung wird bei der Halbleiter­ vorrichtung eine Gateelektrode eines Dünnschichttransistors von einer der bei­ den leitenden Schichten gebildet und ein Kanal des Dünnschichttransistors wird von der anderen leitenden Schicht gebildet.
Bei einem anderen Aspekt der vorliegenden Erfindung weist die Halbleitervor­ richtung weiter eine erste zusätzliche leitende Schicht auf, die so ausgebildet ist, das eine der beiden leitenden Schichten zwischen der ersten zusätzlichen leitenden Schicht und der anderen leitenden Schicht nach Sandwich-Art ange­ ordnet ist, wobei eine Isolierschicht zwischen der ersten zusätzlichen leitenden Schicht und der einen der beiden leitenden Schichten nach Sandwich-Art angeordnet ist.
Bei einem anderen Aspekt der vorliegenden Erfindung wird bei der Halbleiter­ vorrichtung ein Kanal eines Dünnschichttransistors von einer der beiden leitenden Schichten gebildet und Doppel-Gate-Elektroden des Dünnschichttransistors werden von der anderen leitenden Schicht und der ersten zusätzlichen leitenden Schicht, die mit der anderen leitenden Schicht verbunden ist, gebildet.
Entsprechend eines anderen Aspektes der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste leitende Schicht auf einer untenliegenden Isolierschicht, die auf einem Halbleitersubstrat ausgebildet ist, ausgebildet. Eine erste Isolierschicht wird auf der ersten leitenden Schicht ausgebildet. Eine Öffnung wird durch mindestens die erste Isolierschicht und die erste leitende Schicht ausgebildet. Eine zweite leitende Schicht wird auf der ersten Isolierschicht und der Öffnung ausgebildet. Des weiteren werden die zweite leitende Schicht, die erste Isolierschicht und die erste leitende Schicht in dieselbe planare Gestalt derart gemustert, daß sie die Öffnung enthalten bzw. aufweisen.
Weitere Merkmale und Zweckmäßigkeiten von Ausführungsbeispielen der vor­ liegenden Erfindung ergeben sich aus der Beschreibung von Ausführungs­ beispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 bis 10 Ansichten zum Erläutern einer Struktur und eines Verfahrens zur Herstellung der SRAM-Zelle nach einer ersten Ausführungsform der vor­ liegenden Erfindung, von denen
Fig. 1 eine Draufsicht der Gateelektroden der MOS-Transistoren und Hoch­ widerstandselemente ist;
Fig. 2 eine Draufsicht auf Aluminium-Verdrahtungsleitungen, die durch Mustern einer dritten leitenden Schicht ausgebildet sind, ist;
Fig. 3 bzw. 4 Schnittansichten sind, die entlang der Linie X1-X2 bzw. Y1-Y2 in Fig. 1 und 2 genommen sind;
Fig. 5 bis 9 Ansichten zum Erläutern eines Verfahrens zur Herstellung der SRAM-Zelle sind, die einen Abschnitt der SRAM-Zelle zeigen, der den Schnitten entspricht, die auf der Linie X1-X2 in den Fig. 1 und 2 ge­ nommen ist, und
Fig. 10 ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der ersten Ausführungsform ist;
Fig. 11 bis 22 Ansichten zum Erläutern der Struktur einer SRAM-Zelle nach einer zweiten Ausführungsform der vorliegenden Erfindung und eines Verfahrens zur Herstellung der SRAM-Zelle, von denen
Fig. 11 bis 13 Ansichten zum Erläutern des planararen Layouts der Komponenten der SRAM-Zelle sind, wobei
Fig. 11 eine Draufsicht einer ersten leitenden Schicht und einer zweiten leiten­ den Schicht ist;
Fig. 12 eine Draufsicht einer dritten leitenden Schicht ist;
Fig. 13 eine Draufsicht einer vierten leitenden Schicht ist;
Fig. 14 und 15 Schnittansichten sind, die entlang der Linie X1-X2 und Y1-Y2 in den Fig. 11 bis 13 genommen sind;
Fig. 16 bis 21 Ansichten zum Erläutern des Verfahrens zum Herstellen der SRAM-Zelle sind, die einen Abschnitt der SRAM-Zelle zeigen, der den Schnitten entspricht, die entlang der Linie X1-X2 in den Fig. 11 bis 13 genommen sind, und
Fig. 22 ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der zweiten Ausführungsform ist;
Fig. 23 bis 28 Ansichten zum Erläutern der Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer dritten Ausführungsform entsprechend der vorliegenden Erfindung und eines Verfahrens zur Herstellung der SRAM-Zelle, von denen
Fig. 23 und 24 Ansichten zum Erläutern des planaren Layouts der Komponenten der SRAM-Zelle sind, wobei
Fig. 23 eine Draufsicht einer dritten leitenden Schicht, die als die oberen Gateelektroden der TFTs dient, ist, und
Fig. 24 eine Draufsicht einer vierten leitenden Schicht, die Aluminium-Ver­ drahtungsleitungen bildet, ist;
Fig. 25 und 26 Schnittansichten sind, die entlang der Linien X1-X2 und Y1-Y2 in den Fig. 11, 23 und 24 genommen sind;
Fig. 27 eine Ansicht zum Erläutern des Verfahrens der Herstellung der SRAM- Zelle ist, die einen Abschnitt der SRAM-Zelle zeigt, der den Schnitten entspricht, die auf der Linie X1-X2 in den Fig. 11, 23 und 24 genommen sind, und
Fig. 28 ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der dritten Ausführungsform ist;
Fig. 29 bis 34 Ansichten zum Erläutern der Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer vierten Ausführungsform ent­ sprechend der vorliegenden Erfindung und eines Verfahrens zum Her­ stellen der SRAM-Zelle, von denen
Fig. 29 und 30 Ansichten zum Erläutern des planararen Layouts der Komponenten der SRAM-Zelle sind, wobei
Fig. 29 ein planares Layout einer vierten leitenden Schicht, die als die oberen Gateelektroden der TFTs dient, ist, und
Fig. 30 ein planares Layout von Aluminium-Verdrahtungs-Schichten, die durch Mustern einer fünften leitenden Schicht ausgebildet sind, ist,
Fig. 31 und 32 Schnittansichten sind, die einen Abschnitt der SRAM-Zelle zeigen, der den Schnitten entspricht, die auf den Linien X1-X2 und Y1-Y2 in den Fig. 11 bis 12 und 29 bis 30 genommen sind;
Fig. 33 Ansichten zum Erläutern des Verfahrens zum Herstellen der SRAM- Zelle sind, die einen Abschnitt der SRAM-Zelle zeigen, der den Schnitten entspricht, die auf der Linie X1-X2 in den Fig. 11, 12, 29 und 30 ge­ nommen sind, und
Fig. 34 ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle nach der vierten Ausführungsform ist;
Fig. 35 bis 41 Ansichten zum Erläutern der Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer fünften Ausführungsform ent­ sprechend der vorliegenden Erfindung und eines Verfahrens zum Her­ stellen der SRAM-Zelle, von denen
Fig. 35 und 36 Ansichten zum Erläutern des planaren Layouts der Komponenten der SRAM-Zelle sind, wobei
Fig. 35 ein planares Layout einer dritten leitenden Schicht, die als die Kanalbereiche der TFTs dient, und einer vierten leitenden Schicht, die als die oberen Gateelektroden der TFTs dient, ist, und
Fig. 36 ein planares Layout von Aluminium-Verdrahtungsschichten, die durch Mustern einer fünften leitenden Schicht ausgebildet sind, ist,
Fig. 37 und 38 Schnittansichten sind, die einen Abschnitt der SRAM-Zelle zeigen, der den Schnitten entspricht, die auf den Linien X1-X2 und Y1-Y2 in den Fig. 11, 35 und 36 genommen sind;
Fig. 39 bis 40 Schnittansichten zum Erläuterns eines Verfahrens zum Her­ stellen der SRAM-Zelle sind, die einen Abschnitt zeigen, der einem Schnitt entspricht, der auf der Linie X1-X2 in den Fig. 11, 35 und 36 genommen ist, und
Fig. 41 ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der fünften Ausführungsform ist;
Fig. 42 bis 53 Ansichten zum Erläutern der Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer sechsten Ausführungsform ent­ sprechend der vorliegenden Erfindung und eines Verfahrens zum Her­ stellen der SRAM-Zelle, von denen
Fig. 42 bis 45 Ansichten sind, die das planare Layout der Komponenten der SRAM-Zelle zeigen, wobei
Fig. 42 eine Draufsicht einer ersten leitenden Schicht, die als die Gateelektro­ den der MOS-Transistoren dient, ist;
Fig. 43 eine Draufsicht einer zweiten leitenden Schicht, die als die unteren Gateelektroden der TFTs dient, und einer dritten leitenden Schicht, die als die Kanalbereiche der TFT dient, ist,
Fig. 44 eine Draufsicht einer vierten leitenden Schicht, die als die oberen Gateelektroden der TFTs dient, ist, und
Fig. 45 eine Draufsicht von Aluminium-Verdrahtungsleitungen, die durch Mustern einer fünften leitenden Schicht ausgebildet sind, ist,
Fig. 46 und 47 Schnittansichten sind, die auf den Linien X1-X2 und Y1-Y2 in den Fig. 42 bis 45 genommen sind;
Fig. 48 bis 52 Ansichten zum Erläutern des Verfahrens zum Herstellen der SRAM-Zelle sind, die auf der Linie X1-X2 in den Fig. 42 bis 45 ge­ nommen sind, und
Fig. 53 ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle nach der sechsten Ausführungsform ist;
Fig. 54 bis 65 Ansichten zum Erläutern der Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer siebten Ausführungsform entsprechend der vorliegenden Erfindung und eines Verfahrens zum Herstellen der SRAM-Zelle, von denen
Fig. 54 bis 57 Ansichten zum Erläutern des planaren Layouts der Komponenten der SRAM-Zelle sind, wobei
Fig. 54 eine Draufsicht einer ersten leitenden Schicht, die als die Gateelek­ troden der MOS-Transistoren dient, ist;
Fig. 55 eine Draufsicht einer zweiten leitenden Schicht, die als die unteren Gateelektroden der TFTs dient, ist;
Fig. 56 eine Draufsicht einer dritten leitenden Schicht, die als die Kanalbe­ reiche der TFTs dient, und einer vierten leitenden Schicht, die als die oberen Gateelektroden der TFTs dient, ist, und
Fig. 57 eine Draufsicht von Aluminium-Verdrahtungsschichten, die durch Mustern einer fünften leitenden Schicht ausgebildet sind, ist;
Fig. 58 und 59 Schnittansichten sind, die auf Linien X1-X2 und Y1-Y2 in den Fig. 54 bis 57 genommen sind;
Fig. 60 bis 64 Schnittansichten zum Erläutern eines Verfahrens zum Herstellen der SRAM-Zelle sind, die auf der Linie X1-X2 in den Fig. 54 bis 57 ge­ nommen sind, und
Fig. 65 ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der siebten Ausführungsform ist;
Fig. 66 bis 74 Ansichten zum Erläutern der Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer achten Ausführungsform entsprechend der vorliegenden Erfindung und eines Verfahrens zum Herstellen der SRAM-Zelle, von denen
Fig. 66 bis 68 Ansichten zum Erläutern des planaren Layouts der Komponenten der SRAM-Zelle sind, wobei
Fig. 66 eine Draufsicht einer ersten leitenden Schicht, die als die Gateelektro­ den der MOS-Transistoren dient, einer zweiten leitenden Schicht, die als die unteren Elektroden der TFTs dient, und einer dritten leitenden Schicht, die als die oberen Gateelektroden der TFTs dient, ist,
Fig. 67 eine Draufsicht einer vierten leitenden Schicht, die als die oberen Gate­ elektroden des TFTs dient, ist, und
Fig. 68 eine Draufsicht von Aluminium-Verdrahtungsschichten, die durch Mustern einer fünften leitenden Schicht ausgebildet sind, ist;
Fig. 69 und 70 Schnittansichten sind, die auf Linien X1-X2 und Y1-Y2 in den Fig. 66 bis 68 genommen sind;
Fig. 71 bis 73 Schnittansichten sind, die auf den Linien X1-X2 und Y1-Y2 in den Fig. 66 bis 68 genommen sind, und
Fig. 74 ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der siebten Ausführungsform ist;
Fig. 75 eine äquivalente Schaltung der herkömmlichen Flip-Flop-SRAM-Zelle;
Fig. 76 eine äquivalente Schaltung einer Flip-Flop-SRAM-Zelle, die mit Dünn­ schichttransistoren als Lastelementen vorgesehen ist;
Fig. 77 bis 81 Ansichten zum Erläutern der Struktur einer herkömmlichen SRAM-Zelle vom Hochwiderstands-Lasttyp für ein Bit und ein Verfahren zum Herstellen dieses SRAM, von denen
Fig. 77 bis 80 ein planares Layout von jeder der Schichten sind, die eine SRAM-Zelle für ein Bit bilden, wobei
Fig. 77 ein planares Layout von Zugriffs-MOS-Transistoren und von Treiber- MOS-Transistoren, die eine erste leitende Schicht enthalten, die als eine Gateelektrode dient, ist;
Fig. 78 ein Muster einer zweiten leitenden Schicht aus Hochwiderstands-Poly­ silizium, das in einem Teil einer Polysiliziumschicht ausgebildet ist, ist;
Fig. 79 ein Muster einer dritten leitenden Schicht ist; und
Fig. 80 ein Muster einer vierten leitenden Schicht, die Aluminiumleitungen bildet, ist;
Fig. 81 eine Schnittansicht ist, die auf der Linie Y1-Y2 in den Fig. 77 bis 80 genommen ist;
Fig. 82 bis 86 Ansichten zum Erläutern der Struktur der einen Zelle für ein Bit des herkömmlichen SRAM eines TFT-Lasttyps, der in Fig. 76 ge­ zeigt ist und eines Verfahrens zum Herstellen dieser Zelle, von denen
Fig. 82 bis 85 das planare Layout jeder Zelle in jeder von unterschiedlichen Phasen eines Herstellungsverfahrensablaufs zeigen, wobei
Fig. 82 ein planares Layout von Zugriffs-MOS-Transistoren und von Treiber- MOS-Transistoren, die eine erste leitende Schicht enthalten, die Gate­ elektroden bildet, ist;
Fig. 83 eine Draufsicht einer zweiten leitenden Schicht, die als eine untere Gateelektrode eines TFT dient, ist;
Fig. 84 eine Draufsicht einer dritten leitenden Schicht, die als ein Kanal des TFT dient, ist, und
Fig. 85 eine Draufsicht von Aluminium-Verdrahtungsschichten, die durch Mustern einer fünften leitenden Schicht ausgebildet sind, ist, und
Fig. 86 eine Schnittansicht ist, die auf der Linie Y1-Y2 in den Fig. 82 bis 85 genommen ist.
SRAM-Zellen als Halbleitervorrichtungen in bevorzugten Ausführungsformen entsprechend der vorliegenden Erfindung werden im folgenden unter Bezug­ nahme auf die begleitenden Zeichnungen beschrieben, in denen die gleichen bzw. ähnliche Teile durch dieselben Bezugszeichen bezeichnet sind.
1. Ausführungsform
Eine SRAM-Zelle nach einer ersten Ausführungsform entsprechend der vor­ liegenden Erfindung ist mit Hochwiderstandselementen als Lastelemente vorgesehen und weist das Merkmal auf, das die Gateelektroden der MOS- Transistoren und Widerstände gleichzeitig in derselben planaren Gestalt ausgebildet sind bzw. werden.
Die Fig. 1 bis 10 sind Ansichten zum Erläutern der Struktur und eines Verfah­ rens zum Herstellen der SRAM-Zelle nach der ersten Ausführungsform. Fig. 1 ist eine Draufsicht der Gateelektroden der MOS-Transistoren, die durch Mustern einer ersten leitenden Schicht ausgebildet sind, und von Hochwider­ standselementen, die durch Mustern einer zweiten leitenden Schicht ausgebildet sind. Fig. 2 ist eine Draufsicht von Aluminium- Verdrahtungsleitungen, die durch Mustern einer dritten leitenden Schicht ausgebildet sind.
Die Fig. 3 bzw. 4 sind Schnittansichten, die auf der Linie X1-X2 und Y1-Y2 in den Fig. 1 und 2 genommen sind. Fig. 5 bis 9 sind Ansichten zum Erläutern eines Verfahrens zum Herstellen der SRAM-Zelle, die einen Abschnitt der SRAM-Zelle zeigen, der den Schnitten entspricht, die auf der Linie X1-X2 in den Fig. 1 und 2 genommen sind.
Fig. 10 ist ein Schaltbild einer äquivalenten Schaltung (Ersatzschaltung) der SRAM-Zelle der ersten Ausführungsform.
Die Struktur der SRAM-Zelle der ersten Ausführungsform wird in Verbindung mit der Beschreibung eines Verfahrens zum Herstellen der SRAM-Zelle unter Bezugnahme auf die Fig. 1 bis 10 beschrieben.
Unter Bezugnahme auf Fig. 5, wird zuerst eine p-Typ-Wanne 2 (ein Abschnitt eines Halbleitersubstrates) durch Dotieren eines n-Typ-Siliziumsubstrates 1 mit (100) Ebenen, die einen spezifischen Widerstand von 10 Ω.cm aufweisen, als einem Werkstück mit Bor in einer Dotierstoffkonzentration in dem Bereich von 1,0 × 1015 bis 1,0 × 1017 Atomen/cm3 mittels Ionenimplanartationen und thermischer Diffusion ausgebildet.
Dann werden 100-1000 nm dicke Siliziumdioxidschichten 3a, 3b, 3c durch einen LOCOS-Prozeß oder ähnliches zum Trennen von Bereichen für MOS- Transistoren ausgebildet.
Eine Restistmaske 3' wird auf dem Werkstück ausgebildet, und ein Bereich zwischen dem Siliziumdioxidschichten 3b und 3c, der als ein Abschnitt des Sourcebereiches des Zugriffs-MOS-Transistors T4, der später ausgebildet wird, dient und unter der ersten leitenden Schicht 10c liegt, wird mit Atomen eines n-Typs Dotierstoffes wie Arsenatomen durch Ionenimplanartation zur Ausbildung eines n+-Typ Bereiches dotiert, und dann wird die Resistmaske 3' entfernt.
Dann wird, wie in Fig. 6 gezeigt ist, eine 10-100 nm dicke Gateoxidschicht 4 (darunterliegende Isolierschicht) auf Abschnitten der Oberfläche des Werk­ stückes, die als die aktiven Bereiche der MOS-Transistoren zu verwenden sind, ausgebildet.
Dann wird, wie in Fig. 7 gezeigt ist, die erste leitende Schicht 10 (obenliegende leitende Schicht bzw. an der Oberfläche liegende leitende Schicht) aus Polysilizium, das n-Typ Dotierstoff wie Phosphor enthält, einem Metallsilizid oder einem Metallpolyzid auf der Oberfläche des Werkstückes abgeschieden, und dann wird eine 100-1000 nm dicke, eine erste Schicht isolie­ rende Schicht 11 aus SiO2 oder ähnlichem über der ersten leitenden Schicht 10 abgeschieden.
Dann werden, wie in den Fig. 8 und 1 gezeigt ist, Durchgangslöcher 12a und 12b durch die eine erste Schicht isolierende Schicht 11, die erste leitende Schicht 10 und die Gateoxidschicht 4 mittels Photolithographie und Ätzen ausgebildet. Dann wird eine zweite leitende Schicht 20 aus Polysilizium oder ähnlichem abgeschieden, und die zweite leitende Schicht 20 wird mit einem n- Typ Dotierstoff wie Phosphor durch Ionenimplanartation mit einer Dosis in einem Bereich von 1,0 × 1012 bis 1,0 × 1013 Atomen/cm2 dotiert.
Dann werden, wie in den Fig. 9 und 1 gezeigt ist, die zweite leitende Schicht 20, die eine erste Schicht isolierende Schicht 11 und die erste leitende Schicht 10 gleichzeitig mittels Photolithographie und Ätzen derart gemustert, daß sie eine Schichtverbindung durch die Durchgangslöcher 12a und 12b enthalten, um Teile der ersten leitenden Schicht (erste leitende Schichtteile) 10a, 10b, 10c und 10d und Teile der zweiten leitenden Schicht (zweite leitende Schichtteile) 20a, 20b, 20c und 20d auszubilden.
Das erste leitende Schichtteil 10a dient als eine gemeinsame Gateelektrode, die von den Zugriffs-MOS-Transistoren T3 und T4 geteilt wird, und als eine Wortleitung, die ersten leitenden Schichtteile 10b und 10c dienen als die Gateelektroden der Treiber-MOS-Transistoren T1 bzw. T2 und das erste lei­ tende Schichtteil 10d dient als die Gateelektrode eines Zugriffs-MOS-Transi­ stors, der in einer benachbarten Speicherzelle enthalten ist.
Die zweiten leitenden Schichtteile 20a und 20d dienen als Stromversorgungs­ leitungen, und die zweiten leitenden Schichtteile 20b und 20c dienen als die Widerstände 20R1 bzw. 20R2.
Nach der Vervollständigung der vorhergehenden Musterungsverfahrensabläufe werden Atome eines n-Typ Dotierstoffs wie Arsen unter Verwendung einer Maske, die durch Photolithographie ausgebildet ist, zum Ausbilden der Source- und Drain-MOS-Transistoren T1 bis T4 ionenimplanartiert, und zur selben Zeit werden die zweiten leitenden Schichtteile 20b und 20c, ausgenommen Abschnitte für die Widerstände 20R1 und 20R2, mit einem niedrigen Widerstand ausgebildet.
Wie in den Fig. 3, 4 und 2 gezeigt ist, wird eine 100-1000 nm dicke Isolier­ schicht 41 aus SiO2 oder ähnlichem durch ein CVD-Verfahren oder ähnliches abgeschieden. Nachfolgend werden Durchgangslöcher 42a bis 43e in der Iso­ lierschicht 41 ausgebildet, eine 500-2000 nm dicke Aluminiumschicht wird ausgebildet, und dann wird die Aluminiumschicht zur Ausbildung von Aluminium-Verdrahtungsleitungen 50a bis 50d gemustert. Die Aluminium- Verdrahtungsleitungen 50a und 50b sind Bitleitungen, die Aluminium- Verdrahtungsleitung 50c ist eine Stromversorgungsleitung und die Aluminium- Verdrahtungsleitung 50d ist eine Masseleitung.
Eine in der derart hergestellten Speicherzelle ausgebildete Schaltung wird unter Bezugnahme auf Fig. 10 beschrieben, in der Teile, die den in den Fig. 1 bis 9 gezeigten Teilen entsprechen, durch dieselben Bezugszeichen bezeichnet sind.
Wie in Fig. 1 gezeigt ist, dient das erste leitende Schichtteil 10a als eine ge­ meinsame Gateelektrode, die von den Zugriffs-MOS-Transistoren T3 und T4 geteilt wird, und als eine Wortleitung.
Die diffundierten Drains 6a und 6b der Zugriffs-MOS-Transistoren T3 und T4 sind durch Durchgangslöcher 42a und 42b mit den Aluminium-Verdrahtungs­ leitungen 50a bzw. 50b, d. h. Bitleitungen verbunden, wie in Fig. 2 gezeigt ist.
Die Source 6c des Zugriffs-MOS-Transistors T3 ist wie in Fig. 1 gezeigt ist, mit dem Knoten N1 durch eine Diffusionsschicht verbunden, und der Knoten N1 ist durch das Durchgangsloch 12a, das durch Ätzen eines Abschnittes der Gateoxidschicht 4 ausgebildet ist, mit dem ersten leitenden Schichtteil 10c verbunden. Wie in Fig. 3 gezeigt ist, dient eine Verlängerung des ersten leitenden Schichtteils 10c als die Gateelektrode des Treiber-MOS-Transistors T2.
Der Knoten N1 ist durch das Durchgangsloch 12a auch mit dem Widerstand 20R1 verbunden, und der Widerstand 20R1 ist durch ein Durchgangsloch 42c mit der Stromversorgungsleitung 50c, die durch Ätzen der dritten leitenden Schicht ausgebildet ist, verbunden. Die Stromversorgungsleitung 50c ist durch ein anderes Durchgangsloch 42c mit der Stromversorgungsleitung 20a verbun­ den, die sich über der. Wortleitung 10a erstreckt. Ein niedriger Strom, der von der Versorgungsspannung VCC der Stromversorgungsleitung 20a zugeführt wird, fließt durch die Stromversorgungsleitung 20a und den Widerstand 20R1 zu der diffundierten Source 6c des Zugriffs-MOS-Transistors T3.
Das zweite leitende Schichtteil 20c, das erste leitende Schichtteil 10c und die eine Schicht isolierende Schicht 11 bilden einen Kondensator C1 zum Speichern von Ladungen in der diffundierten Schicht 6c des Speicherknoten N1.
Der Knoten N1 ist mit dem Drain des Treibertransistors T1 durch eine diffun­ dierte Schicht verbunden.
Die Source 6d des Zugriffs-MOS-Transistors T4 ist mit dem Knoten N2 durch eine diffundierte Schicht verbunden, der Knoten N2 ist durch das Durchgangs­ loch 12b, das durch Ätzen eines Abschnittes der Gateoxidschicht 4 ausgebildet ist, mit dem ersten leitenden Schichtteil 10b verbunden, und eine Verlängerung des ersten leitenden Schichtteils 10b dient als die Gateelektrode des Treiber-MOS-Transistors T1.
Wie in den Fig. 4 und 1 gezeigt ist, ist der Knoten N2 mit dem Widerstand 20R2 verbunden, und, wie in Fig. 2 gezeigt ist, ist der Widerstand 20R2 durch ein Durchgangsloch 42e mit der Stromversorgungsleitung 50c verbunden.
Der Knoten N2 ist außerdem mit dem Drain des Treiber-MOS-Transistors T2 durch eine diffundierte Schicht verbunden.
Wie in Fig. 1 gezeigt ist, sind die entsprechenden Sources 5 der Treiber-MOS- Transistoren T1 und T2 durch einen diffundierten Bereich verbunden, und der diffundierte Bereich ist durch ein Durchgangsloch 42b mit der Aluminiurn- Verdrahtungsleitung 50d verbunden. Die Aluminium-Verdrahtungsleitung 50d wird auf Massepotential VSS gehalten und ist mit den Sources aller Treiber- MOS-Transistoren des SRAM verbunden. Derart wird die in Fig. 10 gezeigte Schaltung ausgebildet.
Bei der ersten Ausführungsform werden die zweite leitende Schicht 20, die eine erste Schicht isolierende Schicht 11 und die erste leitende Schicht 10 gleichzeitig in dieselbe planare Gestalt derart gemustert, daß sie die notwendige Schichtverbindung enthalten, jedwede Überlagerungstoleranzen, die bei dem herkömmlichen SRAM sichergestellt werden mußten, sind nicht notwendig, und daher kann die Speicherzelle mit einer reduzierten Länge und einer reduzierten Breite ausgebildet werden.
Da die Durchgangslöcher 12a und 12b gleichzeitig durch die eine erste Schicht isolierende Schicht 11, die erste leitende Schicht 10 und die Gateoxidschicht 4 ausgebildet werden, die zweite leitende Schicht 20 aus Polysilizium oder ähn­ lichem abgeschieden wird, und die zweite leitende Schicht 20 und die erste leitende Schicht 10 mit den Knoten N1 und N2 verbunden werden, können die Kondensatoren C1 und C2, die aus der zweiten leitenden Schicht 20, der eine erste Schicht isolierenden Schicht 11 und der ersten leitenden Schicht 10 aus­ gebildet sind, mit den Speicherknoten N1 und N2 verbunden werden. Derart kann die Empfindlichkeit der Speicherzelle gegen einen Soft-Error, der Alphastrahlen und Neutronen zuzuordnen ist, verringert werden.
Da die zweite leitende Schicht 20, die eine erste Schicht isolierende Schicht 11 und die erste leitende Schicht 10 gleichzeitig gemustert werden, werden die Verfahrensabläufe zur Ausbildung eines Widerstandselementes, die einen Ionenimplanartationsverfahrensablauf, einen Photolithographieverfahrensablauf und einen Ätzverfahrensablauf umfassen, die zur Herstellung des herkömmlichen SRAM notwendig sind, unnötig, und daher kann die Anzahl der Verfahrensabläufe um 15% oder mehr reduziert werden.
2. Ausführungsform
Bei einer Halbleitervorrichtung nach einer zweiten Ausführungsform der vor­ liegenden Erfindung sind die Lastelemente einer SRAM-Zelle TFTs mit einer unteren Gatestruktur, und die Gateelektroden der MOS-Transistoren und die unteren Gateelektroden der TFTs werden bzw. sind gleichzeitig in derselben planaren Gestalt ausgebildet.
Die Fig. 11 bis 22 sind Ansichten zum Erläutern der Struktur einer SRAM- Zelle in einer Halbleitervorrichtung nach einer zweiten Ausführungsform ent­ sprechend der vorliegenden Erfindung und eines Verfahrens zum Herstellen der SRAM-Zelle.
Die Fig. 11 bis 13 sind Ansichten zum Erläutern des planaren Layouts der Komponenten der SRAM-Zelle, wobei Fig. 11 eine Draufsicht auf eine erste leitende Schicht, die als die Gateelektroden der MOS-Transistoren dient, und eine zweite leitende Schicht, die als die unteren Gateelektroden der TFTs dient, ist, Fig. 12 eine Draufsicht einer dritten leitenden Schicht, die als die Kanäle der TFTs dient, ist, und Fig. 13 eine Draufsicht einer vierten leitenden Schicht, die Aluminium-Verdrahtungsleitungen bildet, ist.
Die Fig. 14 und 15 sind Schnittansichten, die entlang von Linien X1-X2 und Y1-Y2 in den Fig. 11 bis 13 genommen sind. Die Fig. 16 bis 21 sind Ansichten zum Erläutern des Verfahrens zur Herstellung der SRAM-Zelle, die einen Abschnitt der SRAM-Zelle zeigen, der den Schnitten entspricht, die auf der Linie X1-X2 in den Fig. 11 bis 13 genommen sind. Fig. 22 ist ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der zweiten Ausführungsform.
Die Struktur der SRAM-Zelle der zweiten Ausführungsform wird in Verbin­ dung mit der Beschreibung eines Verfahrens zum Herstellen der SRAM-Zelle unter Bezugnahme auf die Fig. 17 bis 22 beschrieben.
Unter Bezugnahme auf Fig. 16, eine p-Typ Wanne 2 wird durch Dotieren eines n-Typ Siliziumsubstrates 1 mit (100) Ebenen, das einen spezifischen Wider­ stand von 10 Ω.cm aufweist, als einem Werkstück mit Bor mit einer Dotier­ stoffkonzentration in dem Bereich von 1,0 × 1015 bis 1,0 × 1017 Atomen/cm3 durch Ionenimplanartation und thermische Diffusion ausgebildet. Dann werden 100-1000 nm dicke Siliziumdioxidschichten 3a, 3b und 3c durch einen LOCOS- Prozeß oder ähnliches zum Trennen von Bereichen für MOS-Transistoren aus­ gebildet.
Eine Resistmaske 3' wird auf dem Werkstück ausgebildet, und ein Bereich zwischen den Siliziumdioxidschichten 3b und 3c, der als ein Abschnitt des Sourcebereiches eines Zugriffs-MOS-Transistors T4 dient, der später ausgebildet wird, und unter einem ersten leitenden Schichtteil 10c liegt bzw. liegen wird, wird mit Atomen eines n-Typ Dotierstoffes wie Arsenatomen durch Ionenimplanartation zur Ausbildung eines n+-Typ Bereich dotiert, und dann wird die Resistmaske 3' entfernt.
Dann wird, wie in Fig. 17 gezeigt ist, eine 10-100 nm dicke Gateoxidschicht 4 auf Abschnitten der Oberfläche des Werkstückes, die als die aktiven Bereiche der MOS-Transistoren zu verwenden sind, ausgebildet.
Dann wird, wie in Fig. 18 gezeigt ist, eine erste leitende Schicht 10 aus Poly­ silizium, das einen n-Typ Dotierstoff wie Phosphor enthält, einem Metallsilizid oder einem Metallpolyzid auf der Oberfläche des Werkstückes abgeschieden, und dann wird eine 100-1000 nm dicke, eine erste Schicht isolierende Schicht 11 aus SiO2 oder ähnlichem über der ersten leitenden Schicht 10 abgeschieden.
Dann werden, wie in den Fig. 19 und 11 gezeigt ist, Durchgangslöcher 12a und 12b durch die eine erste Schicht isolierende Schicht 11, die erste leitende Schicht 10 und die Gateoxidschicht 4 durch Photolithographie und Ätzen aus­ gebildet. Dann wird eine zweite leitende Schicht 20 aus Polysilizium oder ähn­ lichem abgeschieden, und die zweite leitende Schicht 20 wird mit einem n-Typ Dotierstoff wie Phosphor durch Ionenimplanartation mit einer Dosis im Bereich von 1 × 1012 bis 1 × 1013 Atomen/cm2 dotiert.
Dann werden, wie in den Fig. 20 und 11 gezeigt ist, die zweite leitende Schicht 20, die eine erste Schicht isolierende Schicht 11 und die erste leitende Schicht 10 gleichzeitig zum Ausbilden von Teilen der ersten leitenden Schicht (ersten leitenden Schichtteilen) 10a, 10b, 10c und 10d und von Teilen der zweiten leitenden Schicht (zweiten leitenden Schichtteilen) 20a, 20b, 20c und 20d in derselben planaren Form mittels Photolithographie und Ätzen derart gemustert, daß sie eine Schichtverbindung durch die Durchgangslöcher 12a und 12b enthalten.
Das erste leitende Schichtteil 10a dient als eine gemeinsame Gateelektrode, die durch die Zugriffs-MOS-Transistoren T3 und T4 geteilt wird, und als eine Wortleitung, die ersten leitenden Schichtteile 10b und 10c dienen als die Gateelektroden der Treiber-MOS-Transistoren T1 bzw. T2, und das erste leitende Schichtteil 10d dient als die Gateelektrode eines Zugriffs-MOS-Tran­ sistors, der in einer benachbarten Speicherzelle enthalten ist.
Die zweiten leitenden Schichtteile 20b und 20c dienen als die unteren Gateelektroden von TFTs und die zweiten leitenden Schichtteile 20a und 20d bilden zusammen mit einer Isolierschicht, die später ausgebildet wird, Kondensatoren.
Nach der Vervollständigung der vorhergehenden Musterungsverfahrensabläufe werden Atome eines n-Typ Dotierstoffes wie Arsen unter Verwendung einer Maske, die durch Photolithographie ausgebildet ist, zur Ausbildung der Source- und Drainbereiche der MOS-Transistoren T1 bis T4 in die gemusterte Schicht ionenimplanartiert, und zur selben Zeit werden die leitenden Schichtteile 20a bis 20d mit einem niedrigen Widerstand ausgebildet (d. h. durch die Ionenimplanartation auf einen niedrigen Widerstand gebracht).
Wie in Fig. 21 gezeigt ist, wird eine 100-1000 nm dicke, eine zweite Schicht isolierende Schicht 21 aus SiO2 oder ähnlichem abgeschieden. Dann werden, wie in den Fig. 21 und 12 gezeigt ist, Durchgangslöcher 22a und 22b in der eine zweite Schicht isolierenden Schicht 21 durch Photolithographie und Ätzen ausgebildet. Die Durchgangslöcher 12a und 12b können durch die Durchgangslöcher 22a und 22b ersetzt werden, und die Durchgangslöcher 12a und 12b können weggelassen werden.
Eine dritte leitende Schicht 30 (inklusive Teilen 30a und 30b) aus Polysilizium oder ähnlichem wird abgeschieden, und die dritte leitende Schicht wird durch Photolithographie und Ätzen zur Ausbildung von Teilen der dritten leitenden Schicht (dritte leitende Schichtteile) 30a und 30b, die als die Kanäle der TFTs und außerdem als Stromversorgungsleitungen zum Zuführen von Leistung einer Versorgungsspannung VCC dienen, bearbeitet. Die Oberflächen der dritten leitenden Schicht 30a und 30b werden mit einem p-Typ Dotierstoff wie Bor durch Ionenimplanartation mit einer Dosis im Bereich von 1,0 × 1012 bis 1,0 × 1013 Atomen/cm3 zur Ausbildung der Kanalbereiche der TFTs dotiert. Dann werden Atome eines p-Typ Dotierstoffes wie Bor durch Ionenimplanartation mit einer Dosis im Bereich von 1,0 × 1014 bis 1,0 × 1015 Atomen/cm2 unter Verwendung einer Maske, die durch Photolithographie ausgebildet ist, zur Ausbildung der Sources und Drains der TFTs T5 und T6 und von Niedrigwiderstandbereichen in den Stromversorgungsleitungen zum Zuführen der Leistungen der Versorgungsspannungen VCC implanartiert.
Unter Bezugnahme auf die Fig. 14 und 15, wird eine 100-1000 nm dicke Isolierschicht 41 aus SiO2 oder ähnlichem durch ein CVD-Verfahren oder ähn­ liches abgeschieden. Dann werden, wie in Fig. 13 gezeigt ist, Schicht-Durch­ gangslöcher 42a, 42b und 42c in der Isolierschicht 41 ausgebildet, eine 500- 2000 nm dicke vierte leitende Schicht aus Aluminium wird abgeschieden, und die vierte leitende Schicht wird zur Ausbildung von Aluminium-Verdrahtungs­ leitungen 50a, 50b und 50c gemustert. Die Aluminium-Verdrahtungsleitungen 50a und 50b sind Bitleitungen, und die Aluminium-Verdrahtungsleitung 50c ist eine Masseleitung.
Eine in der derart hergestellten Speicherzelle ausgebildete Schaltung wird unter Bezugnahme auf Fig. 22 beschrieben, in der Teile, die denjenigen, die in den Fig. 11 bis 21 gezeigt sind, entsprechen oder ähnlich sind, durch dieselben Bezugszeichen bezeichnet sind.
Wie in Fig. 11 gezeigt ist, dient das erste leitende Schichtteil 10a als eine ge­ meinsame Gateelektrode, die von den Zugriffs-MOS-Transistoren T3 und T4 geteilt wird, und als ein Wortleitung.
Die diffundierten Drains 6a und 6b der Zugriffs-MOS-Transistoren T3 und T4 sind durch die Durchgangslöcher 42a und 42b mit den Aluminium-Verdrah­ tungsleitungen 50a bzw. 50b, d. h. den Bitleitungen, verbunden, wie in Fig. 13 gezeigt ist.
Die Source 6c des Zugriffs-MOS-Transistors T3 ist mit dem Knoten N1 durch eine diffundierte Schicht verbunden, wie in Fig. 11 gezeigt ist, und der Knoten N1 ist durch das Durchgangsloch 12a, das durch Ätzen eines Abschnittes der Gateoxidschicht 4 ausgebildet ist, mit dem ersten leitenden Schichtteil 10c verbunden, und eine Verlängerung des ersten leitenden Schichtteils 10c dient als das Gate des Treiber-MOS-Transistors T2.
Wie in den Fig. 14 und 12 gezeigt ist, ist der Knoten N1 durch das Durch­ gangsloch 12a außerdem mit dem dritten leitenden Schichtteil 30b verbunden, das als der Kanal des TFT dient, und das andere Ende des dritten leitenden Schichtteils 30b dient als eine Stromversorgungsleitung. Der Knoten N1 ist mit dem Drain des Treiber-MOS-Transistors T1 durch eine diffundierte Schicht verbunden, wie in Fig. 11 gezeigt ist.
Die Source 6d des Zugrifffs-MOS-Transistors T4 ist mit dem Knoten N2 durch eine diffundierte Schicht verbunden, wie in Fig. 11 gezeigt ist, der Knoten N2 ist durch das Durchgangsloch 12b, das durch Ätzen eines Abschnittes der Gateoxidschicht 4 ausgebildet ist, mit dem ersten leitenden Schichtteil 10b verbunden, und das erste leitende Schichtteil 10b dient als das Gate des Trei­ ber-MOS-Transistors T1.
Wie in den Fig. 15 und 12 gezeigt ist, ist der Knoten N2 durch das Durch­ gangsloch 22b mit dem dritten leitenden Schichtteil 30a verbunden, das als der Kanalbereich des TFT T6 dient. Das andere Ende des dritten leitenden Schichtteils 30a dient als eine Stromversorgungsleitung. Der Knoten N2 ist mit dem Drain des Treiber-MOS-Transistors T2 durch eine diffundierte Schicht verbunden.
Die zweiten leitenden Schichtteile 20c und 20b, die ersten leitenden Schicht­ teile 10c und 10b und die eine Schicht isolierende Schicht 11 bilden Konden­ satoren C1 bzw. C2 zum Zuführen von Ladungen zu den diffundierten Schich­ ten 6c und 6d der Knoten N1 und N2.
Die entsprechenden Sources S der Treiber-MOS-Transistoren T1 und T2 sind durch einen diffundierten Bereich verbunden, wie in Fig. 11 gezeigt ist. Wie aus Fig. 13 offensichtlich ist, ist der diffundierte Bereich durch die Durch­ gangslöcher 42c mit der Aluminium-Verdrahtungsleitung 50c, d. h. einer Masseleitung, verbunden. Die Aluminium-Verdrahtungsleitung 50c wird auf Massepotential VSS gehalten und ist mit den Sources aller Treiber-MOS- Transistoren verbunden. Derart wird bzw. ist die in Fig. 22 gezeigte Schaltung ausgebildet.
Bei der zweiten Ausführungsform werden die zweiten leitenden Schichtteile 20a bis 20d, die eine erste Schicht isolierende Schicht 11 und die ersten leitenden Schichtteile 10a bis 10d gleichzeitig in dieselbe planare Gestalt derart gemustert, daß sie die notwendige Schichtverbindung enthalten. Darum sind jedwede Überlagerungstoleranzen, wie sie bei dem herkömmlichen SRAM sichergestellt werden müssen, nicht notwendig, und daher kann die Speicher­ zelle mit einer reduzierten Länge und einer reduzierten Breite ausgebildet werden.
Da die Durchgangslöcher 12a und 12b gleichzeitig durch die eine erste Schicht isolierende Schicht 11, die erste leitende Schicht 10 und die Gateoxidschicht 4 ausgebildet werden, die zweite leitende Schicht 20 aus Polysilizium oder ähn­ lichem abgeschieden wird, und die zweite leitende Schicht 20 und die erste leitende Schicht 10 mit den Speicherknoten N1 und N2 verbunden sind, können die Kondensatoren C1 und C2, die aus der zweiten leitenden Schicht 20, der eine erste Schicht isolierende Schicht 11 und der ersten leitenden Schicht 10 ausgebildet sind bzw. werden, mit den Speicherknoten N1 und N2 verbunden werden. Derart kann die Empfindlichkeit der Speicherzelle gegen einen Soft-Error, der Alphastrahlen und Neutronen zuzurechnen ist, verringert werden.
Da die zweite leitende Schicht 20, die eine erste Schicht isolierende Schicht 11 und die erste leitende Schicht 10 gleichzeitig gemustert werden, werden Verfahrensabläufe zur Ausbildung eines Widerstandselementes inklusive eines Ionenimplanartationsverfahrensablaufs, eines Photolithographiever­ fahrensablaufs und eines Ätzverfahrensablaufs, die zum Herstellen des her­ kömmlichen SRAM notwendig sind, unnötig, und daher kann die Anzahl der Verfahrensabläufe um 15% oder mehr reduziert werden.
3. Ausführungsform
Bei einer Halbleitervorrichtung nach einer dritten Ausführungsform ent­ sprechend der vorliegenden Erfindung sind die Lastelemente einer SRAM- Zelle TFTs mit einer oberen Gatestruktur, und die Gateelektoden der MOS- Transistoren und die Kanäle der TFTs werden bzw. sind gleichzeitig in dieselbe planare Gestalt ausgebildet.
Die Fig. 11, 16 bis 20 und 23 bis 28 sind Ansichten zum Erläutern der Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer dritten Ausfüh­ rungsform entsprechend der vorliegenden Erfindung und eines Verfahrens zum Herstellen der SRAM-Zelle.
Die Fig. 11, 23 und 24 sind Ansichten zum Erläutern des planaren Layouts der Komponenten der SRAM-Zelle, wobei Fig. 11 eine Draufsicht einer ersten leitenden Schicht, die als die Gateelektroden der MOS-Transistoren dient, und einer zweiten leitenden Schicht, die als die Kanalbereiche der TFTs dient, ist, Fig. 23 eine Draufsicht einer dritten leitenden Schicht ist, die als die oberen Gateelektroden der TFTs dient, und Fig. 24 eine Draufsicht einer vierten lei­ tenden Schicht ist, die Aluminium-Verdrahtungsleitungen bildet.
Die Fig. 25 und 26 sind Schnittansichten, die entlang der Linie X1-X2 und Y1- Y2 in den Fig. 11, 23 und 24 genommen sind. Die Fig. 16 bis 20 und 27 sind Ansichten zum Erläutern der Herstellung der SRAM-Zelle, die einen Abschnitt der SRAM-Zelle zeigen, der den Schnitten entspricht, die auf der Linie X1-X2 in den Fig. 11, 23 und 24 genommen ist. Fig. 28 ist ein Schaltbild einer äquivalenten Schaltung (Ersatzschaltung) der SRAM-Zelle der dritten Ausführungsform.
Die Struktur der SRAM-Zelle der dritten Ausführungsform wird in Verbindung mit der Beschreibung eines Verfahrens zur Herstellung der SRAM-Zelle unter Bezugnahme auf die Fig. 23 bis 28 beschrieben.
Am Anfang werden Verfahrensabläufe, die ähnlich zu denjenigen zur Herstel­ lung der SRAM-Zelle der zweiten Ausführungsform sind, die zuvor unter Be­ zugnahme auf die Fig. 16 bis 20 und 11 beschrieben wurden, ausgeführt.
Dann wird, unter Bezugnahme auf Fig. 27, eine 100-1000 nm dicke, eine zweite Schicht isolierende Schicht 21 aus SiO2 oder ähnlichem abgeschieden. Wie in Fig. 23 gezeigt ist, werden Schicht-Durchgangslöcher 22a bis 22f in der eine zweite Schicht isolierenden Schicht 21 durch Photolithographie und Ätzen ausgebildet. Dann wird eine dritte leitende Schicht 30 (30a, 30b, 30c, 30d) aus Polysilizium oder ähnlichem abgeschieden, und die dritte leitende Schicht 30 wird mit einem p-Typ Dotierstoff wie Bor durch Ionenimplanartation mit einer Dosis im Bereich von 1,0 × 1014 bis 1,0 × 1015 Atomen/cm2 dotiert. Dann werden die oberen Gateelektroden 30a und 30b der TFTs T5 und T6 und die leitenden Schichten 30c und 30d durch Photolithographie und Ätzen ausgebildet.
Unter Bezugnahme auf die Fig. 25 und 26, wird eine 100-1000 nm dicke Isolierschicht 41 aus SiO2 oder ähnlichem durch ein CVD-Verfahren oder ähn­ liches abgeschieden. Dann werden, wie in Fig. 24 gezeigt ist, Schicht-Durch­ gangslöcher 42a, 42b und 42c in der Isolierschicht 41 ausgebildet, eine 500- 2000 nm dicke vierte leitende Schicht wird ausgebildet, und die vierte leitende Schicht wird zur Ausbildung von Aluminium-Verdrahtungsleitungen 50a, 50b und 50c gemustert. Die Aluminium-Verdrahtungsleitungen 50a und 50b sind Bitleitungen, und die Aluminium-Verdrahtungsleitung 50c ist eine Masse­ leitung.
Eine Schaltung, die in der derart hergestellten Speicherzelle ausgebildet ist, wird unter Bezugnahme auf Fig. 28 beschrieben, in der Teile, die denjenigen, die in den Fig. 11, 16 bis 20 und 23 bis 27 gezeigt sind, ähnlich sind oder ent­ sprechen, durch dieselben Bezugszeichen bezeichnet sind.
Die Ausbildung der TFTs T5 und T6 durch die ersten leitenden Schichtteile 10a bis 10c ist dieselbe wie diejenige bei der zweiten Ausführungsform und daher wird die Beschreibung derselben weggelassen.
Die Verbindung der ersten leitenden Schichtteile 10a bis 10d und der zweiten leitenden Schichtteile 20a bis 20d ist dieselbe wie diejenige der zweiten Aus­ führungsform. Bei der dritten Ausführungsform sind die zweiten leitenden Schichtteile 20b und 20c die Kanalbereiche der TFTs, und die zweiten leiten­ den Schichtteile 20a und 20d sind Stromversorgungsleitungen.
Unter Bezugnahme auf Fig. 25 und 23, ist das zweite leitende Schichtteil 20c durch das Durchgangsloch 22c mit dem dritten leitenden Schichtteil 30a, das als die obere Gateelektrode des TFT T6 dient, verbunden. Das zweite leitende Schichtteil 20c ist durch das Durchgangsloch 22f mit den dritten leitenden Schichtteil 30d verbunden, und das andere Ende des dritten leitenden Schicht­ teils 30d ist durch das Durchgangsloch 22e mit dem zweiten leitenden Schichtteil 20a, das als eine Stromversorgungsleitung dient, verbunden.
Das zweite leitende Schichtteil 20b ist durch das Durchgangsloch 22d mit dem dritten leitenden Schichtteil 30b, das als die obere Elektrode des TFT T5 dient, verbunden. Das zweite leitende Schichtteil 20b ist durch das Durchgangsloch 22a mit dem dritten leitenden Schichtteil 30c verbunden, und das andere Ende des dritten leitenden Schichtteiles 30c ist durch das Durchgangsloch 22b mit dem zweiten leitenden Schichtteil 20d, das als eine Stromversorgungsleitung dient, verbunden. Derart werden die TFTs T5 und T6 ausgebildet.
Die Aluminium-Verdrahtungsleitungen 50a bis 50c, die durch Mustern der vierten leitenden Schicht ausgebildet sind, sind dieselben wie diejenigen der zweiten Ausführungsform. Die Aluminium-Verdrahtungsleitungen 50a und 50b, die ähnlich zu denjenigen der zweiten Ausführungsform sind, sind mit den diffundierten Drainschichten 6a und 6b der Zugriffs-MOS-Transistoren T3 und T4 verbunden. Die Aluminium-Verdrahtungsleitung 50c, die als eine Masseleitung dient, ähnlich zu derjenigen der zweiten Ausführungsform, ist mit den Sources S der Treiber-MOS-Transistoren T1 und T2 verbunden. Derart ist bzw. wird die in Fig. 28 gezeigte Schaltung ausgebildet.
Bei der dritten Ausführungsform sind bzw. werden die zweiten leitenden Schichtteile 20a bis 20d, die eine erste Schicht isolierende Schicht 11 und die ersten leitenden Schichtteile 10a bis 10d gleichzeitig in dieselbe planare Gestalt derart gemustert, daß sie die notwendige Schichtverbindung enthalten. Darum sind jedwede Überlagerungstoleranzen, die bei dem herkömmlichen SRAM gesichert werden müssen, nicht notwendig, und daher kann die Speicherzelle mit einer reduzierten Länge und einer reduzierten Breite ausgebildet werden.
Da die Kondensatoren C1 und C2, die von der zweiten leitenden Schicht 20, der eine erste Schicht isolierenden Schicht 11 und der ersten leitenden Schicht 10 gebildet werden, mit den Speicherknoten N1 und N2 verbunden werden können bzw. sind, kann die Unempfindlichkeit der Speicherzelle gegen einen Soft-Error, der Alphastrahlen und Neutronen zuzurechnen ist, erhöht werden.
Da die zweite leitende Schicht 20, die eine erste Schicht isolierende Schicht 11 und die erste leitende Schicht 10 gleichzeitig gemustert werden, bzw. sind, sind Verfahrensabläufe zur Ausbildung eines Widerstandelementes inklusive eines Ionenimplanartationsverfahrensablaufs, eines Photolithographiever­ fahrensablaufs und eines Ätzverfahrensablaufs, die zum Herstellen des herkömmlichen SRAM notwendig sind, unnötig, und daher kann die Zahl der Verfahrensabläufe um 15% oder mehr reduziert werden.
4. Ausführungsform
Bei einer Halbleitervorrichtung nach einer vierten Ausführungsform ent­ sprechend der vorliegenden Erfindung sind die Lastelemente der SRAM-Zelle TFTs einer Doppel-Gate-Struktur, und die unteren Gates der TFTs, eine erste Schicht isolierende Schicht und die Gateelektroden der MOS-Transistoren werden bzw. sind gleichzeitig ausgebildet.
Die Fig. 11, 12, 16 bis 21 und 29 bis 34 sind Ansichten zum Erläutern der Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer vierten Ausführungsform entsprechend der vorliegenden Erfindung und eines Verfah­ rens zum Herstellen der SRAM-Zelle.
Die Fig. 11, 12, 29 und 30 sind Ansichten zum Erläutern des planaren Layouts der Komponenten der SRAM-Zelle, wobei Fig. 11 eine Draufsicht einer ersten leitenden Schicht, die als die Gateelektroden der MOS-Transistoren dient, und einer zweiten leitenden Schicht, die als die unteren Gateelektroden der TFTs dient, ist, Fig. 12 ein planares Layout einer dritten leitenden Schicht ist, die als die Kanalbereiche der TFTs dient, Fig. 29 ein planares Layout einer vierten leitenden Schicht ist, die als die oberen Gateelektroden der TFTs dient, und Fig. 30 ein planares Layout von Aluminium-Verdrahtungsschichten ist, die durch Mustern einer fünften leitenden Schicht ausgebildet sind.
Fig. 31 und 32 sind Schnittansichten, die einen Abschnitt der SRAM-Zelle zei­ gen, der den Schnitten entspricht, die auf Linien X1-X2 und Y1-Y2 in den Fig. 11 bis 12 und 29 bis 30 genommen sind.
Die Fig. 16 bis 21 und 33 sind Ansichten zum Erläutern des Verfahrens zur Herstellung der SRAM-Zelle, die einen Abschnitt der SRAM-Zelle zeigen, der Schnitten entspricht, die auf der Linie X1-X2 in den Fig. 11, 12, 29 und 30 ge­ nommen sind. Fig. 34 ist ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der vierten Ausführungsform.
Die Struktur der SRAM-Zelle der vierten Ausführungsform wird in Verbindung mit der Beschreibung eines Verfahrens zum Herstellen der SRAM- Zelle unter Bezugnahme auf die Fig. 11, 12, 16 bis 21 und 29 bis 34 beschrieben.
Verfahrensabläufe, die ähnlich zu denjenigen zur Herstellung der SRAM-Zelle der zweiten Ausführungsform sind, die zuvor unter Bezugnahme auf die Fig. 16 bis 21, 11 und 12 beschrieben wurden, werden ausgeführt.
Unter Bezugnahme auf Fig. 33, wird eine 100-1000 nm dicke, eine dritte Schicht isolierende Schicht 31 aus SiO2 oder ähnlichem abgeschieden. Wie in Fig. 29 gezeigt ist, werden Schicht-Durchgangslöcher 32a und 32b in der eine vierte Schicht isolierenden Schicht 31 durch Photolithographie und Ätzen ausgebildet. Dann wird eine vierte leitende Schicht 40 (40a, 40b) aus Poly­ silizium oder ähnlichem abgeschieden, und die vierte leitende Schicht 40 wird mit einem p-Typ Dotierstoff wie Bor durch Ionenimplanartation mit einer Dosis im Bereich von 1,0 × 1014 bis 1,0 × 1015 Atomen/cm2 dotiert. Dann werden die oberen Gateelektroden 40b und 40a der TFTs T5 und T6 durch Photolithographie und Ätzen ausgebildet.
Unter Bezugnahme auf Fig. 31 und 32, wird eine 100-1000 nm dicke Isolierschicht 41 aus SiO2 oder ähnlichem durch ein CVD-Verfahren oder ähnliches abgeschieden. Dann werden, wie in Fig. 30 gezeigt ist, Schicht- Durchgangslöcher 42a, 42b und 42c in der Isolierschicht 41 ausgebildet, eine 500-2000 nm dicke fünfte leitende Schicht wird ausgebildet, und die fünfte leitende Schicht wird zur Ausbildung von Aluminium-Verdrahtungsleitungen 50a, 50b und 50c gemustert. Die Aluminium-Verdrahtungsleitungen 50a und 50b sind Bitleitungen, und die Aluminium-Verdrahtungsleitung 50c ist eine Masseleitung.
Eine in der derart hergestellten Speicherzelle ausgebildete Schaltung wird unter Bezugnahme auf Fig. 34 beschrieben, in der Teile, die denjenigen, die in den Fig. 11, 12, 16 bis 20 und 29 bis 33 gezeigt sind, ähnlich oder ent­ sprechend sind, durch dieselben Bezugszeichen bezeichnet sind.
Die Ausbildung der TFTs T5 und T6 durch die ersten leitenden Schichtteile 10a bis 10c ist dieselbe wie diejenige bei der zweiten Ausführungsform und daher wird die Beschreibung derselben weggelassen.
Die Verbindung der ersten leitenden Schichtteile 10a bis 10d, der zweiten lei­ tenden Schichtteile 20a bis 20d und der dritten leitenden Schichtteile 30a bis 30d ist dieselbe wie diejenige bei der zweiten Ausführungsform und daher wird die Beschreibung derselben weggelassen.
Unter Bezugnahme auf die Fig. 31 und 12, ist ein Knoten N1 durch ein Durch­ gangsloch 32a, das durch Ätzen eines Abschnittes einer dritten Oxidschicht 31 ausgebildet ist, mit einem vierten leitenden Schichtteil 40a, das als die obere Gateelektrode des TFT T6 dient, verbunden. Das zweite leitende Schichtteil 20c, das als die untere Gateelektrode des TFTs T6 dient, und ein viertes lei­ tendes Schichtteil 40a, das als die obere Gateelektrode des TFT T6 dient, sind miteinander durch die Schicht-Durchgangslöcher 22a und 32a verbunden, wie in Fig. 31 gezeigt ist.
Unter Bezugnahme auf Fig. 32 und 12, ist ein Knoten N2 durch ein Durch­ gangsloch 32b, das durch Ätzen eines Abschnittes der dritten Oxidschicht 31 ausgebildet ist, mit einem vierten leitenden Schichtteil 40b, das als die obere Gateelektrode des TFT T5 dient, verbunden. Das zweite leitende Schichtteil 20b, das als die untere Gateelektrode des TFT T5 dient, und das vierte leitende Schichtteil 40b, das als die obere Gateelektrode des TFT T5 dient, sind miteinander durch die Schicht-Durchgangslöcher 22b und 32b verbunden, wie in Fig. 32 gezeigt ist. Derart werden bzw. sind die TFTs T5 und T6 ausgebildet.
Die Aluminium-Verdrahtungsleitungen 50a bis 50c, die durch Mustern einer fünften leitenden Schicht ausgebildet sind, sind dieselben wie diejenigen der zweiten Ausführungsform. Die diffundierten Drains 6a und 6b der Zugriffs- MOS-Transistoren T3 und T4 sind mit den Aluminium-Verdrahtungsleitungen 50a und 50b, d. h. den Bitleitungen, in derselben Art und Weise wie bei der zweiten Ausführungsform verbunden. Die Sources S der Treiber-MOS-Tran­ sistoren T1 und T2 sind mit der Aluminium-Verdrahtungsleitung 50c, d. h. einer Masseleitung, in derselben Art und Weise wie bei der zweiten Ausführungsform verbunden. Derart ist bzw. wird die in Fig. 28 gezeigte Schaltung ausgebildet.
Wie oben erwähnt wurde, werden, bei der vierten Ausführungsform, die zwei­ ten leitenden Schichtteile 20a bis 20d, die eine erste Schicht isolierende Schicht 11 und die ersten leitenden Schichtteile 10a bis 10d gleichzeitig in dieselbe planare Gestalt durch Mustern von Schichten derart, daß sie die notwendige Schichtverbindung enthalten, ausgebildet. Daher sind jedwede Überlagerungstoleranzen, die bei dem herkömmlichen SRAM gesichert werden müssen, nicht notwendig, und daher kann die Speicherzelle mit einer reduzierten Länge und einer reduzierten Breite ausgebildet werden.
Da die Kondensatoren C1 und C2, die aus der zweiten leitenden Schicht 20, der eine erste Schicht isolierende Schicht 11 und der ersten leitenden Schicht 10 ausgebildet sind, mit den Speicherknoten N1 und N2 verbunden werden können bzw. sind, kann die Unempfindlichkeit der Speicherzelle gegen einen Soft-Error, der Alphastrahlen und Neutronen zurechenbar ist, erhöht werden.
Da die zweite leitende Schicht 20, die eine erste Schicht isolierende Schicht 11 und die erste leitende Schicht 10 gleichzeitig gemustert werden, sind Verfahrensabsläufe zur Ausbildung eines Widerstandselementes, die einen Ionenimplanartationsverfahrensablauf, einen Photolithographieverfahrensablauf und einen Ätzverfahrensablauf enthalten, die zur Herstellung des herkömmlichen SRAM notwendig sind, unnötig, und daher kann die Anzahl der Verfahrensabläufe um 15% oder mehr reduziert werden.
5. Ausführungsform
Bei einer Halbleitervorrichtung nach einer fünften Ausführungsform ent­ sprechend der vorliegenden Erfindung sind die Lastelemente einer SRAM- Zelle TFTs mit einer Doppel-Gate-Struktur, die Gateelektroden der MOS- Transistoren (obenliegende leitende Schicht), eine eine erste Schicht isolierende Schicht und die unteren Gateelektroden der TFTs werden bzw. sind gleichzeitig durch Mustern ausgebildet, und Kanäle der TFTs, eine eine dritte Schicht isolierende Schicht und die oberen Gateelektroden der TFTs werden gleichzeitig in dieselbe planare Gestalt durch Mustern ausgebildet.
Die Fig. 11, 16 bis 21 und 35 bis 41 sind Ansichten zum Erläutern einer Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer fünften Ausführungsform entsprechend der vorliegenden Erfindung und eines Verfah­ rens zum Herstellen der SRAM-Zelle.
Die Fig. 11, 35 und 36 sind Ansichten zum Erläutern des planaren Layouts der Komponenten der SRAM-Zelle, wobei Fig. 11 eine Draufsicht einer ersten lei­ tenden Schicht, die als die Gateelektrode des MOS-Transistors dient, und einer zweiten leitenden Schicht, die als die unteren Gateelektroden der TFTs dient, ist, Fig. 35 ein planares Layout einer dritten leitenden Schicht, die als die Kanalbereiche der TFTs dient, und einer vierten leitenden Schicht, die als die oberen Gateelektroden der TFTs dient, ist, und Fig. 36 ein planares Layout von Aluminium-Verdrahtungsleitungen ist, die durch Mustern einer fünften leitenden Schicht ausgebildet sind.
Fig. 37 und 38 sind Schnittansichten, die einen Abschnitt der SRAM-Zelle zei­ gen, der den Schnitten entspricht, die auf den Linien X1-X2 und Y1-Y2 in den Fig. 11, 35 und 36 genommen sind.
Die Fig. 16 bis 20 und 39 bis 40 sind Schnittansichten zum Erläutern eines Verfahrens zur Herstellung der SRAM-Zelle, die einen Abschnitt zeigen, der einen Schnitt entspricht, der auf der Linie X1-X2 in den Fig. 11, 35 und 36 ge­ nommen ist.
Fig. 41 ist ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der fünften Ausführungsform.
Die Struktur der SRAM-Zelle der fünften Ausführungsform wird in Verbindung mit der Beschreibung eines Verfahrens zum Herstellen der SRAM- Zelle unter Bezugnahme auf die Fig. 11, 16 bis 20 und 35 bis 41 beschrieben.
Am Anfang werden Verfahrensabläufe, die ähnlich zu denjenigen zur Herstel­ lung der SRAM-Zelle der zweiten Ausführungsform sind, die zuvor unter Be­ zugnahme auf die Fig. 16 bis 20 und 11 beschrieben worden sind, ausgeführt.
Dann wird, unter Bezugnahme auf Fig. 39, eine 100-1000 nm dicke, eine zweite Schicht isolierende Schicht 21 aus SiO2 oder ähnlichem abgeschieden. Wie in Fig. 35 gezeigt ist, werden Schicht-Durchgangslöcher 22a und 22b in der eine zweite Schicht isolierenden Schicht 21 durch Photolithographie und Ätzen ausgebildet. Dann wird eine dritte leitende Schicht 30 (30a, 30b) aus Polysilizium oder ähnlichem abgeschieden, und die dritte leitende Schicht 30 wird mit einem p-Typ Dotierstoff wie Bor durch Ionenimplanartation mit einer Dosis im Bereich von 1,0 × 1012 bis 1,0 × 1013 Atomen/cm2 zur Ausbildung der Kanalbereiche der TFTs T5 und T6 dotiert.
Dann werden die Source- und Drainbereiche der TFTs T5 und T6 und Nied­ rigwiderstandsbereiche der Stromversorgungsleitungen zum Zuführen von Lei­ stung einer Versorgungsspannung VCC durch Ionenimplanartation von Atomen eines p-Typ Dotierstoffs wie Bor unter Verwendung einer Maske, die durch Photolithographie ausgebildet ist, ausgebildet.
Unter Bezugnahme auf Fig. 40, wird eine 100-1000 nm dicke, eine dritte Schicht isolierende Schicht 31 aus SiO2 oder ähnlichem abgeschieden, und eine vierte leitende Schicht 40 (40a, 40b) aus Polysilizium oder ähnlichem wird abgeschieden. Unter Bezugnahme auf Fig. 35, werden die dritte leitende Schicht 30, die eine dritte Schicht isolierende Schicht 31 und die vierte leitende Schicht 40 gleichzeitig derart gemustert, daß sie Durchgangslöcher 22a und 22b enthalten, zur Ausbildung der Kanalschichten 30a und 30b der TFTs T5 und T6, die Abschnitte aufweisen, an die die Versorgungsspannung VCC angelegt ist, und die Kanalschichten 30a und 30b und die oberen Gateelektroden 40a und 40b der TFTs werden gleichzeitig in dieselbe planare Gestalt ausgebildet.
Unter Bezugnahme auf die Fig. 37 und 38, wird eine 100-1000 nm dicke Isolierschicht 41 aus SiO2 oder ähnlichem durch ein CVD-Verfahren oder ähn­ liches abgeschieden. Unter Bezugnahme auf Fig. 36, werden Durchgangslöcher 42a, 42b, 42c, 42d und 42e in der isolierenden Schicht 41 ausgebildet, und Aluminium-Verdrahtungsleitungen 50a, 50b, 50c, 50d und 50e werden durch Mustern einer 500-2000 nm dicken fünften leitenden Schicht ausgebildet. Die Aluminium-Verdrahtungsleitungen 50a und 50b sind Bitleitungen, die Alumi­ nium-Verdrahtungsleitung 50c ist eine Masseleitung, und die Aluminium-Ver­ drahtungsleitungen 50d und 50e verbinden die unteren Gateelektroden 20c und 20b der TFTs und die oberen Gateelektroden 40a und 40b der TFTs durch die Durchgangslöcher 42d bzw. 42e.
Die Struktur der SRAM-Zelle wird unter Bezugnahme auf Fig. 41, die eine äquivalente Schaltung der SRAM-Zelle der fünften Ausführungsform zeigt, be­ schrieben. In Fig. 41 sind Teile, die denjenigen, die in den Fig. 11, 16 bis 20 und 35 bis 40 ähnlich sind oder entsprechen, mit denselben Bezugszeichen be­ zeichnet.
Die Verbindung der Knoten N1 und N2, die ersten leitenden Schichtteile 10c und 10b, die zweiten leitenden Schichtteile 20c und 20b, und die dritten leitenden Schichtteile 30a und 30b sind dieselben wie diejenigen bei der zweiten Ausführungsform und daher wird die Beschreibung derselben weggelassen.
Unter Bezugnahme auf die Fig. 37 und 36, ist der Knoten N1 mit dem zweiten leitenden Schichtteil 20c, das als die untere Gateelektrode des TFT T6 dient, verbunden und das zweite leitende Schichtteil 20c ist durch das Durchgangs­ loch 42d und das fünfte leitende Schichtteil 50d mit dem vierten leitenden Schichtteil 40a, das als die obere Gateelektrode des TFT T6 dient, verbunden. Derart sind die untere und die obere Elektrode des TFT T6 miteinander ver­ bunden.
Ein Knoten N2 ist mit dem zweiten leitenden Schichtteil 20b, das als die untere Gateelektrode des TFT T5 dient, verbunden und das zweite leitende Schichtteil 20d 44138 00070 552 001000280000000200012000285914402700040 0002019731956 00004 44019ist durch das Durchgangsloch 42e und das fünfte leitende Schichtteil 50e mit dem vierten leitenden Schichtteil 40b, das als die obere Gateelektrode des TFT T5 dient, verbunden. Derart sind die untere und die obere Gateelektrode des TFT T5 miteinander verbunden.
Die fünften leitenden Schichtteile 50a bis 50c, d. h. Aluminium-Verdrahtungs­ leitungen, sind ähnlich zu denjenigen der zweiten Ausführungsform. Die dif­ fundierten Drainschichten 6a und 6b der Zugriffs-MOS-Transistoren T3 und T4 sind mit den Aluminium-Verdrahtungsleitungen 50a und 50b, d. h. Bitleitungen, in derselben Art und Weise wie diejenigen der zweiten Ausführungsform verbunden. Die Sources S der Treiber-MOS-Transistoren T1 und T2 sind mit der Aluminium-Verdrahtungsleitung 50c, d. h. einer Masseleitung, in derselben Art und Weise wie diejenigen der zweiten Ausführungsform verbunden. Derart ist die in Fig. 41 gezeigte Schaltung ausgebildet.
Wie oben erwähnt wurde, werden bei der fünften Ausführungsform die zweiten leitenden Schichtteile 20b und 20c, die die unteren Gatelektroden der TFTs T5 und T6 enthalten, die eine erste Schicht isolierende Schicht 11 und die ersten leitenden Schichtteile 10b und 10c, die als die Gateelektroden der MOS-Tran­ sistoren T1 bis T4 dienen, gleichzeitig in dieselbe planare Gestalt derart gemustert, daß sie die notwendigen Durchgangslöcher enthalten. Die vierten leitenden Schichtteile 40a und 40b, die als die oberen Gateelektroden der TFTs T5 und T6 dienen, die eine dritte Schicht isolierende Schicht 31 und die dritten leitenden Schichtteile 30a und 30b, die als die Kanalbereiche der TFTs T5 und T6 dienen, werden gleichzeitig in dieselbe planare Gestalt derart gemustert, daß sie die notwendigen Durchgangslöcher enthalten. Daher sind jedwede Überlagerungstoleranzen, die bei dem herkömmlichen SRAM gesichert werden müssen, nicht notwendig, und daher kann die Speicherzelle mit einer reduzierten Länge und einer reduzierten Breite ausgebildet werden.
Da die Kondensatoren, die durch die zweite leitende Schicht 20, die eine erste Schicht isolierende Schicht 11 und die erste leitende Schicht 10 gebildet wer­ den, mit den Speicherknoten N1 und N2 verbunden werden können, kann die Unempfindlichkeit der Speicherzelle gegen einen Soft-Error, der Alphastrahlen und Neutronen zuzurechnen ist, erhöht werden.
Da die Kondensatoren, die von der dritten leitenden Schicht 30, der eine dritte Schicht isolierenden Schicht 31 und der vierten leitenden Schicht 40 gebildet werden, mit den Speicherknoten N1 und N2 verbunden werden können, kann die Unempfindlichkeit der Speicherzelle gegen einen Soft-Error, der Alphastrahlen und Neutronen zuzurechnen ist, erhöht werden.
Da die erste leitende Schicht 10, die eine erste Schicht isolierende Schicht 11 und die zweite leitende Schicht 20 gleichzeitig gemustert werden, und da die dritte leitende Schicht 30, die eine dritte Schicht isolierende Schicht 31 und die vierte leitende Schicht 40 gleichzeitig gemustert werden, sind Verfahrensabläufe zur Ausbildung eines Widerstandelementes, die einen Ionenimplanartationsverfahrensablauf, einen Photo­ lithographieverfahrensablauf und einen Ätzverfahrensablauf enthalten bzw. umfassen, welche zum Herstellen des herkömmlichen SRAM notwendig sind, unnötig, und daher kann die Anzahl der Verfahrensabläufe um 15% oder mehr reduziert werden.
6. Ausführungsform
Bei einer sechsten Ausführungsform sind die Lastelemente einer SRAM-Zelle TFTs mit einer Doppel-Gate-Struktur und die unteren Gateelektroden der TFTs, eine Gateoxidschicht unter den TFTs und Kanäle der TFTs werden gleichzeitig durch Mustern in dieselbe Gestalt ausgebildet.
Die Fig. 16, 17 und 42 bis 53 sind Ansichten zum Erläutern der Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer sechsten Ausführungs­ form entsprechend der vorliegenden Erfindung und eines Verfahrens zum Her­ stellen der SRAM-Zelle.
Die Fig. 42 bis 45 sind Ansichten, die das planare Layout der Komponenten der SRAM-Zelle zeigen, wobei Fig. 42 eine Draufsicht einer ersten leitenden Schicht ist, die als die Gateelektroden der MOS-Transistoren dient, Fig. 43 eine Draufsicht einer zweiten leitenden Schicht, die als die unteren Gateelek­ troden der TFTs dient, und einer dritten leitenden Schicht, die als die Kanalbereiche der TFTs dient, ist, Fig. 44 eine Draufsicht einer vierten leitenden Schicht ist, die als die unteren Gateelektroden TFTs dient, und Fig. 45 eine Draufsicht von Aluminium-Verdrahtungsleitungen ist, die durch Mustern einer fünften leitenden Schicht ausgebildet sind.
Die Fig. 46 und 47 sind Schnittansichten, die auf Linien X1-X2 und Y1-Y2 in den Fig. 42 bis 45 genommen sind. Die Fig. 16, 17 und 48 bis 52 sind Ansich­ ten zum Erläutern des Verfahrens zur Herstellung der SRAM-Zelle, die auf der Linie X1-X2 in den Fig. 42 bis 45 genommen sind. Fig. 53 ist ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der sechsten Ausführungsform.
Die Struktur der SRAM-Zelle der sechsten Ausführungsform wird in Verbin­ dung mit der Beschreibung eines Verfahrens zum Herstellen der SRAM-Zelle unter Bezugnahme auf die Fig. 16, 17 und 42 bis 52 beschrieben.
Zuerst werden Verfahrensabläufe, die ähnlich zu den Verfahrensabläufen zum Herstellen der SRAM-Zelle der zweiten Ausführungsform sind, die zuvor unter Bezugnahme auf die Fig. 16 und 17 beschrieben worden sind, ausgeführt.
Dann werden, unter Bezugnahme auf die Fig. 48 und 42, Durchgangslöcher 5a und 5b in einer Gateoxidschicht 4 durch Photolithographie und Ätzen ausgebildet, eine erste leitende Schicht 10 aus Polysilizium oder ähnlichem wird über der Gateoxidschicht 4 abgeschieden, und die erste leitende Schicht 10 wird durch Photolithographie und Ätzen zum Ausbilden der Gateelektroden 10a, 10b, 10c und 10d der MOS-Transistoren gemustert. Die Sources und Drains der MOS-Transistoren T1 bis T4 werden durch Ionenimplanartation eines n-Typ Dotierstoffes wie Arsen unter Verwendung einer Maske, die durch Photolithographie ausgebildet ist, ausgebildet. Dann wird eine 100-1000 nm dicke, eine erste Schicht isolierende Schicht 11 aus SiO2 oder ähnlichem abgeschieden.
Unter Bezugnahme auf die Fig. 49 und 43, Durchgangslöcher 12a und 12b wer­ den in der eine erste Schicht isolierenden Schicht 11 durch Photolithographie und Ätzen ausgebildet. Eine zweite leitende Schicht 20 aus Polysilizium oder ähnlichem wird über der eine erste Schicht isolierenden Schicht 11 abgeschie­ den, und die Oberfläche der zweiten leitenden Schicht 20 wird mit einem n- Typ Dotierstoff wie Phosphor durch Ionenimplanartation mit einer Dosis im Bereich von 1,0 × 1012 bis 1,0 × 1013 Atomen/cm2 dotiert, und dann wird eine 100-1000 nm dicke, eine zweite Schicht isolierende Schicht 21 aus SiO2 oder ähnlichem abgeschieden.
Unter Bezugnahme auf Fig. 50, wird eine dritte leitende Schicht 30 aus Polysilizium oder ähnlichem über der eine zweite Schicht isolierenden Schicht 21 abgeschieden.
Unter Bezugnahme auf die Fig. 51 und 43, werden die dritte leitende Schicht 30, die eine zweite Schicht isolierende Schicht 21 und die zweite leitende Schicht 20 gleichzeitig durch Photolithographie und Ätzen in dieselbe Gestalt derart gemustert, daß sie die Durchgangslöcher 12a und 12b, die sich zwischen der ersten leitenden Schicht 10 und der zweiten leitenden Schicht 20 er­ strecken, enthalten, zum Ausbilden dritter leitender Schichtteile 30b und 30a, die als Stromversorgungsleitung zum Zuführen von Leistung einer Versor­ gungsspannung VCC und als die Kanäle der TFTs T5 und T6 dienen, und zum Ausbilden von zweiten leitenden Schichtteilen 20b und 20a, die als die unteren Gateelektroden der TFTs T5 und T6 dienen, gleichzeitig in dieselbe Gestalt. Nachfolgend wird die Oberfläche der dritten leitenden Schicht 30 durch Ionenimplanartation mit einem p-Typ Dotierstoff wie Bor mit einer Dosis in dem Bereich von 1,0 × 1012 bis 1,0 × 1013 Atomen/cm2 zur Ausbildung der Kanalbereiche der TFTs T5 und T6 dotiert. Dann wird ein p- Typ Dotierstoff wie Bor unter Verwendung einer Maske, die durch Photolithographie ausgebildet ist, zum Ausbilden der Source- und Drain- Bereiche der TFTs T5 und T6 und von Niedrigwiderstandsbereichen in Stromversorgungsleitungen zum Zuführen von Leistung der Versorgungs­ spannung VCC ionenimplanartiert.
Unter Bezugnahme auf Fig. 52, wird eine 100-1000 nm dicke, eine dritte Schicht isolierende Schicht 31 aus SiO2 oder ähnlichem abgeschieden. Unter Bezugnahme auf Fig. 44, werden Durchgangslöcher 32a, 32b und 32c in der eine dritte Schicht isolierende Schicht 31 durch Photolithographie und Ätzen ausgebildet. Dann wird eine vierte leitende Schicht 40 (40a, 40b) aus Polysilizium oder ähnlichem abgeschieden, und die vierte leitende Schicht 40 wird durch Photolithographie und Ätzen zur Ausbildung der oberen Gateelektroden 40b und 40a der TFTs T5 und T6 gemustert.
Unter Bezugnahme auf die Fig. 46 und 47, wird eine 100-1000 nm dicke Isolierschicht aus SiO2 oder ähnlichen abgeschieden. Wie in Fig. 45 gezeigt ist, werden Durchgangslöcher 42a, 42b und 42c werden in der Isolierschicht 41 ausgebildet, eine 500-2000 nm dicke fünfte leitende Schicht wird ausgebildet, und die fünfte leitende Schicht wird zur Ausbildung von Aluminium- Verdrahtungsleitungen 50a, 50b und 50c gemustert. Die Aluminium- Verdrahtungsleitungen 50a und 50b sind Bitleitungen, und die Aluminium- Verdrahtungsleitung 50c ist eine Masseleitung.
Die Struktur der derart ausgebildeten Speicherzelle wird in Verbindung mit einer Schaltung, die in Fig. 53 gezeigt ist, beschrieben. In Fig. 53 sind Teile, die denjenigen, die in den Fig. 16, 17 und 42 bis 52 gezeigt sind, ähnlich sind oder entsprechen, durch dieselben Bezugszeichen bezeichnet.
Die ersten leitenden Schichtteile 10a, 10b, 10c und 10d der sechsten Ausfüh­ rungsform sind in der planaren Gestalt dieselben wie die ersten leitenden Schichtteile 10a, 10b, 10c und 10d der zweiten Ausführungsform. Die Verbin­ dungslöcher 12a und 12b sind mit den Knoten N1 und N2 bei der zweiten Ausführungsform verbunden, und die Durchgangslöcher 5a und 5b sind mit den Knoten N1 und N2 bei der sechsten Ausführungsform verbunden, welche im wesentlichen ähnlich sind, und daher wird die Beschreibung derselben weggelassen.
Die Verbindung der zweiten leitenden Schicht und der leitenden Schichten, die über der zweiten leitenden Schicht bei der sechsten Ausführungsform ausgebildet sind, ist unterschiedlich von derjenigen der zweiten Ausführungsform.
Unter Bezugnahme auf die Fig. 46 und 44, ist das erste leitende Schichtteil 10c, das mit dem Knoten N1 verbunden ist, durch das Durchgangsloch 32b mit dem ersten leitenden Schichtteil 40a verbunden, und das vierte leitende Schichtteil 40a ist durch das Durchgangsloch 32a mit dem dritten leitenden Schichtteil 30b, das als der Bereich des TFT T5 dient, verbunden. Derart ist der Knoten N1 mit dem dritten leitenden Schichtteil 30b, das als der Kanalbe­ reich des TFT T5 dient, verbunden.
Der Knoten N1 ist durch das erste leitende Schichtteil 10c und das Durch­ gangsloch 12a mit dem zweiten leitenden Schichtteil 20a, das als die untere Gateelektrode des TFT T6 dient, verbunden. Das erste leitende Schichtteil 10c ist durch das Durchgangsloch 32b mit dem vierten leitenden Schichtteil 40a, das als die obere Gateelektrode des TFT T6 dient, verbunden. Derart sind die obere und die untere Gatelektrode des TFT T6 miteinander verbunden.
Der Knoten N2 ist durch das ersten leitende Schichtteil 10b und das Durch­ gangsloch 32c mit dem vierten leitenden Schichtteil 40b verbunden, und das vierte leitende Schichtteil 40b ist durch das Durchgangsloch 32d mit dem drit­ ten leitenden Schichtteil 30a, das als der Kanalbereich des TFT T6 dient, ver­ bunden. Derart ist der Knoten N2 mit dem dritten leitenden Schichtteil 30a, das als der Kanalbereich des TFT T6 dient, verbunden.
Der Knoten N2 ist durch das erste leitende Schichtteil 10b und das Durch­ gangsloch 12b mit dem zweiten leitenden Schichtteil 20b, das als die untere Gatelektrode des TFT T5 dient, verbunden. Das erste leitende Schichtteil 10b ist durch das Durchgangsloch 32c mit dem vierten leitenden Schichtteil 40b, das als die obere Gateelektrode des TFT T5 dient, verbunden. Derart sind die obere und die untere Gateelektrode des TFT T6 miteinander verbunden. Derart sind die TFTs T5 und T6 ausgebildet.
Die Verbindung der diffundierten Drainschichten 6a und 6b der Zugriffstran­ sistoren T3 und T4 mit den Aluminium-Verdrahtungsteitungen 50a und 50b, d. h. den Bitleitungen, ist dieselbe wie diejenige bei der zweiten Ausführungs­ form und daher wird die Beschreibung derselben weggelassen.
Die Verbindung der Sources S der Treiber MOS-Transistoren T1 und T2 zu der Aluminium-Verdrahtungsleitung 50c, d. h. einer Masseleitung, ist dieselbe wie bei der zweiten Ausführungsform und daher wird die Beschreibung derselben weggelassen. Derart ist die in Fig. 53 gezeigte Schaltung ausgebildet.
Wie oben erwähnt wurde, werden die Kanäle 30b und 30a der TFTs T5 und T6, die zweite Isolierschicht 21, und die unteren Gateelektroden 20b und 20a der TFTs T5 und T6 gleichzeitig in dieselbe planare Gestalt gemustert. Darum sind jedwede Überlagerungstoleranzen, die bei dem herkömmlichen SRAM gesichert werden mußten, nicht notwendig, und daher kann die Speicherzelle mit einer reduzierten Länge und einer reduzierten Breite ausgebildet werden.
Da die Kondensatoren C1 und C2, die von der zweiten leitenden Schicht 20, der eine zweite Schicht isolierenden Schicht 21 und der dritten leitenden Schicht 30 gebildet werden, mit dem Knoten N1 und N2 verbunden werden können, kann die Unempfindlichkeit der Speicherzelle gegen einen Soft-Error, der Alphateilchen und Neutronen zuzurechnen ist, erhöht werden.
Da die zweite leitende Schicht 20, die eine zweite Schicht isolierende Schicht 21 und die dritte leitende Schicht 30 gleichzeitig gemustert werden, sind Ver­ fahrensabläufe, die einen Ionenimplanartationsverfahrensablauf, einen Photo­ lithographieverfahrensablauf und einen Ätzverfahrensablauf umfassen, die zur Herstellung des herkömmlichen SRAM notwendig sind, unnötig, und daher kann die Anzahl der Verfahrensabläufe um 15% oder mehr reduziert werden.
7. Ausführungsform
Die Lastelemente einer SRAM-Zelle nach einer siebten Ausführungsform ent­ sprechend der vorliegenden Erfindung sind TFTs mit einer Doppel-Gate- Struktur, und die Kanäle der TFTs, eine eine dritte Schicht isolierende Schicht und die oberen Gateelektroden der TFTs werden durch gleichzeitiges Mustern ausgebildet.
Die Fig. 16, 17 und 54 bis 65 sind Ansichten zum Erläutern der Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer siebten Ausführungsform entsprechend der vorliegenden Erfindung und eines Verfahrens zum Herstellen der SRAM-Zelle.
Die Fig. 54 bis 57 sind Ansichten zum Erläutern des planaren Layouts der Komponenten der SRAM-Zelle, wobei Fig. 54 eine Draufsicht einer ersten lei­ tenden Schicht ist, die als die Gatelektrode der MOS-Transistoren dient, Fig. 55 eine Draufsicht einer zweiten leitenden Schicht ist, die als die unteren Gateelektroden der TFTs dient, Fig. 56 eine Draufsicht einer dritten leitenden Schicht, die als die Kanalbereiche der TFTs dient, und einer vierten leitenden Schicht, die als die oberen Gateelektroden der TFTs dient, ist, und Fig. 57 eine Draufsicht von Aluminium-Verdrahtungsleitungen ist, die durch Mustern einer fünften leitenden Schicht ausgebildet sind.
Die Fig. 58 und 59 sind Schnittansichten, die auf Linien X1-X2 und Y1-Y2 in den Fig. 54 bis 57 genommen sind. Die Fig. 16, 17 und 60 bis 64 sind Schnittansichten zum Erläutern eines Verfahrens zum Herstellen der SRAM- Zelle, die auf der Linie X1-X2 in den Fig. 54 bis 57 genommen sind. Fig. 65 ist ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der siebten Ausführungsform.
Die Struktur der Speicherzelle der siebten Ausführungsform wird unter Bezug­ nahme auf die Fig. 16, 17 und 54 bis 65 in Verbindung mit einem Verfahren zum Herstellen der Speicherzelle beschrieben.
Zuerst werden Verfahrensabläufe, die ähnlich zu denjenigen zum Herstellen der SRAM-Zelle der zweiten Ausführungsform sind, die zuvor unter Bezugnahme auf die Fig. 16 und 17 beschrieben wurden, ausgeführt.
Dann wird, unter Bezugnahme auf die Fig. 60 und 54, eine erste leitende Schicht 10 aus Polysilizium oder ähnlichem abgeschieden und die erste leitende Schicht 10 wird durch Photolithographie und Ätzen zur Ausbildung von ersten leitenden Schichtteilen 10a, 10b, 10c und 10d für die Gateelektroden der MOS-Transistoren T1 bis T4 gemustert. Nachfolgend wird ein n-Typ Dotierstoff wie Arsen unter Verwendung eine Maske, die durch Photolithographie ausgebildet ist, zur Ausbildung der Sources und Drains der MOS-Transistoren T1 bis T4 ionenimplanartiert. Nachfolgend wird eine 100- 1000 nm dicke, eine erste Schicht isolierende Schicht 11 aus SiO2 oder ähnlichem abgeschieden.
Unter Bezugnahme auf die Fig. 61 und 55, werden Durchgangslöcher 12a und 12b durch die eine erste Schicht isolierende Schicht 11, die ersten leitenden Schichtteile 10b und 10c und eine Gateoxidschicht 4 durch Photolithographie und Ätzen ausgebildet. Eine zweite leitende Schicht 20 aus Polysilizium oder ähnlichem wird abgeschieden, und die Oberfläche der zweiten leitenden Schicht 20 wird durch Ionenimplanartation mit einem n-Typ Dotierstoff wie Phosphor mit einer Dosis im Bereich von 1,0 × 1012 bis 1,0 × 1013 Atomen/cm2 dotiert.
Unter Bezugnahme auf die Fig. 62 und 55, wird die zweite leitende Schicht 20 durch Photolithographie und Ätzen zur Ausbildung zweiter leitender Schicht­ teile 20b und 20c, die als die unteren Gates der TFTs T5 und T6 dienen, ge­ mustert.
Unter Bezugnahme auf Fig. 63, wird eine 100-1000 nm dicke, eine zweite Schicht isolierende Schicht 21 aus SiO2 oder ähnlichem abgeschieden. Dann werden, wie in Fig. 56 gezeigt ist, Durchgangslöcher 22a und 22b in der eine zweite Schicht isolierenden Schicht 21 durch Photolithographie und Ätzen ausgebildet. Dann wird eine dritte leitende Schicht aus Polysilizium oder ähn­ lichem abgeschieden und die Oberfläche der dritten leitenden Schicht wird durch Ionenimplanartation mit einem p-Typ Dotierstoff wie Bor mit einer Dosis im Bereich von 1,0 × 1012 bis 1,0 × 1013 Atomen/cm2 zur Ausbildung der Kanalbereiche der TFTs T5 und T6 dotiert. Dann wird ein p-Typ Dotierstoff wie Bor unter Verwendung einer Maske, die durch Photolithographie ausgebildet ist, zur Ausbildung der Sources und Drains der TFTs T5 und T6 und von Niedrigwiderstandsbereichen in Stromversorgungsleitungen zum Zuführen von Leistungen einer Versorgungsspannung VCC ionenimplanartiert.
Unter Bezugnahme auf Fig. 64, wird eine 100-1000 nm dicke, eine dritte Schicht isolierenden Schicht 31 aus SiO2 oder ähnlichem abgeschieden, und dann wird eine vierte leitende Schicht 40 (40a, 40b) aus Polysilizium oder ähnlichem abgeschieden. Wie in Fig. 56 gezeigt ist, werden die vierte leitende Schicht 40, die eine dritte Schicht isolierende Schicht 31 und die dritte leitende Schicht 30 gleichzeitig in dieselbe planare Gestalt durch Photolithographie und Ätzen zur Ausbildung dritter leitender Schichtteile 30b und 30a, die als Stromversorgungsleitungen und als die Kanäle der TFTs T5 und T6 dienen, und vierter leitender Schichtteile 40b und 40a, die als die oberen Gateelektroden der TFTs T5 und T6 dienen gemustert.
Unter Bezugnahme auf die Fig. 58 und 59, wird eine 100-1000 nm dicke, eine vierte Schicht isolierende Schicht 41 aus SiO2 oder ähnlichem durch ein CVD- Verfahren oder ähnliches abgeschieden. Dann werden, wie in Fig. 57 gezeigt ist, Durchgangslöcher 42a, 42b, 42c, 42d und 42e in der vierten Isolierschicht 41 ausgebildet, eine 500-2000 nm dicke fünfte leitende Schicht aus Aluminium wird abgeschieden, und die fünfte leitende Schicht wird zur Ausbildung fünfter leitender Schichtteile 50a, 50b und 50c, 50d und 50e, d. h. von Aluminium-Verdrahtungsleitungen, gemustert. Die Aluminium- Verdrahtungsleitungen 50a und 50b sind Bitleitungen, die Aluminium- Verdrahtungsleitung 50c ist eine Masseleitung, die Aluminium- Verdrahtungsleitung 50d verbindet die untere Gateelektrode 20c und die obere Elektrode 40a des TFT T6, und die Aluminium-Verdrahtungsleitung 50e verbindet die untere Elektrode 20b und die obere Elektrode 40a des TFT T5.
Die Struktur der Speicherzelle, die derart hergestellt wird, wird unter Bezug­ nahme auf Fig. 65 beschrieben, die eine äquivalenten Schaltung der Speicher­ zelle zeigt. In Fig. 65 sind Teile, die denjenigen, die in den Fig. 16, 17 und 54 bis 64 gezeigt sind, entsprechen oder ähnlich sind, durch dieselben Bezugs­ zeichen bezeichnet.
Die ersten leitenden Schichtteile 10c und 10b der siebten Ausführungsform sind in der planaren Gestalt dieselben wie diejenigen der zweiten Ausführungsform, die zweiten leitenden Schichtteile 20c und 20b der siebten Ausführungsform sind in der planaren Gestalt unterschiedlich von denjenigen der zweiten Ausführungsform, und die dritten leitenden Schichtteile 30a und 30b der siebten Ausführungsform sind in der planaren Gestalt in gewisser Weise unterschiedlich von denjenigen der zweiten Ausführungsform. Jedoch ist die Verbindung der Knoten N1 und N2, der ersten leitenden Schichtteile 10c und 10b, der zweiten leitenden Schichtteile 20c und 20b und der dritten leitenden Schichtteile 30a und 30b bei der siebten Ausführungsform dieselbe wie diejenige bei der zweiten Ausführungsform, und daher wird die Beschreibung derselben weggelassen.
Die dritten und vierten leitenden Schichtteile 30a und 30b und 40a und 40b der siebten Ausführungsform sind in der planaren Gestalt dieselben wie diejenigen der fünften Ausführungsform, und ihre Verbindung ist im wesentlichen dieselbe wie diejenige der fünften Ausführungsform. Daher wird die Beschreibung derselben weggelassen.
Die Verbindung der unteren Gateelektroden 20b und 20c und der oberen Gateelektroden 40b und 40a der TFTs T5 und T6 durch die fünften leitenden Schichtteile 50e und 50d ist dieselbe wie diejenige bei der fünften Ausfüh­ rungsform, und daher wird die Beschreibung derselben weggelassen.
Die fünften leitenden Schichtteile 50a und 50c sind ähnlich zu denjenigen der zweiten Ausführungsform, und die Verbindung der diffundierten Drainschichten 6a und 6b der Zugriffs-MOS-Transistoren T3 und T4 zu den Aluminium-Verdrahtungsleitungen 50a und 50b, d. h. den Bitleitungen, ist dieselbe wie diejenige bei der zweiten Ausführungsform. Die Verbindung der Sources S der Treiber-MOS-Transistoren T1 und T2 zu der Aluminium- Verdrahtungsleitung 50c, d. h. der Masseleitung, ist dieselbe wie diejenige der zweiten Ausführungsform. Derart ist die in Fig. 65 gezeigte Schaltung ausgebildet.
Wie oben erwähnt wurde, werden die Kanäle 30b und 30a der TFTs T5 und T6, die eine dritte Schicht isolierende Schicht 31 und die oberen Gateelektroden 40b und 40c, d. h. die vierten leitenden Schichtteile, der TFTs T5 und T6 gleichzeitig in dieselbe planare Gestalt derart gemustert, daß sie die notwendigen Durchgangslöcher enthalten. Darum sind jedwede Überlagerungstoleranzen, die bei dem herkömmlichen SRAM gesichert werden müssen, nicht notwendig, und daher kann die Speicherzelle mit einer reduzierten Länge und einer reduzierten Breite ausgebildet werden.
Die Kondensatoren C1 und C2, die von der ersten leitenden Schicht 10, der eine erste Schicht isolierenden Schicht 11 und der zweiten leitenden Schicht 20 gebildet werden, können mit den Knoten N1 und N2 verbunden werden, und daher kann die Unempfindlichkeit der Speicherzelle gegen einen Soft-Error, der Alphateilchen und Neutronen zuzurechnen ist, erhöht werden.
Da die dritte leitende Schicht 30, die eine dritte Schicht isolierende Schicht 31 und die vierte leitende Schicht gleichzeitig gemustert werden, sind Verfahrensabläufe, die einen Ionenimplanartationsverfahrensablauf, einen Photolithographieverfahrensablauf und einen Ätzverfahrensablauf umfassen, die zum Herstellen des herkömmlichen SRAM notwendig sind, unnötig, und daher kann die Zahl der Verfahrensabläufe um 15% oder mehr reduziert werden.
8. Ausführungsform
Die Lastelemente einer SRAM-Zelle bei einer achten Ausführungsform ent­ sprechend der vorliegenden Erfindung sind TFTs mit einer Doppel-Gate- Struktur und die Gateelektroden der MOS-Transistoren, eine eine erste Schicht isolierende Schicht, die unteren Gateelektroden der TFTs, eine eine zweite Schicht isolierende Schicht, und die Kanäle der TFTs werden durch gleichzei­ tiges Mustern ausgebildet.
Die Struktur einer SRAM-Zelle als eine Halbleitervorrichtung nach einer ach­ ten Ausführungsform der vorliegenden Erfindung und ein Verfahren zum Her­ stellen der SRAM-Zelle werden unter Bezugnahme auf die Fig. 16 bis 19 und 66 bis 74 beschrieben.
Die Fig. 66 bis 68 sind Ansichten zum Erläutern des planaren Layouts der Komponenten der SRAM-Zelle, wobei Fig. 66 eine Draufsicht einer ersten leitenden Schicht, die als die Gateelektroden der MOS-Transistoren dient, einer zweiten leitenden Schicht, die als die unteren Elektroden der TFTs dient, und einer dritten leitenden Schicht, die als die Kanalbereiche der TFTs dient, ist, Fig. 67 eine Draufsicht einer vierten leitenden Schicht ist, die als die oberen Gateelektroden der TFTs dient, und Fig. 68 eine Draufsicht von Aluminium-Verdrahtungsleitungen, die durch Mustern einer fünften leitenden Schicht ausgebildet sind, ist.
Die Fig. 69 und 70 sind Schnittansichten, die auf Linien X1-X2 und Y1-Y2 in den Fig. 66 bis 68 genommen sind. Die Fig. 16 bis 19 und 71 bis 73 sind Schnittansichten, die auf Linien X1-X2 und Y1-Y2 in den Fig. 66 bis 68 ge­ nommen sind. Fig. 74 ist ein Schaltbild einer äquivalenten Schaltung der SRAM-Zelle der achten Ausführungsform.
Die Struktur der Speicherzelle der achten Ausführungsform wird unter Bezug­ nahme auf die Fig. 16 bis 19 und 68 bis 74 in Verbindung mit einem Verfahren zum Herstellen der Speicherzelle beschrieben.
Zuerst werden Verfahrensabläufe, die ähnlich zu denjenigen zum Herstellen der SRAM-Zelle der zweiten Ausführungsform sind, die zuvor unter Bezugnahme auf die Fig. 16 bis 19 beschrieben wurden, ausgeführt.
Dann wird, unter Bezugnahme auf Fig. 71, eine 100-1000 nm dicke, eine zweite Schicht isolierende Schicht 21 aus SiO2 oder ähnlichem abgeschieden. Eine dritte leitende Schicht 30 aus Polysilizium oder ähnlichem wird abgeschieden, und die Oberfläche der dritten leitenden Schicht 30 wird mit einem p-Typ Dotierstoff wie Bor durch Ionenimplanartation mit einer Dosis im Bereich von 1,0 × 1012 bis 1,0 × 1013 Atomen/cm2 zur Ausbildung der Kanalbereiche der TFTs dotiert. Dann wird ein p-Typ Dotierstoff wie Bor unter Verwendung einer Maske, die durch Lithographie ausgebildet ist, zur Ausbildung der Sourcebereiche und der Drainbereiche der TFTs T5 und T6 und von Niedrig­ widerstandsbereichen in Stromversorgungsleitungen zum Zuführen von Lei­ stung einer Versorgungsspannung VCC ionenimplanartiert.
Unter Bezugnahme auf die Fig. 72 und 66, werden die erste leitende Schicht 10, die eine erste Schicht isolierende Schicht 11, die zweite leitende Schicht 20, die eine zweite Schicht isolierende Schicht 21 und die dritte leitende Schicht 30 gleichzeitig in dieselbe planare Gestalt durch Photolithographie und Ätzen derart gemustert, daß sie Durchgangslöcher 12a und 12b zum Verbinden der ersten leitenden Schicht 10 und der zweiten leitenden Schicht 20 mit Knoten N1 und N2 enthalten, zur Ausbildung der Gateelektroden 10a, 10b und 10c der MOS-Transistoren T1 bis T4, der unteren Gateelektroden 20c und 20b der TFTs T5 und T6, der Kanäle 30c und 30b der TFTs T5 und T6 und von Stromversorgungsleitungen 30a und 30d zum Zuführen von Leistung einer Versorgungsspannung VCC. Dann wird ein n-Typ Dotierstoff wie Arsen unter Verwendung einer Maske, die durch Photolithographie ausgebildet ist, zur Ausbildung der Sourcebereiche und der Drainbereiche der MOS-Transistoren T1 bis T4 ionenimplanartiert.
Unter Bezugnahme auf Fig. 73, wird eine 100-1000 nm dicke, eine dritte Schicht isolierende Schicht 31 aus SiO2 oder ähnlichem abgeschieden. Wie in Fig. 67 gezeigt ist, werden Durchgangslöcher 32a bis 32h in der eine dritte Schicht isolierenden Schicht 31 durch Photolithographie und Ätzen ausgebildet. Abschnitte der eine dritte Schicht isolierenden Schicht 31, die den Durchgangslöchern 32d und 32f entsprechen, werden zum Freilegen entsprechender Abschnitte der zweiten leitenden Schichtteile 20b und 20c weitergeätzt. Eine vierte leitende Schicht 40 (40a, 40b, 40c, 40d) aus Polysilizium oder ähnlichem wird abgeschieden, die vierte leitende Schicht 40 wird durch Photolithographie und Ätzen zur Ausbildung der oberen Gateelektroden 40b und 40c der TFTs T5 und T6 und der vierten leitenden Schichtteile 40a und 40d gemustert.
Nun bezugnehmend auf die Fig. 69 und 70, wird eine 100-1000 nm dicke vierte Isolierschicht 41 aus SiO2 oder ähnlichem durch ein CVD-Verfahren oder ähnliches abgeschieden, und, wie in Fig. 68 gezeigt ist, Durchgangslöcher 42a, 42b und 42c werden in der vierten Isolierschicht 41 ausgebildet. Eine 500- 2000 nm dicke fünfte leitende Schicht wird ausgebildet und die fünfte leitende Schicht wird zur Ausbildung von Aluminium-Verdrahtungsleitungen 50a, 50b und 50c gemustert. Die Aluminium-Verdrahtungsleitungen 50a und 50b sind Bitleitungen, und die Aluminium-Verdrahtungsleitung 50c ist eine Masse­ leitung.
Die Struktur der derart ausgebildeten Speicherzelle wird unter Bezugnahme auf Fig. 74, die eine äquivalente Schaltung der Speicherzelle zeigt, beschrieben. In Fig. 74 sind Teile, die denjenigen, die in den Fig. 16 bis 19 und 66 bis 73 gezeigt sind, ähnlich sind oder entsprechen, durch dieselben Bezugszeichen bezeichnet.
Die fünften leitenden Schichtteile 10a bis 10d und die zweiten leitenden Schichtteile 20a bis 20d der achten Ausführungsform sind in Verbindung und Gestalt dieselben wie die ersten leitenden Schichtteile 10a bis 10d und die zweiten leitenden Schichtteile 20a bis 20d der zweiten Ausführungsform, und daher wird die Beschreibung derselben weggelassen.
Die Verbindung der dritten leitenden Schicht und der leitenden Schichten, die über der dritten leitenden Schicht ausgebildet sind, ist unterschiedlich von derjenigen der zweiten Ausführungsform.
Unter Bezugnahme auf Fig. 67, ist ein Knoten N1 durch das zweite leitende Schichtteil 20c, das als die untere Gateelektrode des TFT T6 dient, und das Durchgangsloch 32f mit dem vierten leitenden Schichtteil 40c verbunden, das vierte leitende Schichtteil 40c ist durch das Durchgangsloch 32e mit dem drit­ ten leitenden Schichtteil 30b, das als der Kanalbereich des TFT T5 dient, ver­ bunden, das andere Ende des dritten leitenden Schichtteils 30b ist durch das Durchgangsloch 32g mit den vierten leitenden Schichtteil 40d verbunden, und das andere Ende des vierten leitenden Schichtteils 40d ist durch das Durch­ gangsloch 32h mit der Stromversorgungsleitung 30d verbunden.
Das andere Ende des vierten leitenden Schichtteils 40c, das durch das Durch­ gangsloch 32f mit den zweiten leitenden Schichtteil 20c, das als die untere Gateelektrode des TFT T6 dient, verbunden ist, dient als die obere Gateelek­ trode des TFT T6.
Unter Bezugnahme auf Fig. 67, ist ein Knoten N2 durch das zweite leitende Schichtteil 20b und das Durchgangsloch 32d mit dem vierten leitenden Schichtteil 40b verbunden, das vierte leitende Schichtteil 40b ist durch das Durchgangsloch 32c mit den dritten leitenden Schichtteil 30c, das als der Kanalbereich des TFT T6 dient, verbunden, das andere Ende des dritten leiten­ den Schichtteils 30c ist durch das Durchgangsloch 32b mit dem vierten leiten­ den Schichtteil 40a verbunden, und das andere Ende des vierten leitenden Schichtteils 40a ist durch das Durchgangsloch 32a mit der Stromversorgungs­ leitung 30a verbunden.
Das andere Ende des vierten leitenden Schichtteils 40b, das durch das Durch­ gangsloch 32d mit den zweiten leitenden Schichtteil 20c, das als die untere Gateelektrode des TFT T5 dient, verbunden ist, dient als die obere Gateelek­ trode des TFT T6. Derart sind die TFTs T5 und T6 ausgebildet.
Die Verbindung der diffundierten Drainschichten 6a und 6b der Zugriffs-MOS- Transistoren T3 und T4 mit den Aluminium-Verdrahtungsleitungen 50a und 50b, d. h. den Bitleitungen, ist dieselbe wie diejenige bei der zweiten Ausfüh­ rungsform, und daher wird die Beschreibung derselben weggelassen. Die Ver­ bindung der Sources S der Treiber-MOS-Transistoren T1 und T2 mit der Alu­ minium-Verdrahtungsleitung 50c, d. h. einer Masseleitung, ist dieselbe wie diejenige der zweite Ausführungsform, und daher wird die Beschreibung derselben weggelassen. Derart ist die in Fig. 74 gezeigte Schaltung ausgebildet.
Wie oben ausgeführt wurde, werden, bei der achten Ausführungsform, die Gateelektroden 10b und 10c der Treiber-MOS-Transistoren, die eine erste Schicht isolierende Schicht 11, die unteren Gateelektroden 20b und 20c der TFTs, die eine zweite Schicht isolierende Schicht 21, und die Kanäle 30b und 30c der TFTs T5 und T6 in dieselbe planare Gestalt durch gleichzeitiges Mustern derart, daß sie die notwendigen Zwischenschichtverbindungen ent­ halten, ausgebildet. Darum sind jedwede Überlagerungstoleranzen, die bei dem herkömmlichen SRAM gesichert werden müssen, nicht notwendig, und daher kann die Speicherzelle mit einer reduzierten Länge und einer reduzierten Breite ausgebildet werden.
Da die Durchgangslöcher 12a und 12b durch die Gateoxidschicht 4, die erste leitende Schicht 10 und die eine erste Schicht isolierende Schicht 11 ausgebil­ det sind, die zweite leitende Schicht 20 aus Polysilizium oder ähnlichem abge­ schieden ist, die erste leitende Schicht 10 und die zweite leitende Schicht 20 mit den Speicherknoten N1 und N2 verbunden sind, und Kondensatoren C1 und C2, die aus der ersten leitenden Schicht 10, der eine erste Schicht isolierenden Schicht 11 und der zweiten leitenden Schicht 20 gebildet sind, mit den Knoten N1 und N2 verbunden werden können, kann die Unempfindlichkeit der Speicherzelle gegen einen Soft-Error, der Alphateilchen und Neutronen zurechenbar ist, erhöht werden.
Da die erste leitende Schicht 10, die eine erste Schicht isolierende Schicht 11, die zweite leitende Schicht 20, die eine zweite Schicht isolierende Schicht 21 und die dritte leitende Schicht 30 gleichzeitig gemustert werden, sind Verfah­ rensabläufe, die einen Ionenimplanartationsverfahrensablauf, einen Photolitho­ graphieverfahrensablauf und einen Ätzverfahrensablauf umfassen, die zur Her­ stellung des herkömmlichen SRAM notwendig sind, unnötig, und daher kann die Anzahl der Verfahrensabläufe um 15% oder mehr reduziert werden.
Obwohl bei den vorhergehenden Ausführungsformen die n-Kanal-MOS-Tran­ sistoren in den p-Typ Wannen ausgebildet sind, die in der Oberfläche des n- Typ Siliziumsubstrates ausgebildet sind, kann eine SRAM-Zelle, die mit p- Kanal-MOS-Transistoren, die in n-Typ Wannen vorgesehen sind, durch dasselbe Verfahren in derselben Struktur für dieselben Wirkungen hergestellt werden.
Obwohl die Erfindung in den Ausführungsformen so beschrieben worden ist, daß sie auf SRAM-Zellen angewendet wird, ist die vorliegende Erfindung in ihrer praktischen Anwendung darauf nicht begrenzt und kann auf andere Speicher und andere Halbleitervorrichtungen angewendet werden. Die vor­ liegende Erfindung ist geeignet zur Anwendung auf insbesondere Halbleiter­ vorrichtungen, die mit einer Mehrzahl von Transistoren und einer Mehrzahl von Lastelementen oder kapazitiven Elementen vorgesehen ist, die auf einem Halbleitersubstrat ausgebildet sind.
Wie aus der vorhergehenden Beschreibung offensichtlich ist, weist eine Halb­ leitervorrichtung entsprechend der vorliegenden Erfindung ein Halbleiter­ substrat und eine Mehrzahl von leitenden Schichten bzw. Filmen, die auf dem Halbleitersubstrat mit einer eine Schicht isolierenden Schicht (Zwischen­ schicht-Isolierschicht) zwischen benachbarten leitenden Schichten ausgebildet sind, auf, wobei mindestens zwei dieser leitenden Schichten gleichzeitig in dieselbe planare Gestalt derart gemustert werden, daß sie die nötige Zwischen­ schicht-Verbindung (d. h. die Verbindung dieser oder anderer leitender Schichten durch die entsprechende Zwischenschicht-Isolierschicht) aufweisen.
Bei dieser Halbleitervorrichtung sind ausgewählte aus der Mehrzahl der leiten­ den Schichten durch Durchgangslöcher, die in einer Isolierschicht ausgebildet sind, mit dem Halbleitersubstrat verbunden.
Bei der Halbleitervorrichtung bilden ausgewählte aus der Mehrzahl der leitenden Schichten Hochwiderstandselemente, kapazitive Elemente oder Dünnschichttransistoren.
Entsprechend der vorliegenden Erfindung treten, da die Mehrzahl der leitenden Schichten, die in einer geschichteten Sandwich-Struktur ausgebildet sind, gleichzeitig in dieselbe Gestalt gemustert werden, Fehlausrichtungen von Mas­ ken, und ein Anstieg oder eine Verminderung der Abmessungen dieser Kompo­ nenten nicht auf. Darum müssen beim Layout der Zellen, jedwede ausreichende Überlagerungstoleranzen nicht gesichert werden, und daher kann die Halbleitervorrichtung wie ein Speicherchip mit einer reduzierten Fläche ausgebildet werden.
Selbst falls die Halbleitervorrichtung wie eine SRAM-Zelle auf einer kleinen Fläche ausgebildet wird, können die kapazitiven Speicherelemente mit einer großen Kapazität durch Ausbilden der leitenden Schichten in einer geschich­ teten Sandwich-Struktur ausgebildet werden, und die Unempfindlichkeit gegen einen Soft-Error kann erhöht werden.
Da die Mehrzahl der leitenden Schichten, die in der geschichteten Sandwich- Struktur ausgebildet sind, gleichzeitig gemustert werden, kann die Halbleiter­ vorrichtung mit einer reduzierten Anzahl von Verfahrensabläufen hergestellt werden, die Ausbeute wird dementsprechend verbessert, und die Herstellungs­ kosten können reduziert werden.
Offensichtlich sind zahlreiche zusätzliche Modifikationen und Variationen im Lichte der obigen Lehren möglich. Es ist daher klar, daß die Erfindung auch in anderen als den oben beschriebenen Ausführungsformen ausgeführt werden kann.

Claims (20)

1. Halbleitervorrichtung mit
einem Halbleitersubstrat (1, 2),
einer untenliegenden Isolierschicht (4), die auf einer Hauptoberfläche des Halbleitersubstrates (1, 2) ausgebildet ist,
einer Mehrzahl von leitenden Schichten (10, 20, 30, 40, 50), die oberhalb der untenliegenden Isolierschicht (4) ausgebildet sind, und
Isolierschichten (11, 21, 31, 41), die zwischen der Mehrzahl von leitenden Schichten ausgebildet sind,
wobei mindestens zwei benachbarte leitende Schichten (10, 20) aus der Mehrzahl der leitenden Schichten durch ein Durchgangsloch (12, 22), das in der dazwischenliegenden Isolierschicht (11) ausgebildet ist, verbunden sind und dieselbe planare Gestalt aufweisen,
dadurch gekennzeichnet,
daß die mindestens zwei benachbarten leitenden Schichten (10, 20) nächste Nachbarn sind und eine durch gleichzeitiges Mustern der mindestens zwei benachbarten leitenden Schichten (10, 20) und der dazwischen ausgebildeten Isolierschicht (11) erhaltene identische planare Gestalt aufweisen.
2. Halbleitervorrichtung nach Anspruch 1, bei der die leitende Schicht (10) aus der Mehrzahl der leitenden Schichten, die direkt auf der untenliegenden Isolierschicht (4) ausgebildet ist, mit dem Halbleiter­ substrat (1, 2) durch ein Durchgangsloch (12), das in der untenliegenden Isolierschicht (4) ausgebildet ist, verbunden ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der mindestens eine (20) aus der Mehrzahl der leitenden Schichten einen Hochwiderstandsbereich (20R1, 20R2) aufweist.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der mindestens eine zusätzliche leitende Schicht (30) auf mindestens einer (20) aus der Mehrzahl der leitenden Schichten mit einer dazwischen ausgebildeten Isolierschicht (21) ausgebildet ist, und bei der ein Dünnschichttransistor (T5, T6) durch die leitende Schicht (20) aus der Mehrzahl der leitenden Schichten und die erste zusätzliche leitende Schicht (30) ausgebildet ist.
5. Halbleitervorrichtung nach Anspruch 4, bei der eine Gateelektrode des Dünnschichttransistors (T5, T6) aus der leitenden Schicht (20) aus der Mehrzahl der leitenden Schichten ausgebildet und ein Kanal des Dünnschichttransistors (T5, T6) aus der ersten zusätzlichen leitenden Schicht (30) ausgebildet ist.
6. Halbleitervorrichtung nach Anspruch 4, bei der ein Kanal des Dünnschichttransistors (T5, T6) aus der leitenden Schicht (20) aus der Mehrzahl der leitenden Schichten ausgebildet und eine Gateelektrode des Dünnschichttransistors (T5, T6) aus der ersten zusätzlichen leitenden Schicht (30) ausgebildet ist.
7. Halbleitervorrichtung nach Anspruch 4 oder 6, bei der zwischen der ersten zusätzlichen leitenden Schicht (30) und der leitenden Schicht (20) aus der Mehrzahl der leitenden Schichten eine Isolierschicht (21) ausgebildet ist und eine zweite zusätzliche leitende Schicht (40) mit der leitenden Schicht (20) aus der Mehrzahl der leitenden Schichten verbunden ist.
8. Halbleitervorrichtung nach Anspruch 7, bei der ein Kanal des Dünnschichttransistors (T5, T6) aus der ersten zusätzlichen leitenden Schicht (30) ausgebildet ist und Doppel-Gate-Elektroden aus der leitenden Schicht (20) aus der Mehrzahl der leitenden Schichten und der zweiten zusätzlichen leitenden Schicht (40), die mit dieser verbunden ist, ausgebildet sind.
9. Halbleitervorrichtung nach Anspruch 7 oder 8, bei der die erste zusätzliche leitende Schicht (30) und die zweite zusätzliche leitende Schicht (40) in der planaren Gestalt identisch sind.
10. Halbleitervorrichtung mit
einem Halbleitersubstrat (1, 2),
einer untenliegenden Isolierschicht (4), die auf einer Hauptoberfläche des Halbleitersubstrates (1, 2) ausgebildet ist,
einer Mehrzahl von leitenden Schichten (10, 20, 30, 40, 50), die über der untenliegenden Isolierschicht (4) ausgebildet sind und eine obenliegende leitende Schicht (10), die als erste leitende Schicht (10) auf der untenliegenden Isolierschicht (4) ausgebildet ist, aufweisen, und
Isolierschichten (11, 21, 31, 41), die zwischen der Mehrzahl der leitenden Schichten ausgebildet sind,
wobei mindestens zwei benachbarte leitende Schichten (30, 40; 20, 30; 10, 20, 30) aus der Mehrzahl der leitenden Schichten in der planaren Gestalt identisch sind und eine (30; 20, 30) der mindestens zwei benachbarten leitenden Schichten mit der obenliegenden leitenden Schicht (10) durch ein Durchgangsloch (12, 22), das in der oder den dazwischenliegenden Isolier­ schicht(en) ausgebildet ist, verbunden ist, dadurch gekennzeichnet,
daß die mindestens zwei benachbarten leitenden Schichten nächste Nachbarn sind und eine durch gleichzeitiges Mustern der mindestens zwei benachbarten leitenden Schichten und der dazwischen ausgebildeten Isolierschicht erhaltene identische planare Gestalt aufweisen.
11. Halbleitervorrichtung nach Anspruch 10, bei der die obenliegende leitende Schicht (10) durch ein Durchgangsloch (12), das in der untenliegenden Isolierschicht (4) ausgebildet ist, mit dem Halbleitersubstrat (1, 2) verbunden ist.
12. Halbleitervorrichtung nach Anspruch 10 oder 11, bei der mindestens eine (20) aus der Mehrzahl von leitenden Schichten einen Hochwiderstandsbereich (20R1, 20R2) aufweist.
13. Halbleitervorrichtung nach einen der Ansprüche 10 bis 12, bei der eine Gateelektrode (20) eines Dünnschichttransistors (T5, T6) aus einer der mindestens zwei benachbarten leitenden Schichten (20) ausgebildet und ein Kanal (30) des Dünnschichttransistors (T5, T6) aus einer anderen der mindestens zwei benachbarten leitenden Schichten (30) ausgebildet ist.
14. Halbleitervorrichtung nach einem der Ansprüche 10 bis 13, die weiter eine erste zusätzliche leitende Schicht (40) aufweist, die so ausgebildet ist, daß eine (30) der mindestens zwei benachbarten leitenden Schichten zwischen der ersten zusätzlichen leitenden Schicht (40) und einer anderen (20) der mindestens zwei benachbarten leitenden Schichten in einer Sandwich- Anordnung mit einer Isolierschicht (31), die zwischen der ersten zusätzlichen leitenden Schicht (40) und der einen (30) der beiden leitenden Schichten angeordnet ist, angeordnet ist.
15. Halbleitervorrichtung nach Anspruch 14, bei der ein Kanal eines Dünnschichttransistors (T5, T6) aus einer (30) der beiden leitenden Schichten ausgebildet ist, und Doppel-Gate-Elektroden des Dünnschicht-Transistors (T5, T6) aus der anderen leitenden Schicht (20) und der ersten zusätzlichen leitenden Schicht (40), die mit der anderen leitenden Schicht (20) verbunden ist, ausgebildet sind.
16. Verfahren zum Herstellen einer Halbleitervorrichtung, das die Schritte aufweist:
Ausbilden einer ersten leitenden Schicht (10) auf einer untenliegenden Isolierschicht (4), die auf einem Halbleitersubstrat (1, 2) ausgebildet ist, Ausbilden einer ersten Isolierschicht (11) auf der ersten leitenden Schicht (10),
Ausbilden einer Öffnung (12) durch mindestens die erste Isolierschicht (11) und die erste leitende Schicht (10),
Ausbilden einer zweiten leitenden Schicht (20) auf der ersten Isolierschicht (11) und in der Öffnung (12), und
Mustern der zweiten leitenden Schicht (20), der ersten Isolierschicht (11) und
der ersten leitenden Schicht (10) in Muster derselben planen Gestalt derart, daß sie die Öffnung (12) enthalten.
17. Verfahren nach Anspruch 16, gekennzeichnet durch das Ausbilden der Öffnung (12) durch die erste Isolierschicht (11), die erste leitende Schicht (10) und die untenliegende Isolierschicht (4).
18. Verfahren nach Anspruch 16 oder 17, das die Schritte aufweist:
Ausbilden einer zweiten Isolierschicht (21) auf der zweiten leitenden Schicht (20),
Ausbilden einer dritten leitenden Schicht (30) auf der zweiten Isolierschicht (21), und
Mustern der dritten leitenden Schicht (30), der zweiten Isolierschicht (21), der zweiten leitenden Schicht (20), der ersten Isolierschicht (11) und der ersten leitenden Schicht (10) in Muster derselben planen Gestalt derart, daß sie die Öffnung (12, 22) enthalten.
19. Verfahren zur Herstellung einer Halbleitervorrichtung, das die Schritte aufweist:
Ausbilden einer untenliegenden Isolierschicht (4) auf einer Hauptoberfläche eines Halbleitersubstrates (1, 2),
Ausbilden einer untenliegenden Öffnung (5) in der untenliegenden Isolierschicht (4),
Ausbilden einer ersten leitenden Schicht (10) auf der untenliegenden Isolierschicht (4) und in der untenliegenden Öffnung (5),
Mustern der ersten leitenden Schicht (10),
Ausbilden einer ersten Isolierschicht (11) auf der ersten leitenden Schicht (10) und der untenliegenden Isolierschicht (4),
Ausbilden einer ersten Öffnung (12) in der ersten Isolierschicht (11), Ausbilden einer zweiten leitenden Schicht (20) auf der ersten Isolierschicht (11) und in der ersten Öffnung (12),
Ausbilden einer zweiten Isolierschicht (21) auf der zweiten leitenden Schicht (20),
Ausbilden einer dritten leitenden Schicht (30) auf der zweiten Isolierschicht (21), und
Mustern der dritten leitenden Schicht (30), der zweiten Isolierschicht (21) und der zweiten leitenden Schicht (20) in Muster derselben planen Gestalt.
20. Verfahren nach Anspruch 19, daß die Schritte aufweist:
Mustern der zweiten leitenden Schicht (20) vor dem Ausbilden der zweiten Isolierschicht (21) auf der zweiten leitenden Schicht (20) und der ersten Isolierschicht (11),
Ausbilden einer zweiten Öffnung (22) in der zweiten Isolierschicht (21) vor dem
Ausbilden der dritten leitenden Schicht (30) auf der zweiten Isolierschicht (20) und in der zweiten Öffnung,
Ausbilden einer dritten Isolierschicht (31) auf der dritten leitenden Schicht (30),
Ausbilden einer vierten leitenden Schicht (40) auf der dritten Isolierschicht (30), und
Mustern der vierten leitenden Schicht (40), der dritten Isolierschicht (31) und der dritten leitenden Schicht (30) in Muster derselben planen Gestalt.
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