KR19980069994A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR19980069994A
KR19980069994A KR1019970051192A KR19970051192A KR19980069994A KR 19980069994 A KR19980069994 A KR 19980069994A KR 1019970051192 A KR1019970051192 A KR 1019970051192A KR 19970051192 A KR19970051192 A KR 19970051192A KR 19980069994 A KR19980069994 A KR 19980069994A
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Abstract

반도체 장치의 제조를 위한 마스크의 겹침 여유를 필요로 하지않으며, 또한 공정수를 감소시킨다.
반도체 기판상에 서로 절연막을 사이에 두어서 복수의 도전층을 형성하고, 이들 도전층 중 적어도 두개의 도전층을 동시에 동일한 평면 형상으로 패터닝한다. 또한, 복수의 도전층 중 선택된 도전층을 절연막에 구멍을 낸 접속 구멍에 의해서 반도체 기판에 접속한다. 또한, 복수의 도전층 중 선택된 도전층에 의해 고저항 소자, 용량 소자, 또는 박막 트랜지스터를 형성한다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는, 복수의 트랜지스터와, 복수의 부하 소자 또는 용량 소자를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 반도체 장치로서 정적형 랜덤 액세스 메모리(이하 SRAM이라 약칭한다.)를 예로 들어 설명한다. 종래의 플립플롭형 SRAM 메모리 셀은 예컨대, 일본 특허 공보 평7-112014호나 IEDM′88에 실린 논문 A25μm2, New poly-Si PMOS Load(PPL) SRAM Cel1 Having Exce1lent Soft Error Immunity(T. Yamanaka, T.Hashimoto, etc)에 기재되어 있는 바와 같이 2개의 부하 소자와 4개의 N채널 MOS 트랜지스터로 구성되어 있다.
즉, 도 75에 도시된 등가 회로와 같이, 1쌍의 드라이버 MOS 트랜지스터(T1,T2)의 각 드레인D가 다른쪽의 MOS 트랜지스터의 게이트 전극G에 접속되고, 각각의 드레인D에는 부하 소자, 예컨대, 고저항 폴리실리콘으로 이루어진 부하 저항R1,R2가 접속되며, MOS 트랜지스터(T1,T2)의 소스S는 소정의 전위, 예컨대 접지 전위에 고정되고, 부하저항(R1,R2)의 타단에는 전원 전압Vcc가 인가되어, MOS 트랜지스터(T1,T2), 부하 저항(R1,R2)으로 이루어진 플립플롭 회로에 미소한 전류를 공급하고 있다. 또, 이 플립플롭 회로의 축적 노드N1,N2에는 액세스 MOS 트랜지스터(T3,T4)가 접속되어 있다. 이상 4개의 MOS 트랜지스터(T1∼T4)와 2개의 부하 소자(R1,R2)에 의해 1비트의 셀이 구성되어 있다. 또한, 10a는 워드선, 50a,50b는 비트선을 나타낸다. 도면 중의 그 외의 부호는, 이 후에 구조 및 제조 방법에서 설명하는 부호이고, 회로와 구조와의 대응 관계를 취한 것이다.
도 76은, 부하 소자로서 박막 트랜지스터(TFT:Thin Fi1m Transistor, 이하 필요에 따라서 TFT로 약칭한다)를 이용한 경우의 SRAM 플립플롭 회로의 등가 회로를 나타낸다. 이와 같이 부하 소자에는 일반적으로 고저항 폴리실리콘이나 박막 트랜지스터가 사용되고 있다.
다음에, 도 77∼도 81 및 도 82∼도 86을 이용하여, 종래 기술을 보다 상세하게 설명한다. 도 77∼도 81은 도 75에 나타낸 고저항 부하형의 종래 SRAM의 1비트분의 구조 및 제조 방법을 설명하기 위한 도면이고, 도 77∼도 80은 각 계층마다, 또한 각 공정마다의 1비트분의 평면 레이아웃도를 나타낸 것으로, 도 81은 도 77∼도 80의 Y1-Y2선에 따른 단면도이다.
도 77은 제1층째 도전막인 게이트 전극을 포함하는 액세스 MOS 트랜지스터 및 드라이버 MOS 트랜지스터의 평면 레이아웃도, 도 78은 다결정 실리콘의 일부에 형성된 고저항 폴리실리콘을 함유하는 제2층째 도전막의 평면 레이아웃도, 도 79는 제3층째 도전막의 평면 레이아웃도, 도 80은 제4층째 도전막인 알루미늄 배선의 평면 레이아웃도이다.
도 77에 있어서 제1층째 도전막인 워드선(10a)은 액세스 MOS 트랜지스터(T3,T4)의 공통 게이트로 되어 있다. 액세스 MOS 트랜지스터(T3,T4)의 드레인 확산층(6a,6b)은 도 79 및 도 81에 도시된 바와 같이 접속 구멍(21a,21b)을 통해서 제3층째 도전막(30a,30b)에 접속되고, 또한 도 80 및 도 81에 도시된 바와 같이 접속 구멍(42a,42b)을 통해서 제4층째 도전막인 알루미늄 배선 등의 비트선(50a,50b)에 접속되어 있다.
또, 액세스 MOS 트랜지스터(T3,T4)의 소스(6c,6d)에는 각각 접속 구멍(5a,5c)을 통해서 드라이버 MOS 트랜지스터(T2,T1)의 게이트 전극(10b,10c)이 직접 접속되어 있다. 또한, 드라이버 MOS 트랜지스터(T1,T2)의 각 소스는 도 79에 도시된 바와 같이 접속 구멍(21c,21d)을 통해서 제3층째 도전막(30c)에 의해서 접속되어 있다. 제3층째 도전막(30c)은 메모리내의 모든 드라이버 MOS 트랜지스터의 소스에 접지 전위Vss를 공급하고 있다.
액세스 MOS 트랜지스터(T3,T4)의 소스 확산층(6c,6d)은 도 78에 도시된 바와 같이 각각 접속 구멍(12a,12b)을 통해 저저항 다결정 실리콘(20a,20b)에 접속되고, 또 고저항부(20R1,20R2)와 통하고 있다. 또한, 도 78에 도시된 바와 같이, 제2층째 도전막(20c)은 메모리내로의 전원전압Vcc의 공급선이며, 고저항 소자(R1,R2)에 전원전압을 공급하고 있다.
다음에, 도 82∼도 86은 도 76에 나타낸 TFT 부하형의 종래 SRAM의 1비트분의 구조 및 제조 방법을 설명하기 위한 도면이고, 도 82∼도 85는 각 계층마다, 또한 각 공정마다의 1비트분의 평면 레이아웃도를 나타내는 것이며, 도 86은 도 82∼도 85의 Y1-Y2선에 따른 단면도이다.
도 82는 제1층째 도전막인 게이트 전극을 포함하는 액세스 MOS 트랜지스터 및 드라이버 MOS 트랜지스터의 평면 레이아웃도, 도 83은 제2층째 도전막인 TFT의 하부 게이트 전극의 평면 레이아웃도, 도 84는 제3층째 도전막인 TFT의 채널용의 평면 레이아웃도, 도 85는 제5층째 도전막인 알루미늄 배선의 평면 레이아웃도이다.
도 82에 있어서, 워드선(10a)은 액세스 MOS 트랜지스터(T3,T4)의 공통 게이트로 되어 있다. MOS 트랜지스터(T4)의 드레인 확산층(6b)은 도 86 및 도 85에 도시된 바와 같이 접속 구멍(32b)을 통해서 제4층째 도전막(40b)에 접속되고, 또 접속 구멍(41b)을 통해 제5층째 도전막인 알루미늄 배선 등의 비트선(50a,50b)에 접속되어 있다. 동일하게 MOS 트랜지스터(T3)의 드레인 확산층(6a)은 접속 구멍(32a)을 통해서 제4층째 도전막(40a)에 접속되고, 또 접속 구멍(41a)을 통해 제5층째 도전막인 알루미늄 배선 등의 비트선(50a,50b)에 접속되어 있다.
또, MOS 트랜지스터(T3,T4)의 소스(6c,6d)는 도 82 및 도 86에 도시된 바와 같이, 각각 접속 구멍(5a,50)을 통해서 드라이버 MOS 트랜지스터(T2,T1)의 게이트 전극(10b,l0c)에 직접 접속되어 있다. 또한, 드라이버 MOS 트랜지스터(T1,T2)의 소스는 도 82에 도시된 바와 같이, 확산 영역에서 서로 접속되어 있다. 제1층째 도전막(10d)은 메모리내의 모든 드라이버 MOS 트랜지스터의 소스에 접지 전위Vss를 공급하고 있다.
부하 소자가 되는 TFT:T5,T6은 도 83 및 도 86에 도시된 바와 같이, 제2층째 도전막인 다결정 실리콘으로 형성된 하부 게이트 전극(20a,20b)과, 도 86에 도시된 바와 같이 제2층째 절연막(21)으로 형성된 게이트 산화막과, 도 84 및 도 86에 도시된 바와 같이 제3층째 도전막인 다결정 실리콘(30a,30b)으로 형성된 채널에 의해 구성되어 있다.
도 86 및 도 82∼도 85에 도시된 바와 같이, 액세스 MOS 트랜지스터(T3,T4)의 소스 확산층인 노드N1,N2는 각각 접속 구멍(12a,21a)에 의해, 또한 접속 구멍(12b,21b)에 의해 제3층째 도전막인 채널층(30a,30b)에 접속되어 있다. 채널층(30a,30b)의 양단은 저저항 다결정 실리콘으로 되어 있고, 타단의 저저항 다결정 실리콘층은 전원전압Vcc의 공급선으로 되어 있다.
상기와 같은 종래 구조의 SRAM 메모리 셀에서는 다음과 같은 문제점이 있었다.
부하 소자에 이용하는 고저항 폴리실리콘이나 TFT를 메모리 셀상에 적층하는 구조로 형성할 경우, 이들을 드라이버 MOS 트랜지스터(T1,T2)의 게이트 전극(10b,10c)에 접속 구멍(5a,5b)을 통해서 직접 접속한다. 이 경우, 접속 구멍(5a,5b)과 드라이버 MOS 트랜지스터(T1,T2)의 게이트 전극(10b,10c)간, 드라이버 MOS 트랜지스터(T1,T2)의 게이트 전극(10b,10c)과 접속 구멍(12a,12b)간, 또한 접속 구멍(12a,12b)과 부하 소자와의 사이에서, 각각 사진 제판의 마스크 어긋남이나, 에칭에 의한 치수의 증가(이하 CD 게인이라고 약칭한다)나 치수의 감소(이하 CD 손실이라고 약칭한다)가 생긴다. 이 때문에, 셀 레이아웃을 행할 때에는 충분한 겹침 여유를 확보할 필요가 있으며, 종래형의 메모리 셀에서는 이 겹침 여유가 메모리칩 전체의 면적을 증가시킨다는 문제가 있었다.
또한, 메모리칩의 밀봉에 이용하는 세라믹 재료나 레진 재료 및 배선 재료 중에 미량으로 포함되어 있는 우라늄(U)이나, 토륨(Th)이 붕괴될 때 α선이 발생한다. 이 α선이 칩 중에 돌입하면, α선의 비정(飛程)에 따라서 전자-정공쌍이 발생하고, 축적 노드N1,N2에 저장된 전하에 혼입하여, 축적 노드N1,N2의 전위를 변동시키며, 이 결과, 메모리 셀의 정보가 파괴된다. 이것이 소프트 에러로 불리는 현상이다. 또한 최근에서는 우주 α선에 의한 소프트 에러도 문제가 되고 있다. 우주 α선이 대기와 충돌하면 중성자가 발생한다. 이 중성자가 칩 중에 돌입하여 Si의 원자핵과 충돌한다. 충돌하면 양자, α입자, 중이온 등의 하전 입자가 발생하는 동시에, Si의 원자핵이 이동한다. 이 때문에, 대량의 전하가 발생하여, 축적 노드N1,N2에 저장된 전하에 혼입되고, 축적 노드N1,N2의 전위를 변동시켜서, 메모리 셀의 정보를 파괴한다. 종래의 SRAM 메모리 셀에서는 드라이버 MOS 트랜지스터(T1,T2)의 드레인 영역의 n+ 확산층과 p형 실리콘 기판과의 사이에 형성되는 P-N 접합 용량이나, 게이트 산화막이나 층간 절연막 등의 절연막 용량에 의해, α선이나 중성자에 의한 전하 소실을 보충한만큼의 전하를 축적할 수 있었다. 그러나 메모리 셀의 면적이 축소되면, α선이나 중성자에 의한 전하 소실을 보충하기에는 축적 전하가 불충분하게 된다. 따라서, 종래의 SRAM 메모리 셀 구조에서는, 미세화하면 소프트 에러율이 증가하고, 메모리의 신뢰성이 현저히 저하한다는 문제가 있었다.
또한, 부하 소자에 이용하는 고저항 폴리실리콘이나 TFT를 메모리 셀상에 적층하는 구조로 형성할 경우에는, 각 층을 형성할 때마다 사진 제판, 에칭을 행하고 있었다. 따라서, 공정수가 증가하고, 이로 인해, 제품 수율이 저하된다는 문제가 있었다.
본 발명의 목적은 상술한 바와 같은 종래 기술에 있어서의 문제점을 해결하고, 소요 면적이 작으며, 소프트 에러의 내성이 높고, 종래보다도 제조 공정이 짧은 반도체 장치 및 그 제조 방법을 제공하고자 하는 것이다.
도 1은 본 발명의 실시예 1에 따른 SRAM 메모리 셀의 제1층째 및 제2층째 도전막의 평면 레이아웃도.
도 2는 실시예 1에 따른 제3층째 도전막의 평면 레이아웃도.
도 3은 실시예 1의 도 1 및 도 2의 X1-X2선에 따른 단면도.
도 4는 실시예 1의 도 1 및 도 2의 Y1-Y2선에 따른 단면도.
도 5는 실시예 1에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 6은 실시예 1에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 7은 실시예 1에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 8은 실시예 1에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 9는 실시예 1에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 10은 실시예 1에 따른 SRAM 메모리 셀의 회로를 설명하기 위한 도면.
도 11은 본 발명의 실시예 2에 따른 SRAM 메모리 셀의 제1층째 및 제2층째 도전막의 평면 레이아웃도.
도 12는 실시예 2의 제3층째 도전막의 평면 레이아웃도.
도 13은 실시예 2의 제4층째 도전막의 평면 레이아웃도.
도 14는 실시예 2의 도 11∼도 13의 X1-X2선에 따른 단면도.
도 15는 실시예 2의 도 11∼도 13의 Y1-Y2선에 따른 단면도.
도 16은 실시예 2에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 17은 실시예 2에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 18은 실시예 2에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 19는 실시예 2에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 20은 실시예 2에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 21은 실시예 2에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 22는 실시예 2에 따른 SRAM 메모리 셀의 회로를 설명하기 위한 도면.
도 23은 본 발명의 실시예 3에 따른 SRAM 메모리 셀의 제3층째 도전막의 평면 레이아웃도.
도 24는 실시예 3에 따른 제4층째 도전막의 평면 레이아웃도.
도 25는 실시예 3의 도 23∼도 24의 X1-X2선에 따른 단면도.
도 26은 실시예 3의 도 23∼도 24의 Y1-Y2선에 따른 단면도.
도 27은 실시예 3에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 28은 실시예 3에 따른 SRAM 메모리 셀의 회로를 설명하기 위한 도면.
도 29는 실시예 4의 제4층째 도전막의 평면 레이아웃도.
도 30은 실시예 4의 제5층째 도전막의 평면 레이아웃도.
도 31은 실시예 4의 도 30의 X1-X2선에 따른 단면도.
도 32는 실시예 4의 도 30의 Y1-Y2선에 따른 단면도.
도 33은 실시예 4에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 34는 실시예 4에 따른 SRAM 메모리 셀의 회로를 설명하기 위한 도면.
도 35는 본 발명의 실시예 5의 SRAM 메모리 셀의 제3층째 및 제4층째 도전막의 평면 레이아웃도.
도 36은 실시예 5의 제5층째 도전막의 평면 레이아웃도.
도 37은 실시예 5의 도 36의 X1-X2선에 따른 단면도.
도 38은 실시예 5의 도 36의 Y1-Y2선에 따른 단면도.
도 39는 실시예 5에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 40은 실시예 5에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 41은 실시예 5에 따른 SRAM 메모리 셀의 회로를 설명하기 위한 도면.
도 42는 본 발명의 실시예 6에 따른 SRAM 메모리 셀의 제1층째 도전막의 평면 레이아웃도.
도 43은 실시예 6의 제2층째 및 제 3층째 도전막의 평면 레이아웃도.
도 44는 실시예 6의 제4층째 도전막의 평면 레이아웃도.
도 45는 실시예 6의 제5층째 도전막의 평면 레이아웃도.
도 46은 실시예 6의 도 45의 X1-X2선에 따른 단면도.
도 47은 실시예 6의 도 45의 Y1-Y2선에 따른 단면도.
도 48은 실시예 6에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 49는 실시예 6에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 50은 실시예 6에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 51은 실시예 6에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 52는 실시예 6에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 53은 실시예 6에 따른 SRAM 메모리 셀의 회로를 설명하기 위한 도면.
도 54는 본 발명의 실시예 7에 따른 SRAM 메모리 셀의 제1층째 도전막의 평면 레이아웃도.
도 55는 실시예 7의 제2층째 도전막의 평면 레이아웃도.
도 56은 실시예 7의 제3층째 및 제4층째 도전막의 평면 레이아웃도.
도 57은 실시예 7의 제5층째 도전막의 평면 레이아웃도.
도 58은 실시예 7의 도 57의 X1-X2선에 따른 단면도.
도 59는 실시예 7의 도 57의 Y1-Y2선에 따른 단면도.
도 60은 실시예 7에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 61은 실시예 7에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 62는 실시예 7에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 63은 실시예 7에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 64는 실시예 7에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 65는 실시예 7에 따른 SRAM 메모리 셀의 회로를 설명하기 위한 도면.
도 66은 본 발명의 실시예 8에 따른 SRAM 메모리 셀의 제1층째, 제2층째 및 제3층째 도전막의 평면 레이아웃도.
도 67은 실시예 8의 제4층째 도전막의 평면 레이아웃도.
도 68은 실시예 8의 제5층째 도전막의 평면 레이아웃도.
도 69는 실시예 8의 도 68의 X1-X2선에 따른 단면도.
도 70은 실시예 8의 도 68의 Y1-Y2선에 따른 단면도.
도 71은 실시예 8에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 72는 실시예 8에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 73은 실시예 8에 따른 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 74는 실시예 8에 따른 SRAM 메모리 셀의 회로를 설명하기 위한 도면.
도 75는 저항을 부하 소자로 하는 정적형 랜덤 액세스 메모리의 등가 회로도.
도 76은 박막 트랜지스터를 부하 소자로 하는 정적형 랜덤 액세스 메모리의 등가 회로도.
도 77은 고저항 부하형의 종래 SRAM 메모리 셀의 액세스 MOS 트랜지스터 및 드라이버 MOS 트랜지스터의 평면 레이아웃도.
도 78은 고저항 부하형의 종래 SRAM 메모리 셀의 제2층째 도전막의 평면 레이아웃도.
도 79는 고저항 부하형의 종래 SRAM 메모리 셀의 제3층째 도전막의 평면 레이아웃도.
도 80은 고저항 부하형의 종래 SRAM 메모리 셀의 제4층째 도전막의 평면 레이아웃도.
도 81은 고저항 부하형의 종래 SRAM의 메모리 셀의 제조 방법 및 구조를 설명하기 위한 단면도.
도 82는 TFT 부하형의 종래 SRAM 메모리 셀의 액세스 MOS 트랜지스터 및 드라이버 MOS 트랜지스터의 평면 레이아웃도.
도 83은 TFT 부하형의 종래 SRAM 메모리 셀의 제2층째 도전막의 평면 레이아웃도.
도 84는 TFT 부하형의 종래 SRAM 메모리 셀의 제3층째 도전막의 평면 레이아웃도.
도 85는 TFT 부하형의 종래 SRAM 메모리 셀의 제4층째 도전막의 평면 레이아웃도.
도 86은 TFT 부하형의 종래 SRAM 메모리 셀의 제조 방법을 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 2 : 반도체 기판
10, 10a, 10b, 10c, 10d : 제1층째 도전막(표면 도전막)
20, 20a, 20b, 20c, 20d : 제2층째 도전막
30, 30a, 30b, 30c, 30d : 제3층째 도전막
40, 40a, 40b, 40c, 40d : 제4층째 도전막
50, 50a, 50b, 50c, 50d : 제4층째 또는 제5층째 도전막
4 : 기초 절연막(게이트 절연막)
11 : 제1층째 절연막
21 : 제2층째 절연막
31 : 제3층째 절연막
41 : 제4층째 절연막
20R1, 20R2 : 고저항 영역
본 발명의 반도체 장치는 반도체 기판의 주면에 접하여 형성된 기초 절연막과, 이 기초 절연막상에 서로 절연막을 사이에 두고 형성된 복수의 도전막을 구비하고, 상기 복수의 도전막 중 인접하는 적어도 2개의 도전막을 절연막에 구멍을 낸 접속 구멍에 의해서 접속하는 동시에 동일한 평면 형상으로 형성한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 복수의 도전막 중 상기 기초 절연막에 접하여 형성된 도전막을 상기 기초 절연막에 구멍을 낸 접속 구멍에 의해서 상기 반도체 기판에 접속한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 복수의 도전막 중 적어도 하나의 도전막에 고저항 영역을 형성한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 복수의 도전막 중의 적어도 하나의 도전막과의 사이에 절연막을 사이에 두어 형성된 다른 도전막을 구비하고, 상기 하나의 도전막과 상기 다른 도전막에 의해 박막 트랜지스터를 형성한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 하나의 도전막에 의해 상기 박막 트랜지스터의 게이트 전극을 형성하고, 상기 다른 도전막에 의해 상기 박막 트랜지스터의 채널을 형성한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 1개의 도전막에 의해 상기 박막 트랜지스터의 채널을 형성하고, 상기 다른 도전막에 의해 상기 박막 트랜지스터의 게이트 전극을 형성한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 다른 도전막을 상기 하나의 도전막과의 사이에 절연막을 통해 사이에 두도록 형성하고 또한 상기 하나의 도전막에 접속한 또 다른 도전막을 구비한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 다른 도전막에 의해 박막 트랜지스터의 채널을 형성하고, 상기 하나의 도전막과 이것에 접속한 상기 또 다른 도전막에 의해 상기 박막 트랜지스터의 이중 게이트 전극을 형성한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 다른 도전막과 상기 또 다른 도전막을 동일한 평면 형상(形狀)으로 형성한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 반도체 기판의 주면에 기초 절연막을 사이에 두어 형성한 표면 도전막과, 이 표면 도전막상에 서로 절연막을 사이에 두어 형성한 복수의 도전막을 구비하고, 상기 복수의 도전막 중 적어도 2개의 도전막을 동일 평면 형상으로 형성하며, 또한 그 한쪽의 도전막과 상기 표면 도전막을 절연막에 구멍을 낸 접속 구멍에 의해서 접속한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 표면 도전막을 상기 기초 절연막에 구멍을 낸 접속 구멍에 의해서 상기 반도체 기판에 접속한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 복수의 도전막 중 적어도 하나의 도전막에 고저항 영역을 형성한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 2개의 도전막 중의 상기 한쪽의 도전막에 의해 박막 트랜지스터의 게이트 전극을 형성하고, 상기 2개의 도전막 중의 다른쪽의 도전막에 의해 상기 박막 트랜지스터의 채널을 형성한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 2개의 도전막 중의 다른쪽의 도전막을 절연막을 통해 상기 한쪽의 도전막과의 사이에 두도록 형성되며 또한 상기 한쪽의 도전막에 접속된 또 다른 도전막을 구비한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 2개의 도전막 중의 다른쪽의 도전막에 의해 박막 트랜지스터의 채널을 형성하고, 상기 한쪽의 도전막과 이것에 접속된 상기 또 다른 도전막에 의해 상기 박막 트랜지스터의 이중 게이트 전극을 형성한 것을 특징으로 하는 것이다.
다음에, 본 발명의 반도체 장치의 제조 방법은 반도체 기판의 기초 절연막상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막상에 제1 절연막을 형성하는 공정과, 적어도 상기 제1 절연막 및 상기 제1 도전막을 관통하는 트인 구멍을 형성하는 공정과, 상기 트인 구멍을 포함하는 상기 제1 절연막상에 제2 도전막을 형성하는 공정과, 상기 제2 도전막, 상기 제1 절연막 및 상기 제1 도전막을 동일 평면 형상으로 패터닝하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판의 주면에 기초 절연막을 형성하는 공정과, 상기 기초 절연막상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막, 상기 제1 도전막, 및 상기 기초 절연막을 관통하는 트인 구멍을 형성하는 공정과, 상기 트인 구멍을 포함하고 상기 제1 절연막상에 제2 도전막을 형성하는 공정과, 상기 제2 도전막, 상기 제1 절연막, 상기 제1 도전막 및 상기 기초 절연막을 동일 평면 형상으로 패터닝하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판의 주면에 기초 절연막을 형성하는 공정과, 상기 기초 절연막상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막, 상기 제1 도전막 및 상기 기초 절연막을 관통하는 트인 구멍을 형성하는 공정과, 상기 트인 구멍을 포함하고 상기 제1 절연막상에 제2 도전막을 형성하는 공정과, 상기 제2 도전막상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막상에 제3 도전막을 형성하는 공정과, 상기 트인 구멍을 포함하도록 상기 제3 도전막, 상기 제2 절연막, 상기 제2 도전막, 상기 제1 절연막 및 상기 제1 도전막을 동일한 평면 형상으로 패터닝하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판의 주면에 기초 절연막을 형성하는 공정과, 상기 기초 절연막에 기초 트인 구멍을 형성하는 공정과, 상기 기초 트인 구멍을 포함하는 상기 기초 절연막상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막을 패터닝하는 공정과, 상기 제1 도전막 및 상기 기초 절연막상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막에 제1 트인 구멍을 형성하는 공정과, 상기 제1 트인 구멍을 포함하는 상기 제1 절연막상에 제2 도전막을 형성하는 공정과, 상기 제2 도전막상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막상에 제3 도전막을 형성하는 공정과, 상기 제3 도전막, 상기 제2 절연막 및 상기 제2 도전막을 동일 평면 형상으로 패터닝하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판의 주면에 기초 절연막을 형성하는 공정과, 상기 기초 절연막에 기초 트인 구멍을 형성하는 공정과, 상기 기초 트인 구멍을 포함하는 상기 기초 절연막상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막을 패터닝하는 공정과, 상기 제1 도전막 및 상기 기초 절연막상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막에 제1 트인 구멍을 형성하는 공정과, 상기 제1 트인 구멍을 포함하는 상기 제1 절연막상에 제2 도전막을 형성하는 공정과, 상기 제2 도전막을 패터닝하는 공정과, 상기 제2 도전막 및 상기 제1 절연층상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막에 제2 트인 구멍을 형성하는 공정과, 상기 제2 트인 구멍을 포함하는 상기 제2 절연막상에 제3 도전막을 형성하는 공정과, 상기 제3 도전막상에 제3 절연막을 형성하는 공정과, 상기 제3 절연막상에 제4 도전막을 형성하는 공정과, 상기 제4 도전막, 상기 제3 절연막 및 상기 제3 도전막을 동일 평면 형상으로 패터닝하는 공정을 포함하는 것을 특징으로 하는 것이다.
이하, 본 발명의 실시예에 의한 반도체 장치를, SRAM 메모리 셀을 예로 들어 설명한다. 또, 각 도면에 있어서 동일한 부호는 동일하게 또는 상당 부분을 나타낸다.
실시예 1
이 실시의 형태1은, SRAM 메모리 셀의 부하 소자가 고저항 소자로 구성되고, 또한 MOS 트랜지스터의 게이트 전극과 저항 소자가 동시에 동일 평면 형상으로 형성되어 있는 것에 특징이 있다.
도 1∼도 10은 실시예 1에 따른 SRAM 메모리 셀의 구조와 제조 방법을 설명하기 위한 도면이다. 도 1 및 도 2는 SRAM 메모리 셀의 평면 레이아웃을 설명하기 위한 도면이고, 도 1은 제1층째 도전막 즉 MOS 트랜지스터의 게이트 전극과, 제2층째 도전막 즉 고저항 소자의 평면 레이아웃도이다. 또한, 도 2는 제3층째 도전막 즉 알루미늄 배선의 평면 레이아웃도이다.
또한, 도 3 및 도 4는 각각 도 1 및 도 2의 평면 레이아웃도의 X1-X2, Y1-Y2선에 따른 단면을 나타내는 도면이다. 또한, 도 5∼도 9는 SRAM 메모리 셀의 제조 방법을 설명하기 위한 도면으로서, 도 1 및 도 2의 평면 레이아웃도의 X1-X2선의 단면에서의 제조 공정을 나타내는 도면이다.
또한, 도 10은 실시예 1에 따른 SRAM의 회로와 구조의 대응을 설명하기 위한 도면이다.
다음에, 이 실시예 1에 따른 메모리 셀에 대해, 도 1∼도 10을 참조하여 제조 방법에 관해 설명하고 아울러 그 구조에 관해서 설명한다.
먼저, 도 5를 참조하여 비저항 10Ω·cm(100)면의 n형 실리콘 기판(1)내에 불순물 농도 1.0E15∼1.0E17/cm3의 P형 웰(2)(반도체 기판의 일부로서의 웰2. 이하 동일함)을 붕소 이온 주입과 열확산법에 의해 형성한다.
다음에, LOCOS법 등에 의해 두께 100∼1000nm의 실리콘 산화막(3a,3b,3c)을 형성하고, MOS 트랜지스터의 형성 영역을 절연분리한다.
다음에, 레지스트(3′)를 도포하고 포토리소그래피를 이용하여, 실리콘 산화막(3b과3c)의 사이에서, 후에 형성하는 액세스 MOS 트랜지스터(T4)의 소스 영역의 일부로서, 제1층째 도전막(10c)의 하부 영역이 되는 부분에만, 비소 등의 n형 불순물의 이온 주입을 행하지 않는 n+ 영역을 형성한 후, 레지스트(3′)를 제거한다.
다음에, 도 6을 참조하여 MOS 트랜지스터의 능동 영역이 되는 부분에 두께 10∼100nm의 게이트 산화막(4)(기초 절연막)을 형성한다.
다음에, 도 7을 참조하여, 인 등의 n형 불순물을 포함하는 다결정 실리콘막, 금속 실리사이드막 또는 금속 폴리사이드막 등의 도전막을 이용한 제1층째 도전막(10)(표면 도전막)을 퇴적하고, 또 이어서 SiO2등으로 이루어진 제1층째 층간 절연막(11)을 두께 100∼1000nm로 퇴적한다.
다음에, 도 8 및 도 1을 참조하여, 포토리소그래피와 에칭에 의해 제1층째 층간 절연막(11), 제1층째 도전막(10) 및 게이트 산화막(4)을 동시 구멍을 내어, 층간 접속 구멍(12a,12b)을 형성한다. 다음에, 다결정 실리콘막 등에 의한 제2층째 도전막(20)을 퇴적하고, 이 도전막(20)의 표면에 도우즈량 1.0E12∼1.0El3/cm2으로 인 등의 n형 불순물의 이온 주입을 행한다.
다음에, 도 9 및 도 1를 참조하여, 포트리소그래피와 에칭에 의해, 접속 구멍(12a,12b)을 통한 층간 접속을 포함하도록, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)을 동시에 패터닝하고, 제1층째 도전막(10a,10b,10c,10d) 및 제2층째 도전막(20a,20b,20c,20d)을 형성한다.
제1층째 도전막(10a)은 액세스 MOS 트랜지스터(T3,T4)에 공통 게이트 전극 또한 워드선이 되고, 도전막(10b,10c)은 각각 드라이버 MOS 트랜지스터(T1,T2)의 게이트 전극이 되며, 또한 도전막(10d)은 인접한 메모리 셀의 액세스 MOS 트랜지스터의 게이트 전극이 되는 것이다.
제2층째 도전막(20a,20d)은 전원전위의 공급선이 되고, 도전막(20b,20c)은 저항 소자(20R1 및 20R2)를 형성하는 부하 회로가 되기 위한 것이다.
다음에, 이와 같이 패터닝한 것에 대하여, 포토리소그래피를 마스크로 하여, 비소 등의 n형 불순물의 이온 주입에 의해, MOS 트랜지스터(T1∼T4)의 소스/드레인 영역을 형성하는 동시에, 제2층째 도전막(20b,20c)을 저항 소자(20R1 및 20R2)의 부분을 제외하고 저저항으로 형성한다.
다음에, 도 3, 도 4 및 도 2를 참조하여, CVD법 등에 의해, SiO2등의 절연막(41)을 두께 100∼1000nm로 퇴적한다. 이어서, 절연막(41)에 접속 구멍(42a∼42e)을 구멍을 낸 후, 제3층째 도전막으로서 알루미늄 배선(50a∼50d)을 500∼2000nm의 두께로 형성한다. 알루미늄 배선(50a,50b)은 비트선이 되고, 알루미늄 배선(50c)은 전원전위 공급선이 되며, 알루미늄 배선(50d)은 접지 전위 공급선이 된다.
이와 같이 형성된 메모리 셀에 관해서, 도 10과 같이 회로가 형성되는 것을 구조와 관련지어서 설명한다. 도 10의 회로도에는 도 1∼도 9의 구조의 부호에 대응한 부호가 붙어 있다.
먼저, 도 1에 도시된 바와 같이, 제1 도전막(10a)은 액세스 MOS 트랜지스터(T3,T4)의 공통 게이트가 되고, 또한 워드선이 된다.
액세스 MOS 트랜지스터(T3,T4)의 드레인 확산층(6a,6b)은 도 2에 도시된 바와 같이, 각각 접속 구멍(42a,42b)을 통해서 비트선의 알루미늄 배선(50a,50b)과 접속되어 있다.
액세스 MOS 트랜지스터(T3)의 소스(6c)는 도 1에 도시된 바와 같이 확산층에서 노드N1에 연결되고, 노드N1은 도 3에 도시된 바와 같이 게이트 산화막(4)이 일부 에칭된 구멍(12a)을 통해서 제1 도전막(10c)과 직접 접속되며, 이것은 연장되어 드라이버 MOS 트랜지스터(T2)의 게이트로 되어 있다.
또한, 노드N1은 접속 구멍(12a)을 통해서 저항(20R1)과 접속되고, 또 저항(20R1)은 접속 구멍(42c)을 통해서 제3층째 도전막인 전원전위 공급선(50c)에 접속된다. 전원전위 공급선(50c)은 다른 접속 구멍(42c)을 통해서 워드선(10a)상에 있는 전원전위 공급선(20a)에 접속되어 있다. 전원전위 공급선(20a)의 전원전압Vcc로부터 공급되는 미소 전류는, 고저항부(20R1)를 통해서 액세스 MOS 트랜지스터(T3)의 소스층(6c)에 흐른다.
또한, 제2층째 도전막(20c)은 제1층째 도전막(100)과 층간 절연막(11)에 의해 용량 소자(C1)를 형성하고 있으며, 축적 노드N1의 확산층(6c)에 전하를 공급할 수 있다.
또한, 노드N1은 확산층에 의해 드라이버 MOS 트랜지스터(Tl)의 드레인과 접속하고 있다.
다음에, 액세스 MOS 트랜지스터(T4)의 소스(6d)는 확산층에 의해 노드N2에 연결되고, 노드N2는 게이트 산화막(4)이 일부 에칭된 구멍(12b)을 통해서 제1 도전막(10b)과 직접 접속되고, 이것은 연장되어 드라이버 MOS 트랜지스터(T1)의 게이트로 되어 있다.
또한, 노드N2는 도 4 및 도 1에 도시된 바와 같이, 저항(20R2)에 접속하고, 저항(20R2)은 도 2로부터 알 수 있는 바와 같이 접속 구멍(42e)을 통해서 전원전위 공급선(50c)에 접속되어 있다.
또한, 노드N2는 확산층에 의해 드라이버 MOS 트랜지스터(T2)의 드레인과 접속하고 있다.
또한, 드라이버 MOS 트랜지스터(T1)의 소스S와 드라이버 MOS 트랜지스터(T2)의 소스S와는 도 1에 도시된 바와 같이 확산 영역에서 연통(連通)하고 있고, 이것은 도 2로부터 알 수 있는 바와 같이 접속 구멍(42d)을 통해 접지전위 공급선인 알루미늄 배선(50d)에 접속되어 있다. 알루미늄 배선(50d)은 접지전위Vss에 고정되어 있으며, 기억 장치내의 모든 드라이버 MOS 트랜지스터의 소스에 접속되어 있다. 이상과 같이 하여, 도 10의 회로가 형성되어 있다.
이상 설명한 바와 같이, 이 실시예 1에 의하면, 제2층째 도전막(20), 제 1층째 층간 절연막(11) 및 제1층째 도전막(10)을, 필요한 층간 접속을 포함하도록 동시에 패터닝하여 동일 평면 형상에 형성하기 때문에, 종래 필요하던 겹침 여유가 불필요해지고, 메모리 셀 치수의 세로 방향, 가로 방향의 길이를 각각 축소할 수 있다.
또한, 제1층째 층간 절연막(11), 제1층째 도전막(10) 및 게이트 산화막(4)을 동시에 구멍을 내어, 접속 구멍(12a,12b)을 형성한 후, 제2층째 도전막(20)으로서 다결정 실리콘막 등 도전막을 퇴적하여, 제2층째 도전막(20) 및 제1층째 도전막(10)을 축적 노드N1,N2에 접속하고 있기 때문에, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)으로 형성되는 용량 소자(C1,C2)의 정전 용량을 각각 축적 노드N1,N2에 접속할 수 있기 때문에, α선이나 중성자에 대한 내성을 크게할 수 있다.
또, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)을 동시에 패터닝하여 형성하기 때문에, 종래 필요하던 이온 주입 공정, 포토리소그래피 공정, 에칭 공정 등의 저항 소자 형성 공정이 불필요해지고, 공정수를 약 15% 이상 삭감할 수 있다.
실시예 2
이 실시예 2는 SRAM 메모리 셀의 부하 소자가 하부 게이트 구조의 TFT로 구성되고, 또한 MOS 트랜지스터의 게이트 전극과 TFT의 하부 게이트 전극이 동시에 동일 평면 형상에 형성되어 있는 것에 특징이 있다.
도 11∼도 22는 실시예 2에 따른 반도체 장치의 일예로서 SRAM 메모리 셀의 구조와 제조 방법을 설명하기 위한 도면이다.
도 11∼도 13은 SRAM 메모리 셀의 평면 레이아웃을 설명하기 위한 도면이고, 도 11은 제1층째 도전막 즉 MOS 트랜지스터의 게이트 전극과, 제2층째 도전막 즉 TFT의 하부 게이트 전극의 평면 레이아웃도이다. 도 12는 제3층째 도전막 즉 TFT의 채널층의 평면 레이아웃도이다. 또한, 도 13은 제4층째 도전막 즉 알루미늄 배선의 평면 레이아웃도이다.
또한, 도 14 및 도 15는 각각 도 11∼도 13의 평면 레이아웃도의 X1-X2, Y1-Y2선에 따른 단면을 나타내는 도면이다. 또한, 도 16∼도 21은 SRAM 메모리 셀의 제조 방법을 설명하기 위한 도면이고, 도 11∼도 13의 평면 레이아웃도의 X1-X2 선의 단면에서의 제조 공정을 나타내는 도면이다.
또한, 도 22는 이 실시예 2에 따른 SRAM의 회로와 구조와의 대응 관계를 설명하기 위한 도면이다.
다음에, 이 실시예 2의 메모리 셀에 관해서는, 도 17∼도 22를 참조하여 제조 방법에 대해 설명하고, 아울러 그 구조에 관해서 설명한다.
먼저, 도 16을 참조하여, 비저항10Ω·cm (100)면의 n형 실리콘 기판(1)내에 불순물 농도1.0E15∼1.0E17/cm3의 P형의 웰(2)을 붕소의 이온 주입과 열확산법에 의해 형성한다. 다음에, LOCOS법 등에 의해 두께 100∼1000nm의 실리콘 산화막(3a,3b,3c)을 형성하여, MOS 트랜지스터의 형성 영역을 절연분리한다.
다음에, 레지스트(3′)를 도포하고, 포토 리소그래피를 이용하여, 실리콘 산화막(3b와 3c)의 사이에서, 후에 형성하는 액세스 MOS 트랜지스터(T4)의 소스 영역의 일부로서, 제1층째 도전막(10c)의 하부 영역이 되는 부분에만, 비소 등의 n형 불순물의 이온 주입을 행하여 n+영역을 형성한 후, 레지스트(3′)를 제거한다.
다음에, 도 17을 참조하여, MOS 트랜지스터의 능동 영역이 되는 부분에 두께10∼100nm의 게이트 산화막(4)을 형성한다.
도 18을 참조하여, 다음에, 인 등의 n형 불순물을 함유하는 다결정 실리콘막, 금속 실리사이드막, 또는 금속 폴리사이드막 등의 도전막을 이용한 제1층째 도전막(10)을 축적하고, 또 이어서 SiO2등으로 이루어진 제1층째 층간 절연막(11)을 두께 100∼1000nm로 퇴적한다.
도 19 및 도 11을 참조하고, 다음에,포토 리소그래피와 에칭에 의해 제1층째 층간 절연막(11), 제1층째 도전막(10) 및 게이트 산화막(4)을 동시 구멍을 내어, 층간 접속 구멍(12a,12b)을 형성한다. 다음에, 다결정 실리콘막 등에 의한 제2층째 도전막(20)을 퇴적하고, 이 도전막(20)의 표면에 도우즈량1.0E12∼1.0E13/cm2로 인 등의 n형 불순물의 이온 주입을 행한다.
도 20 및 도 11을 참조하고, 다음에, 포토 리소그래피와 에칭에 의해, 접속 구멍(12a,12b)을 통한 층간 접속을 포함하는 바와 같이, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)을 동시에 패터닝하고, 제1층째 도전막(10a,10b,10c,10d)과 제2층째 도전막(20a,20b,20c,20d)을 동일 평면 형상으로 형성한다.
제1층째 도전막(10a)은 액세스 MOS 트랜지스터(T3,T4)에 공통의 게이트 전극 또한 워드선이 되고, 도전막(10b,10c)은 각각 드라이버 MOS 트랜지스터(T1,T2)의 게이트 전극이 되며, 또 도전막(10d)은 인접한 셀의 액세스 MOS 트랜지스터의 게이트 전극이 되는 것이다.
제2층째 도전막(20b,20c)은 TFT의 하부 게이트 전극을 형성하기 위한 것이다. 도전막(20a,20d)은 후에 형성하는 절연막을 통하여 용량을 형성한다.
다음에, 이와 같이 패터닝한 것에 대하여, 포토 리소그래피를 마스크하여, 비소 등의 n형 불순물의 이온 주입에 의해, MOS 트랜지스터(T1∼T4)의 소스/드레인 영역을 형성하는 동시에, 제2층째 도전막(20a∼20d)을 저저항으로 형성한다.
도 21을 참조하고, 다음에, SiO2등의 제2층째 층간 절연막(21)을 두께 100∼1000nm으로 퇴적한다. 다음에, 도 12를 함께 참조하여, 포토 리소그래피와 에칭에 의해 제2층째 층간 절연막(21)을 구멍을 내어, 층간 접속 구멍(22a,22b)을 형성한다. 또, 이전에 설명한 접속 구멍(12a,12b)을 접속 구멍(22a,22b)으로 대용하는 것도 가능하다. 그 경우, 접속 구멍(12a,12b)은 불필요해진다.
다음에, 다결정 실리콘막 등에 의한 제3층째 도전막(30)(30a,30b을 포함함)을 퇴적하고, 포토 리소그래피와 에칭에 의해 TFT의 채널이 되며, 또한 전원전압Vcc의 급전용 배선이 되는 제3층째 도전막(30a,30b)을 형성한다. 다음에, 이 도전막(30a,30b)의 표면에 도우즈량1.0E12∼1.0E13/cm2로 붕소 등의 p형 불순물의 이온 주입을 행하여 TFT의 채널 영역을 형성한다. 다음에 포토 리소그래피를 마스크하여, 붕소 등의 p형 불순물을 1.0E14∼1.0E15/cm2이온 주입하여, TFT:T5,T6의 소스/드레인 및 전원전압Vcc의 급전용 배선부의 저저항 영역을 형성한다.
다음에, 도 14 및 도 15를 참조하여, CVD법 등에 의해, Si02등의 절연막(41)을 두께 100∼1000nm로 퇴적한다. 계속해서, 도 13을 함께 참조하여, 절연막(41)에 층간의 접속 구멍(42a,42b,42c)을 구멍을 낸 후, 제4층째의 도전막으로서 알루미늄 배선(50a,50b,50c)을 500∼2000nm의 두께로 형성한다. 알루미늄 배선(50a,50b)은 비트선이 되고, 알루미늄 배선(50c)은 접지 전위 공급선이 된다.
이와 같이 형성된 메모리 셀에 관해서, 도 22와 같이 회로가 형성되는 것을 구조와 관련지어 설명한다. 도 22의 회로도에는 도 11∼도 21의 구조의 부호에 대응한 부호가 붙어 있다.
우선, 도 11에 도시된 바와 같이, 제1 도전막(10a)은 액세스 MOS 트랜지스터(T3,T4)의 공통 게이트가 되고, 또한 워드선이 된다.
액세스 MOS 트랜지스터(T3,T4)의 드레인 확산층(6a,6b)은 도 13에 도시된 바와 같이, 각각 접속 구멍(42a,42b)을 통해서 비트선의 알루미늄 배선(50a,50b)과 접속되어 있다.
액세스 MOS 트랜지스터(T3)의 소스(6c)는 도 11에 도시된 바와 같이 확산층에서 노드N1에 연결되고, 노드N1은 게이트 산화막(4)이 일부 에칭된 구멍(12a)을 통해서 제1 도전막(10c)과 직접 접속되며, 이것은 연장되어 드라이버 MOS 트랜지스터(T2)의 게이트로 되어 있다.
또한, 노드N1은 도 14 및 도 12에 도시된 바와 같이, 접속 구멍(12a)을 통해서 TFT의 채널 영역이 되는 제3 도전막(30b)과 접속되고, 이 제3 도전막(30b)의 타단은 전원전위 공급선으로 되어 있다. 또, 노드N1은 도 11에 도시된 바와 같이 확산층에 의해 드라이버 MOS 트랜지스터(T1)의 드레인과 접속되어 있다.
이어서, 액세스 MOS 트랜지스터(T4)의 소스(6d)는 도 11에 도시된 바와 같이 확산층에 의해 노드N2에 열결되고, 노드N2는 게이트 산화막(4)이 일부 에칭된 구멍(12b)을 통해서 제1 도전막(10b)과 직접 접속되며, 이것이 드라이버 MOS 트랜지스터(T1)의 게이트로 되어 있다.
또한, 노드N2는 도 15 및 도 12에 도시된 바와 같이, 접속 구멍(22b)을 통해, TFT:T6의 채널 영역이 되는 제3 도전막(30a)에 접속하고 있다. 제3 도전막(30a)의 타단은 전원전위 공급선으로 되어 있다. 또, 노드N2는 확산층에 의해 드라이버 MOS 트랜지스터(T2)의 드레인과 접속하고 있다.
또한, 제2층째 도전막(20c,20b)은 제1층째 도전막(10c,10b)과 층간 절연막(11)에 의해 용량 소자C1,C2를 형성하고 있으며, 각각 축적 노드N1,N2의 확산층(6c,6d)에 전하를 공급할 수 있다.
다음에, 드라이버 MOS 트랜지스터 T1의 소스S와 드라이버 MOS 트랜지스터(T2)의 소스S와는 도 11에 도시된 바와 같이 확산 영역에서 연통하고 있고, 이것은 도 13으로부터 알 수 있는 바와 같이 접속 구멍(42c)을 통해 접지전위 공급선인 알루미늄 배선(50c)에 접속되어 있다. 알루미늄 배선(50c)은 접지전위Vss에 고정되어 있고, 기억 장치내 모든 드라이버 MOS 트랜지스터의 소스에 접속되어 있다. 이상과 같이 하여, 도 22의 회로가 형성되어 있다.
이상 설명한 바와 같이, 이 실시예 2에 의하면, 제2층째 도전막(20a∼20d), 제1층째 층간 절연막(11) 및 제1층째 도전막(10a∼10d)을 필요한 층간 접속을 포함하도록 동시에 패터닝하여 동일 평면 형상으로 형성하고 있다. 따라서, 종래 필요했던 겹침 여유가 불필요해지고, 메모리 셀 치수의 세로방향, 가로방향의 길이를 각각 축소할 수 있다.
또한, 제1층째 층간 절연막(11), 제1층째 도전막(10) 및 게이트 산화막(4)을 동시에 구멍을 내어, 접속 구멍(12a,12b)을 형성한 후, 제2층째 도전막(20)으로서 다결정 실리콘막 등 도전막을 퇴적하여, 제2층째 도전막(20) 및 제1층째 도전막(10)을 축적 노드N1,N2에 접속하고 있기 때문에, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)으로 형성되는 용량 소자(C1,C2)의 정전용량을 축적 노드N1,N2에 접속할 수 있기 때문에, α선이나 중성자에 대한 내성을 크게할 수 있다.
또, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)을 동시에 패터닝하여 형성하기 때문에, 종래 필요했던 이온 주입 공정, 포토 리소그래피 공정, 에칭 공정 등의 저항 소자 형성 공정이 불필요해지고, 공정수를 약 15% 이상 삭감할 수 있다.
실시예 3
본 실시예 3은 SRAM 메모리 셀의 부하 소자가 상부 게이트 구조의 TFT로 구성되고, 또한 MOS 트랜지스터의 게이트 전극과 TFT의 채널이 동시에 동일 평면 형상으로 형성되어 있는 것에 특징이 있다.
도 11, 도 16∼도 20 및 도 23∼도 28은, 실시예 3에 따른 반도체 장치의 일예로서 SRAM 메모리 셀의 구조와 제조 방법을 설명하기 위한 도면이다.
도 11 및 도 23∼도 24는, SRAM 메모리 셀의 평면 레이아웃을 설명하기 위한 도면이고, 도 11은 제1층째 도전막 즉 MOS 트랜지스터의 게이트 전극과, 제2층째 도전막 즉 TFT의 채널 영역의 평면 레이아웃도이다. 도 23은, 제3층째 도전막 즉 TFT의 상부 게이트 전극의 평면 레이아웃도이다. 또한, 도 24는 제4층째 도전막 즉 알루미늄 배선의 평면 레이아웃도이다.
또한, 도 25 및 도 26은 각각 도 11 및 도 23∼도 24의 평면 레이아웃도의 X1-X2, Y1-Y2선에 따른 단면을 나타내는 도면이다. 또한, 도 16∼도 20 및 도 27은 SRAM 메모리 셀의 제조 방법을 설명하기 위한 도면이고, 도 11 및 도 23∼도 24의 평면 레이아웃도의 X1-X2선의 단면에서의 제조 공정을 나타내는 도면이다.
또한, 도 28은 이 실시예 3에 따른 SRAM의 회로와 구조와의 대응을 설명하기 위한 도면이다.
다음에, 이 실시예 3의 메모리 셀에 관해서는, 도 11 및 도 16∼도 20 및 도 23∼도 28을 참조하여 제조 방법에 관해서 설명하고, 아울러 그 구조에 관해서 설명한다.
먼저, 도 16∼도 20 및 도 11을 참조하여, 실시예 2에 있어서 설명한 공정과 같은 공정을 거친다.
다음에, 도 27을 참조하여, SiO2등의 제2층째 층간 절연막(21)을 두께 100∼1000nm로 퇴적한다. 다음에, 도 23을 함께 참조하여, 포토리소그래피와 에칭에 의해 제2층째 층간 절연막(21)을 구멍을 내어, 층간 접속 구멍(22a∼22f)을 형성한다. 다음에, 다결정 실리콘막 등에 의한 제3층째 도전막(30)(30a,30b,30c,30d를 포함함)을 퇴적하고, 붕소 등의 p형 불순물을 1.0E14∼1.0E15/cm2이온 주입을 한다. 그 후, 포트 리소그래피와 에칭에 의해, TFT:T5,T6의 상부 게이트 전극(30a,30b), 도전층(30c,30d)을 형성한다.
다음에, 도 25 및 도 26을 참조하여, CVD법 등에 의해, SiO2등의 절연막(41)을 두께 100∼1000nm로 퇴적한다. 이어서, 도 24를 함께 참고하여, 절연막(41)에 층간 접속 구멍(42a,42b,42c)을 구멍을 낸 후, 제4 도전막으로서 알루미늄 배선(50a,50b,50c)을 500∼2000nm의 두께로 형성한다. 알루미늄 배선(50a,50b)은 비트선이 되고, 알루미늄 배선(50c)은 접지전위 공급선이 된다.
이와 같이 형성된 메모리 셀에 관해서, 도 28과 같이 회로가 형성되는 것을 구조와 관련지어 설명한다. 도 28의 회로도에는 도 11, 도 16∼도 20 및 도 23∼도 27의 구조의 부호에 대응한 부호가 붙어 있다.
먼저, 제1 도전막(10a∼10c)에 의한 TFT:T5,T6의 형성에 관해서는, 실시예 2와 같기 때문에 상세한 설명은 생략한다.
다음에, 제1층째 도전막(10a∼10d)과 제2층째 도전막(20a∼20d)의 접속 관계는, 실시예 2와 동일하지만, 이 실시예 3에 있어서는, 제2층간의 도전막(20b,20c)은 TFT의 채널 영역이 되고, 도전막(20a,20d)은 전원전위의 공급선이 되는 것이 다르다.
다음에, 도 25 및 도 23을 참조하여, 제2층째 도전막(20c)은 접속 구멍(22c)을 통하여 제3 도전막(30a)에 접속되고, 이 제3 도전막(30a)은 TFT:T6의 상부 전극으로 되어 있다. 또한, 제2층째 도전막(20c)은 접속 구멍(22f)을 통하여 제3 도전막(30d)에 접속되고, 이 제3 도전막(30d)의 타단은 접속 구멍(22e)을 통하여 전원전위 공급속인 제2층의 도전막(20a)에 접속되어 있다.
한편, 제2층째 도전막(20b)은 접속 구멍(22d)을 통하여 제3 도전막(30b)에 접속되고, 이 제3 도전막(30b)은 TFT:T5의 상부 전극으로 되어 있다. 또한, 제2층째 도전막(20b)은 접속 구멍(22a)을 통하여 제3 도전막(30c)에 접속되고, 이 제3 도전막(30c)의 타단은 접속 구멍(22b)을 통하여 전원전위 공급선인 제2층의 도전막(20d)에 접속되어 있다. 이상과 같이 하여, TFT:T5,T6이 형성되어 있다.
다음에, 제4층째 도전막(50a∼50c)은 실시예 2와 동일하고, 액세스 MOS 트랜지스터(T3,T4)의 드레인 확산층(6a,6b)으로부터 제5층째 비트선의 알루미늄 배선(50a,50b)으로의 접속은 실시예 2와 동일하다. 또한, 드라이버 MOS 트랜지스터(T1,T2)의 소스S로부터 제5층째 접지전위 공급선(50c)으로의 접속도 실시예 2와 동일하다. 이상과 같이 하여 도 28의 회로가 형성되어 있다.
이상 설명한 바와 같이, 본 실시예 3에 의하면, 제2층째 도전막(20a∼20d), 제1층째 층간 절연막(11) 및 제1층째 도전막(10a∼10d)을 필요한 층간 접속을 포함하도록 하고, 동시에 동일 평면 형상으로 패터닝하여 형성하고 있다. 따라서, 종래 필요한 겹침 여유가 불필요해지고, 메모리 셀 치수의 종방향, 횡방향의 길이를 각각 축소할 수 있다.
또한, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)으로 형성되는 용량 소자(C1,C2)의 정전 용량을 축적 노드N1,N2에 접속할 수 있기 때문에, α선이나 중성자에 대한 내성을 크게 할 수 있다.
또한, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)을 동시에 패터닝하여 형성하기 때문에, 종래 필요했던 이온 주입 공정, 포토리소그래피 공정, 에칭 공정 등의 저항 소자 형성 공정이 불필요해지고, 공정수를 약 15% 이상 삭감할 수 있다.
실시예 4
본 실시예 4는, SRAM 메모리 셀의 부하 소자가 2중 게이트 구조의 TFT로 구성되어 있고, TFT의 하부 게이트, 제1층째 층간 절연막, MOS 트랜지스터의 게이트 전극을 동시에 패터닝하여 형성하고 있는 것에 특징이 있다.
도 11∼도 12 및 도 16∼도 21 및 도 29∼도 34는, 실시예 4의 반도체 장치의 일예로서 SRAM 메모리 셀의 구조와 제조 방법을 설명하기 위한 도면이다.
도 11∼도 12 및 도 29 ∼도 30은 SRAM 메모리 셀의 평면 레이아웃을 설명하기 위한 도면이고, 도 11은 제1층째 도전막 즉 MOS 트랜지스터의 게이트 전극과, 제2층째 도전막 즉 TFT의 하부 게이트 전극의 평면 레이아웃도이다. 도 12는 제3층째 도전막 즉 TFT의 채널 영역의 평면 레이아웃도이다. 또한, 도 29는 제4층째 도전막 즉 TFT의 상부 게이트 전극의 평면 레이아웃도이다. 또한, 도 30은 제5층째 도전막 즉 알루미늄 배선의 평면 레이아웃도이다.
또한, 도 31 및 도 32는, 각각 도 11∼도 12 및 도 29∼도 30의 평면 레이아웃도의 X1-X2, Y1-Y2선에 따른 단면을 나타내는 도면이다.
또한, 도 16∼도 21 및 도 33은, SRAM 메모리 셀의 제조 방법을 설명하기 위한 도면이고, 도 11∼도 12 및 도 29∼도 30의 평면 레이아웃도의 X1-X2선의 단면에서의 제조 공정을 나타내는 도면이다.
또한, 도 34는, 본 실시예 4의 SRAM 회로와 구조와의 대응 관계를 설명하기 위한 도면이다.
다음에, 본 실시예 4의 메모리 셀에 대해서는, 도 11∼도 12 및 도 16∼도 21 및 도 29∼도 34를 참조하여 제조 방법에 관해서 설명하고, 아울러 그 구조에 관해서 설명한다.
우선, 도 16∼도 21 및 도 11∼도 12를 참조하여, 실시예 2에 있어서 설명한 공정과 동일한 공정을 거친다.
다음에, 도 33을 참조하여, 제3층째 층간 절연막(31)이 되는 SiO2등의 절연막(31)을 두께 100∼1000nm로 퇴적한다. 다음에, 도 29를 함께 참조하여, 포토리소그래피와 에칭에 의해 제3층째 층간 절연막(31)을 구멍을 내어 층간 접속 구멍(32a,32b)을 형성한다. 다음에, 제4층째 도전막(40)(40a,40b를 포함함)이 되는 다결정 실리콘막 등의 도전막을 퇴적하고, 다음에 붕소 등의 p형 불순물을 1.0E14∼1.0E15/cm2이온 주입한 후, 포토리소그래피와 에칭에 의해, TFT:T5,T6의 상부 게이트 전극(40b,40a)을 형성한다.
다음에, 도 31 및 도 32를 참조하여, CVC법 등에 의해, SiO2등의 절연막(41)을 두께 100∼1000nm로 퇴적한다. 이어서, 도 30을 함께 참조하여, 절연막(41)에 층간 접속 구멍(42a,42b,42c)을 구멍을 낸 후, 제5 도전막으로서 알루미늄 배선(50a,50b,50c)을 500∼2000nm의 두께로 형성한다. 알루미늄 배선(50a,50b)은 비트선이 되고, 알루미늄 배선(50c)은 접지 전위 공급선이 된다.
이와 같이 형성된 메모리 셀에 관해서, 도 34와 같이 회로가 형성되는 것을 구조와 관련져서 설명한다. 도 34의 회로도에는, 도 11∼도 12 및 도 16∼도 21 및 도 29∼도 33의 구조의 부호에 대응한 부호가 붙어 있다.
우선, 제1 도전막(10a∼10d)에 의한 TFT:T5,T6의 형성에 관해서는, 실시예 2와 동일하기 때문에 설명을 생략한다.
또한, 제1층째 도전막(10a∼10d), 제2층째 도전막(20a∼20d) 및 제3층째 도전막(30a∼30d)간의 접속 관계도 실시예 2와 동일하기 때문에 설명을 생략한다.
다음에, 도 31 및 도 12를 참조하여, 노드N1은 제3 산화막(31)이 일부 에칭된 접속 구멍(32a)을 통하여 TFT:T6의 상부 게이트 전극이 되는 제4 도전막(40a)과 접속되어 있다. TFT:T6의 하부 게이트 전극이 되는 제2층째 도전막(20c)과 상부 게이트 전극이 되는 제4 도전막(40a)은, 도 31에 나타내는 바와 같이, 층간 접속 구멍(22a,32a)을 통하여 접속되어 있다.
한편, 노드N2는 도 32 및 도 12를 참조하여, 제3 산화막(31)이 일부 에칭된 접속 구멍(32b)을 통하여 TFT:T5의 상부 게이트 전극이 되는 제4 도전막(40b)과 접속되어 있다. TFT:T5의 하부 게이트 전극이 되는 제2층간 도전막(20b)과 상부 게이트 전극이 되는 제4 도전막(40b)은 도 32에 나타낸 바와 같이, 층간 접속 구멍(22b,32b)을 통하여 접속되어 있다. 이상과 같이 하여, TFT:T5,T6이 형성되어 있다.
다음에, 제5층째 도전막(50a∼50c)은 실시예 2와 동일하고, 액세스 MOS 트랜지스터(T3,T4)의 드레인 확산층(6a,6b)으로부터 제5층째 비트선의 알루미늄 배선(50a,50b)으로의 접속은 실시예 2와 동일하다. 또한, 드라이버 MOS 트랜지스터(T1,T2)의 소스S로부터 제5층째 접지전위 공급선(50c)으로의 접속도 실시예 2와 동일하다. 이상과 같이 하여 도 28의 회로가 형성되어 있다.
이상 설명한 바와 같이, 본 실시예 4에 의하면, 제2층째 도전막(20a∼20d), 제1층째 층간 절연막(11) 및 제1층째 도전막(10a∼10d)을, 필요한 층간 접속을 포함하도록 동시에 패터닝하여 동일 평면 형상에 형성하고 있다. 따라서, 종래 필요했던 겹침 여유가 불필요하게 되고, 메모리 셀 수치의 종방향, 횡방향의 길이를 각각 축소할 수 있다.
또한, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)으로 형성되는 용량 소자(C1,C2)의 정전 용량을 축적 노드N1,N2에 접속할 수 있기 때문에, α선이나 중성자에 대한 내성을 크게 할 수 있다.
또한, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)을 동시에 패터닝하여 형성하기 때문에, 종래 필요했던 이온 주입 공정, 포토리소그래피 공정, 에칭 공정 등의 저항 소자 형성 공정이 불필요해지며, 공정수를 약 15% 이상 삭감할 수 있다.
실시예 5
본 실시예 5는 SRAM 메모리 셀의 부하 소자가 2중 게이트 구조의 TFT로 구성되어 있고, MOS 트랜지스터의 게이트 전극(표면 도전막), 제1층째 층간 절연막, TFT의 하부 게이트 전극을 동시에 패터닝하여 형성하고, 또한 TFT의 채널, 제3층째 층간 절연막, TFT의 상부 게이트 전극을 동시에 패터닝하여 동일 평면 형상으로 형성하고 있는 것에 특징이 있다.
도 11 및 도 16∼도 20 및 도 35∼도 41은, 실시예 5에 따른 반도체 장치의 일예로서 SRAM 메모리 셀의 구조와 제조 방법을 설명하기 위한 도면이다.
도 11 및 도 35∼도 36은 SRAM 메모리 셀의 평면 레이아웃을 설명하기 위한 도면이고, 도 11은 제1층째 도전막 즉 MOS 트랜지스터의 게이트 전극과, 제2층째 도전막 즉 TFT의 하부 게이트 전극의 평면 레이아웃도이다. 도 35는 제3층째 도전막 즉 TFT의 채널 영역, 및 제4층째 도전막 즉 TFT의 상부 게이트 전극의 평면 레이아웃도이다. 또한, 도 36은 제5층째 도전막 즉 알루미늄 배선의 평면 레이아웃도이다.
또한, 도 37 및 도 38은 각각 도 11 및 도 35∼도 36의 평면 레이아웃도의 X1-X2, Y1-Y2선에 따른 단면을 나타내는 도면이다.
또한, 도 16∼도 20 및 도 39∼도 40은, SRAM 메모리 셀의 제조 방법을 설명하기 위한 도면이고, 도 11 및 도 35∼도 36의 평면 레이아웃도의 X1-X2선의 단면에서의 제조 공정을 나타내는 도면이다.
또, 도 41은 본 실시예 5에 따른 SRAM 회로와 구조와의 대응 관계를 설명하기 위한 도면이다.
다음에, 본 실시예 5의 메모리 셀에 관해서는, 도 11 및 도 16∼도 20, 및 도 35∼도 41을 참조하여 제조 방법에 관해서 설명하고, 아울러 그 구조에 관해서 설명한다.
우선, 도 16∼도 20 및 도 11을 참조하여 실시예 2에 있어서 설명한 공정과 동일한 공정을 거친다.
다음에, 도 39를 참조하여, SiO2등의 제2층째 층간 절연막(21)을 두께 100∼1000nm로 퇴적한다. 다음에, 도 35를 함께 참조하여, 포토리소그래피와 에칭에 의해 제2층째 층간 절연막(21)을 구멍을 내고, 층간 접속 구멍(22a,22b)을 형성한다. 다음에 다결정 실리콘막 등에 의한 제3층째 도전막(30)(30a,30b를 포함함)을 퇴적하여, 다음에 이 도전막(30)의 표면에 도우즈량 1.0E12∼1.0E13/cm2로 붕소 등의 p형 불순물의 이온 주입을 행하여 TFT:T5,T6의 채널 영역을 형성한다.
다음에 포토리소그래피를 마스크로 하여, 붕소 등의 p형 불순물의 이온 주입에 의해, TFT:T5,T6의 소스/드레인 영역을 형성하는 동시에, 전원전압Vcc의 급전용 배선부의 저저항 영역을 형성한다.
다음에, 도 40을 참조하여, 제3층째 층간 절연막(31)이 되는 SiO2등의 절연막(31)을 두께 100∼1000nm로 퇴적하고, 또, 제4층째 도전막(40)(40a,40b를 포함함)이 되는 다결정 실리콘막 등의 도전막을 퇴적한다. 다음에, 도 35를 함께 참조하여, 포토리소그래피와 에칭에 의해, 접속 구멍(22a,22b)을 포함하도록, 제3층째 도전막(30), 제3층째 층간 절연막(31) 및 제4층째 도전막(40)을 동시에 패터닝하고, TFT:T5,T6의 채널이 되며, 단부가 전원전압Vcc의 급전용 배선이 되는 채널층(30a,30b), TFT의 상부 게이트 전극(40a,40b)을 동시에 동일 평면 형상으로 형성한다.
마지막에, 도 37 및 도 38을 참조하여 CVD법 등에 의해, SiO2등의 절연막(41)을 두께 100∼1000nm로 퇴적한다. 이어서, 도 36을 함께 참조하여, 절연막(41)에 접속 구멍(42a,42b,42c,42d,42e)을 구멍을 낸 후, 제5 도전막으로서 알루미늄 배선(50a,50b,50c,50d,50e)을 500∼2000nm의 두께로 형성한다. 알루미늄 배선(50a,50b)은 비트선이 되고, 알루미늄 배선(50c)은 접지 전위 공급선이 된다. 알루미늄 배선(50d,50e)은 각각 TFT의 하부 게이트 전극(20c,20b)과 TFT의 상부 게이트 전극(40a,40b)을 접속 구멍(42d,42e)을 통해 접속한다.
이와 같이 형성된 메모리 셀에 관해서, 도 41과 같이 회로가 형성되는 것을 구조와 관련져서 설명한다. 도 41의 회로도에는 도 11 및 도 16∼도 20 및 도 35∼도 40의 구조의 부호에 대응한 부호가 붙어 있다.
우선, 노드N1,N2, 제1층째 도전막(10c,10b), 제2층째 도전막(20c,20b), 제3층째 도전막(30a,30b)의 접속 관계는 실시의 형태2와 동일하기 때문에 상세한 설명은 생략한다.
다음에, 도 37 및 도 36을 참조하여, 노드N1은 TFT:T6의 하부 게이트 전극이 되는 제2 도전막(20c)에 접속하고, 제2 도전막(20c)은 접속 구멍(42d)을 통해 제5층째 도전막(50d)에 의해 TFT:T6의 상부 게이트 전극이 되는 제4 도전막(40a)에 접속하고 있다. 이것에 의해, TFT:T6의 하부 게이트 전극과 상부 게이트 전극이 접속된다.
또한, 노드N2는 TFT:T5의 하부 게이트 전극이 되는 제2 도전막(20b)에 접속하고, 제2 도전막(20b)은 접속 구멍(42e)을 통해 제5층째 도전막(50e)에 의해 TFT:T5의 상부 게이트 전극이 되는 제4 도전막(40b)에 접속하고 있다. 이것에 의해, TFT:T5의 하부 게이트 전극과 상부 게이트 전극이 접속된다.
다음에, 제5층째 도전막(50a∼50c)은, 실시예 2와 동일하고, 액세스 MOS 트랜지스터(T3,T4)의 드레인 확산층(6a,6b)에서 제5층째 비트선의 알루미늄 배선(50a,50b)으로의 접속은, 실시예 2와 같다. 또한, 드라이버 MOS 트랜지스터(T1,T2)의 소스S에서 제5층째 접지 전위 공급선(50c)으로의 접속도 실시예 2와 같다. 이상과 같이 하여 도 41의 회로가 형성되어 있다.
이상 설명한 바와 같이, 본 실시예 5에 의하면, TFT:T5,T6의 하부 게이트 전극을 포함하는 제2층째 도전막(20b,20c), 제1층째 층간 절연막(11) 및 MOS 트랜지스터(T1∼T4)의 게이트 전극이 되는 제1층째 도전막(10b,10c)을, 필요한 층간 접속을 포함하도록 동시에 패터닝하여 동일 평면 형상으로 형성하고 있다. 또한, TFT:T5,T6의 상부 게이트 전극이 되는 제4 도전막(40a,40b), 제3층째 층간 절연막(31) 및 TFT:T5,T6의 채널 영역이 되는 제3 도전막(30a,30b)을, 필요한 접속 구멍을 포함하도록 동시에 패터닝하여 동일한 평면 형상으로 형성하고 있다. 따라서, 종래 필요했던 겹침 여유가 불필요해지고, 메모리 셀 치수의 세로 방향, 가로 방향의 길이를 각각 축소할 수 있다.
또한, 제2층째 도전막(20), 제1층째 층간 절연막(11) 및 제1층째 도전막(10)으로 형성되는 용량 소자의 정전 용량을 축적 노드N1,N2에 접속할 수 있기 때문에, α선이나 중성자에 대한 내성을 크게할 수 있다.
또한, 제3층째 도전막(30), 제3층째 층간 절연막(31) 및 제4층째 도전막(40)으로 형성되는 용량 소자의 정전 용량을 축적 노드N1,N2에 접속할 수 있기 때문에 α선이나 중성자에 대한 내성을 크게할 수 있다.
또, 제1층째 도전막(10), 제1층째 층간 절연막(11) 및 제2층째 도전막(20)을 동시에 패터닝하여 형성하고, 또, 제3층째 도전막(30), 제3층째 층간 절연막(31) 및 제4층째 도전막(40)을 동시에 패터닝하여 형성하기 때문에, 종래 필요했던 이온 주입 공정, 포토리소그래피 공정, 에칭 공정 등의 공정이 불필요해져서 공정수를 약 15% 이상 삭감할 수 있다.
실시예 6
본 실시예 6은 SRAM 메모리 셀의 부하 소자가 이중 게이트 구조의 TFT로 구성되어 있고, TFT의 하부 게이트 전극, TFT의 하부 게이트 산화막, TFT의 채널을 동시에 패터닝하여 동일 형상으로 형성하고 있는 것에 특징이 있다.
도 16∼도 17 및 도 42∼도 53은 실시예 6에 따른 반도체 장치의 일예로서 SRAM 메모리 셀의 구조와 제조 방법을 설명하기 위한 도면이다.
도 42∼도 45는 SRAM 메모리 셀의 평면 레이아웃을 설명하기 위한 도면이고, 도 42는 제1층째 도전막 즉 MOS 트랜지스터의 게이트 전극의 평면 레이아웃도이다. 도 43은 제2층째 도전막 즉 TFT의 하부 게이트 전극과, 제3층째 도전막 즉 TFT의 채널 영역의 평면 레이아웃도이다. 또한, 도 44는 제4층째 도전막 즉 TFT의 상부 게이트 전극의 평면 레이아웃도이다. 또한, 도 45는 제5층째 도전막 즉 알루미늄 배선의 평면 레이아웃도이다.
또한, 도 46 및 도 47은 각각 도 42∼도 45의 평면 레이아웃도의 X1-X2, Y1-Y2선에 따른 단면을 나타내는 도면이다.
또한, 도 16∼도 17 및 도 48∼도 52는 SRAM 메모리 셀의 제조 방법을 설명하기 위한 도면이고, 도 42∼도 45의 평면 레이아웃도의 X1-X2선의 단면에서의 제조 공정을 나타내는 도면이다.
또한, 도 53은 본 실시예 6에 따른 SRAM 회로와 구조의 대응 관계를 설명하기 위한 도면이다.
다음에, 본 실시예 6의 메모리 셀에 관해서는, 도 16∼도 17 및 도 42∼도 52를 참조하여 제조 방법에 관해서 설명하고, 아울러 그 구조에 관해서 설명한다.
우선 도 16 및 도 17을 참조하여 실시예 2에서 설명한 공정과 동일한 공정을 거친다.
이어서, 도 48 및 도 42를 참조하여, 포토리소그래피와 에칭에 의해 게이트 산화막(4)을 구멍을 내어 접속 구멍(5a,5b)을 형성한다. 이 위에, 다결정 실리콘막 등에 의해 제1층째 도전막(10)을 퇴적하고, 포토리소그래피와 에칭에 의해 패터닝하여, MOS 트랜지스터의 게이트 전극(10a,10b,10c,10d)을 형성한다. 다음에 포토리소그래피를 마스크하여, 비소 등의 n형 불순물의 이온 주입에 의해, MOS 트랜지스터(T1∼T4)의 소스/드레인을 형성한다. 또한 이어서 SiO2등에 의한 제1층째 층간 절연막(11)을 두께 100∼1000nm로 퇴적한다.
도 49 및 도 43을 참조하여, 다음에, 포토리소그래피와 에칭에 의해 제1층째 층간 절연막(11)을 구멍을 내어 접속 구멍(12a,12b)을 형성한다. 다음에, 이 위에, 다결정 실리콘막 등에 의해 제2층째 도전막(20)을 퇴적하고, 이 도전막(20)의 표면 도우즈량1.0E12∼1.0E13/cm2로 인 등의 n형 불순물의 이온 주입을 행한다. 또한 SiO2등의 제2층째 층간 절연막(21)을 두께100∼1000nm로 퇴적한다.
도 50을 참조하여, 다음에, 제2층째 층간 절연막(21)상에 다결정 실리콘막 등에 의한 제3층째 도전막(30)을 퇴적한다.
도 51 및 도 43을 참조하여, 다음에, 포토리소그래피와 에칭에 의해, 제1층째 도전막(10)과 제2층째 도전막(20)간의 접속 구멍(12a,12b)을 포함하도록 하여, 제3층째 도전막(30), 제2층째 층간 절연막(21) 및 제2층째 도전막(20)을 동시에 동일 형상으로 패터닝하고, TFT:T5,T6의 채널이 되며, 또한 전원전압Vcc의 급전용 배선이 되는 제3층째 도전막(30b,30a), TFT:T5,T6의 하부 게이트 전극이 되는 제2층째 도전막(20b,20a)을 동시에 동일 형상으로 형성한다. 다음에 도전막(30)의 표면에 도우즈량1.0E12∼1.0E13/cm2로 붕소 등의 p형 불순물의 이온 주입을 행하고, TFT:T5,T6의 채널 영역을 형성한다. 다음에 포토리소그래피를 마스크로 하여, 붕소 등의 p형 불순물의 이온 주입에 의해, TFT:T5,T6의 소스/드레인 영역 및 전원전압Vcc의 급전용 배선부의 저저항 영역을 형성한다.
도 52를 참조하여, 다음에, SiO2등에 의한 제3층째 층간 절연막(31)을 두께 100∼1000nm로 퇴적한다. 다음에, 도 44를 함께 참조하여, 포토리소그래피와 에칭에 의해 제3층째 층간 절연막(31)을 구멍을 내어 접속 구멍(32a,32b,32c,32d)을 형성한다. 다음에, 다결정 실리콘막 등의 제4층째 도전막(40)(40a,40b를 포함한다)을 퇴적하고, 포토리소그래피와 에칭에 의해, 제4층째 도전막(40)을 패터닝하며, TFT:T5,T6의 상부 게이트 전극(40b,40a)을 형성한다.
다음에, 도 46 및 도 47을 참조하여 CVD법 등에 의해, SiO2등의 절연막(41)을 두께 100∼1000nm로 퇴적한다. 이어서, 도 45를 함께 참조하여, 절연막(41)에, 접속 구멍(42a,42b,42c)을 구멍을 낸 후, 제5 도전막으로서 알루미늄 배선(50a,50b,50c)을 500∼2000nm의 두께로 형성한다. 알루미늄 배선(50a,50b)은 비트선이 되고, 알루미늄 배선(50c)은 접지전위 공급선이 된다.
이와 같이 형성된 메모리 셀에 관해서, 도 53과 같이 회로가 형성되는 것을 구조와 관련지어 설명한다. 도 53의 회로도에는, 도 16∼도 17 및 도 42∼도 52의 구조의 부호에 대응한 부호가 붙어 있다.
본 실시예 6의 제1 도전막(10a,10b,10c,10d)과 앞 실시예 2의 제1 도전막(10a,10b,10c,10d)을 비교하면, 우선 그 평면 형상은 동일하다. 또한, 노드N1,N2와의 접속 관계는 실시예 2에서는 접속 구멍(12a,12b)으로 접속되고, 본 실시예 6에서는 접속 구멍(5a,5b)으로 접속되고 있지만, 실질적으로는 동일하기 때문에 상세한 설명은 생략한다.
그러나, 제2층째 도전막 이후의 접속은 다르고 다음과 같이 된다.
도 46 및 도 44를 참조하여, 노드N1에 접속된 제1 도전막(10c)은 접속 구멍(32b)을 통하여 제4 도전막(40a)에 접속하고, 제4 도전막(40a)은 접속 구멍(32a)을 통해서 TFT:T5의 채널 영역이 되는 제3 도전막(30b)에 접속하고 있다. 이것에 의해 노드N1은 TFT:T5의 채널 영역이 되는 제3 도전막(30b)에 연결된다.
또한, 노드N1은 제1 도전막(10c)으로부터 접속 구멍(12a)을 통해서 TFT:T6의 하부 게이트 전극이 되는 제2 도전막(20a)과 접속하고 있다. 또한, 제1 도전막(10c)은 접속 구멍(32b)을 통해서 TFT:T6의 하부 게이트 전극이 되는 제4 도전막(40a)과 접속하고 있다. 이것에 의해, TFT:T6의 상부 게이트 전극과 하부 게이트 전극이 접속된다.
한편, 노드N2는 제1 도전막(10b)에서 접속 구멍(32c)을 통해 제4 도전막(40b)에 접속하고, 제4 도전막(40b)은 접속 구멍(32d)을 통해 TFT:T6의 채널 영역이 되는 제3 도전막(30a)에 접속하고 있다. 이것에 의해 노드 N2는 TFT:T6의 채널 영역이 되는 제3 도전막(30a)에 연결된다.
또한, 노드N2는 제1 도전막(10b)에서 접속 구멍(12b)을 통해 TFT:T5의 하부 게이트 전극이 되는 제2 도전막(20b)과 접속하고 있다. 또한, 제1 도전막(10b)은 접속 구멍(32c)을 통해 TFT:T5의 상부 게이트 전극이 되는 제4 도전막(40b)과 접속하고 있다. 이것에 의해, TFT:T6의 상부 게이트 전극과 하부 게이트 전극이 접속된다. 이상과 같이 하여, TFT:T5,T6이 형성되어 있다.
다음에, 액세스 MOS 트랜지스터(T3,T4)의 드레인 확산층(6a,6b)에서 비트선의 알루미늄 배선(50a,50b)으로의 접속은 실시예 2와 동일하기 때문에 설명은 생략한다.
또, 드라이버 MOS 트랜지스터(T1,T2)의 소스S에서 접지 전위 공급선인 알루미늄 배선(50c)으로의 접속도 실시예 2와 동일하기 때문에 설명은 생략한다. 이상과 같이 하여, 도 53의 회로가 형성되어 있다.
이상 설명한 바와 같이, 본 실시예 6에 의하면 필요한 접속 구멍을 포함하도록 하여, TFT:T5,T6의 채널(30b,30a), 제2 절연막(21), 및 TFT:T5,T6의 하부 게이트 전극(20b,20a)을, 동시에 패터닝하여 동일 평면 형상으로 형성하고 있다. 따라서, 종래 필요했던 겹침 여유가 불필요해지고, 메모리 셀 치수의 세로 방향, 가로 방향의 길이를 각각 축소할 수 있다.
또한, 제2층째 도전막(20), 제2층째 층간 절연막(21) 및 제3층째 도전막(30)으로 형성되는 용량 소자(C1,C2)의 정전 용량을 축적 노드N1,N2에 접속할 수 있기 때문에 α선이나 중성자에 대한 내성을 크게할 수 있다.
또, 제2층째 도전막(20) 및 제2층째 층간 절연막(21) 및 제3층째 도전막(30)을 동시에 패터닝하여 형성하기 때문에, 종래 필요했던 이온 주입 공정, 포토리소그래피 공정, 에칭 공정 등의 공정이 불필요해져서 공정수를 약 15% 이상 삭감할 수 있다.
실시예 7
본 실시예 7은 SRAM 메모리 셀의 부하 소자가 2중 게이트 구조의 TFT로 구성되어 있고, TFT의 채널, 제3층째 층간 절연막, TFT의 상부 게이트 전극을 동시에 패터닝하여 형성하고 있는 것에 특징이 있다.
도 16∼도 17 및 도 54∼도 65는 실시예 7에 따른 반도체 장치의 일예로서 SRAM 메모리 셀의 구조와 제조 방법을 설명하기 위한 도면이다.
도 54∼도 57은, SRAM 메모리 셀의 평면 레이아웃을 설명하기 위한 도면이고, 도 54는 제1층째 도전막 즉 MOS 트랜지스터의 게이트 전극의 평면 레이아웃도이다. 도 55는 제2층째 도전막 즉 TFT의 하부 게이트 전극의 평면 레이아웃도이다. 또한, 도 56은 제3층째 도전막 즉 TFT의 채널 영역과, 제4층째 도전막 즉 TFT의 상부 게이트 전극의 평면 레이아웃도이다. 또, 도 57은 제5층째 도전막 즉 알루미늄 배선의 평면 레이아웃도이다.
또한, 도 58 및 도 59는 각각 도 54∼도 57의 평면 레이아웃도의 X1-X2, Y1-Y2선에 따른 단면을 나타내는 도면이다.
또한, 도 16∼도 17 및 도 60∼도 64는, SRAM 메모리 셀의 제조 방법을 설명하기 위한 도면이고, 도 54∼도 57의 평면 레이아웃도의 X1-X2선의 단면에서의 제조 공정을 나타내는 도면이다.
또한, 도 65는 본 실시예 7의 SRAM의 회로와 구조와의 대응 관계를 설명하기 위한 도면이다.
다음에, 본 실시예 7의 메모리 셀에 관해서, 도 16∼도 17 및 도 54∼도 65를 참조하여 제조 방법에 관해서 설명하고, 아울러 그 구조에 관해서 설명한다.
우선, 도 16∼도 17을 참조하여, 실시예 2에 있어서 설명한 공정과 동일한 공정을 거친다.
도 60 및 도 54를 참조하여, 다음에, 다결정 실리콘막 등의 제1층째 도전막(10)을 퇴적하고, 포토리소그래피와 에칭에 의해 패터닝하며, MOS 트랜지스터의 게이트 전극(10a,10b,10c,10d)을 형성한다. 다음에 포토리소그래피를 마스크로 하고, 비소 등의 n형 불순물의 이온주입에 의해, MOS 트랜지스터(T1∼T4)의 소스/드레인을 형성한다. 또 이어서 SiO2등의 제1층째 층간 절연막(11)을 두께 100∼1000nm로 퇴적한다.
도 61 및 도 55를 참조하여, 다음에, 포토리소그래피와 에칭에 의해 제1층째 층간 절연막(11) 및 제1층째 도전막(10b,10c) 및 게이트 산화막(4)을 동시에 구멍을 내어 접속 구멍(12a,12b)을 형성한다. 다음에, 다결정 실리콘막 등의 제2층째 도전막(20)을 퇴적하고, 이 도전막(20)의 표면에 도우즈량 1.0E12∼1.0E13/cm2로 인 등의 n형 불순물의 이온 주입을 행한다.
도 62 및 도 55를 참조하여, 다음에, 포토리소그래피와 에칭에 의해, 제2층째 도전막(20)을 패터닝하여, TFT:T5,T6의 하부 게이트 전극(20b,20c)을 형성한다.
도 63을 참조하여, 다음에, SiO2등의 제2층째 층간 절연막(21)을 두께 100∼1000nm로 퇴적한다. 다음에, 도 56을 함께 참조하여, 포토리소그래피와 에칭에 의해 제2층째 층간 절연막(21)을 구멍을 내어 접속 구멍(22a,22b)을 형성한다. 다음에, 다결정 실리콘막 등의 제3층째 도전막(30)을 퇴적하고, 이 도전막(30)의 표면에 도우즈량 1.0E12∼1.0E13/cm2로 붕소 등의 p형 불순물의 이온주입을 행하고, TFT:T5,T6의 채널 영역을 형성한다. 다음에 포토리소그래피를 마스크로 하고, 붕소 등의 p형 불순물의 이온 주입에 의해, TFT:T5,T6의 소스/드레인 및 전원전압Vcc의 급전용 배선부의 저저항 영역을 형성한다.
도 64를 참조하여, 다음에, SiO2등의 제3층째 층간 절연막(31)을 두께 100∼1000nm로 퇴적한다. 다음에, 다결정 실리콘막 등의 제4층째 도전막(40)(40a,40b를 포함한다)을 퇴적한다. 다음에, 도 56을 함께 참조하여, 포토리소그래피와 에칭에 의해, 제4층째 도전막(40), 제3층째 층간 절연막(31), 제3층째 도전막(30)을 동시에 동일 평면 형상으로 패터닝하고, TFT:T5,T6의 채널 및 전원전압Vcc의 급전용 배선이 되는 제3층째 도전막(30b,30a) 및 TFT:T5,T6의 상부 게이트 전극이 되는 제4층째 도전막(40b,40a)을 동시에 동일 평면 형상으로 형성한다.
최후에, 도 58 및 도 59를 참조하여, CVD법 등에 의해, SiO2등의 제4층째 절연막(41)을 두께 100∼1000nm로 퇴적한다. 이어서, 도 57을 함께 참조하여, 절연막(41)에, 접속 구멍(42a,42b,42c,42d,42e)을 구멍을 낸 후, 제5층째 도전막으로서 알루미늄 배선(50a,50b,50c,50d,50e)을 500∼2000nm의 두께로 형성한다. 알루미늄 배선(50a,50b)은 비트선이 되고, 알루미늄 배선(50c)은 접지전위 공급선이 된다. 알루미늄 배선(50d)은 TFT:T6의 하부 전극(20c)과 상부 전극(40a)을 접속한다. 또한, 알루미늄 배선(50e)은 TFT:T5의 하부 전극(20b)과 상부 전극(40a)을 접속한다.
이와 같이 형성된 메모리 셀에 관해서, 도 65와 같이 회로가 형성되는 것을 구조와 관련지어 설명한다. 도 65의 회로도에는, 도 16∼도 17 및 도 54∼도 64의 구조의 부호에 대응한 부호가 붙어 있다.
우선, 본 실시예 7과 앞 실시예 2를 비교하면, 제1층째 도전막(10c,10b)의 평면 형상은 동일하고, 제2층째 도전막(20c,20b)의 평면 형상은 다르며, 또한 제3층째 도전막(30a,30b)의 평면 형상이 약간 다르다. 그러나, 노드N1,N2, 제1층째 도전막(10c,10b), 제2층째 도전막(20c,20b) 및 제3층째 도전막(30a,30b)의 상호의 접속 관계는 실시예 2와 동일하기 때문에 상세한 설명은 생략한다.
또한, 본 실시예 7과 앞 실시예 5를 비교하면, 제3층째 도전막(30a,30b)과 제4층째 도전막(40a,40b)의 평면 형상과 그 접속 관계는 실질적으로 동일하기 때문에 상세한 설명은 생략한다.
또, TFT:T5,T6의 하부 게이트 전극(20b,20c)과 상부 게이트 전극(40b,40a)을 제5층째 도전막(50e,50d)에 의해서 접속하고 있는 관계는, 실시예 5와 동일하기 때문에 상세한 설명은 생략한다.
다음에, 제5층째 도전막(50a∼50c)은 실시예 2와 동일하고, 액세스 MQS 트랜지스터(T3,T4)의 드레인 확산층(6a,6b)에서 제5층째 비트선의 알루미늄 배선(50a,50b)으로의 접속은 실시예 2와 동일하다. 또한, 드라이버 MOS 트랜지스터(T1,T2)의 소스S에서 제5층째 접지 전위 공급선(50c)으로의 접속도 실시예 2와 동일하다. 이상과 같이 하여 도 65의 회로가 형성되어 있다.
이상 설명한 바와 같이, 본 실시예 7에 의하면, 제3층째 도전막인 TFT:T5,T6의 채널(30b,30a), 제3층째 층간 절연막(31), 제4층째 도전막인 TFT:T5,T6의 상부 게이트 전극(40b,40c)을, 필요한 접속 구멍을 포함하도록 하여, 동시에 패터닝하여 동일 평면 형상으로 형성하고 있다. 따라서, 종래 필요했던 겹침 여유가 불필요해지고, 메모리 셀 치수의 세로 방향, 가로 방향의 길이를 각각 축소할 수 있다.
또한, 제1층째 도전막(10), 제1층째 층간 절연막(11) 및 제2층째 도전막(20)으로 형성되는 용량 소자(C1,C2)의 정전 용량을 축적 노드N1,N2에 접속할 수 있기 때문에 α선이나 중성자에 대한 내성을 크게할 수 있다.
또, 제3층째 도전막(30), 제3층째 층간 절연막(31) 및 제4층째 도전막(40)을 동시에 패터닝하여 형성하기 때문에, 종래 필요했던 이온 주입 공정, 포토리소그래피 공정, 에칭 공정 등의 공정이 불필요해져서 공정수를 약 15% 이상 삭감할 수 있다.
실시예 8
본 실시예 8은 SRAM 메모리 셀의 부하 소자가 2중 게이트 구조의 TFT로 구성되어 있고, MOS 트랜지스터의 게이트 전극, 제1층째 층간 절연막, TFT의 하부 게이트 전극, 제2층째 층간 절연막, TFT의 채널을 동시에 패터닝하여 형성하고 있는 것에 특징이 있다.
다음에 실시예 8에 따른 메모리 셀의 구조와 제조 방법을 도 16∼도 19 및 도 66∼도 74를 참조하여 설명한다.
도 66∼도 68은 SRAM 메모리 셀의 평면 레이아웃을 설명하기 위한 도면이고, 도 66은 제1층째 도전막 즉 MOS 트랜지스터의 게이트 전극과, 제2층째 도전막 즉 TFT의 하부 게이트 전극과, 제3층째 도전막 즉 TFT의 채널 영역의 평면 레이아웃도이다. 도 67은 제4층째 도전막 즉 TFT의 상부 게이트 전극의 평면 레이아웃도이다. 또한, 도 68은 제5층째 도전막 즉 알루미늄 배선의 평면 레이아웃도이다.
또한, 도 69 및 도 70은 각각 도 66∼도 68의 평면 레이아웃도의 X1-X2, Y1-Y2에 대응하는 단면을 나타내는 도면이다.
또한, 도 16∼도 19 및 도 71∼도 73은 SRAM 메모리 셀의 제조 방법을 설명하기 위한 도면이고, 도 66∼도 68의 평면 레이아웃도의 X1-X2선의 단면에서의 제조 공정을 나타내는 도면이다.
또한, 도 74는 본 실시예 8의 SRAM의 회로와 구조와의 대응 관계를 설명하기 위한 도면이다.
다음에, 본 실시예 8의 메모리 셀에 관해서는, 도 16∼도 19 및 도66∼도 74를 참조하여, 제조 방법에 관해서 설명하고, 아울러 그 구조에 관해서 설명한다.
우선, 도 16∼도 19를 참조하여, 실시예 2에 있어서 설명한 공정과 동일한 공정을 거친다.
도 71을 참조하여, 다음에, SiO2등의 제2층째 층간 절연막(21)을 두께 100∼1000nm로 퇴적한다. 다음에, 다결정 실리콘막 등의 제3층째 도전막(30)을 퇴적하고, 이 도전막(30)의 표면에 도우즈량 1.0E12∼1.0E13/cm2로 붕소 등의 p형 불순물의 이온 주입을 행하여 TFT의 채널 영역을 형성한다. 다음에 포토리소그래피를 마스크로 하여, 붕소 등의 p형 불순물의 이온 주입에 의해, 후에 형성하는 TFT:T5,T6의 소스/드레인 영역 및 전원전압Vcc의 급전용 배선부의 저저항 영역을 형성한다.
도 72 및 도 66을 참조하여, 포토리소그래피와 에칭에 의해, 제1층째 도전막(10) 및 제2층째 도전막(20)으로부터 노드N1,N2로의 접속 구멍(12a,12b)을 포함하도록 하고, 제1층째 도전막(10), 제1층째 층간 절연막(11), 제2층째 도전막(20), 제2층째 층간 절연막(21) 및 제3층째 도전막(30)을 동시에 동일 평면 형상으로 패터닝하고, MOS 트랜지스터(T1∼T4)의 게이트 전극(10a,10b,10c), TFT:T5,T6의 하부 게이트 전극(20c,20b), TFT:T5,T6의 채널(30c,30b), 전원전압Vcc의 급전용 배선(30a,30d)을 동시에 형성한다. 다음에, 포토리소그래피를 마스크로 하여, 비소 등의 n형 불순물의 이온 주입에 의해, MOS 트랜지스터(T1∼T4)의 소스/드레인 영역을 형성한다.
도 73을 참조하여, 다음에, SiO2등의 제3층째 층간 절연막(31)을 두께 100∼1000nm로 퇴적한다. 다음에, 도 67을 함께 참조하여, 포토리소그래피와 에칭에 의해 제3층째 층간 절연막(31)을 구멍을 내어 접속 구멍(32a∼32h)을 형성한다. 다음에, 접속 구멍(32d,32f)의 부분은, 추가로 에칭하여 제2 도전막(20b,20c)을 노출시킨다. 다음에, 다결정 실리콘막 등의 제4층째 도전막(40) (40a,40b,40c,40d를 포함함)을 퇴적하고, 포토리소그래피와 에칭에 의해, 제4층째 도전막(40)을 패터닝하고, TFT=T5,T6의 상부 게이트 전극(40b,40c), 도전막(40a,40d)을 형성한다.
최후에, 도 69 및 도 70을 참조하여, CVD법 등에 의해, SiO2등의 제4층째 절연막(41)을 두께 100∼1000nm로 퇴적한다. 이어서, 도 68을 함께 참조하여, 절연막(41)에, 접속 구멍(42a,42b,42c)을 구멍을 낸 후, 제5층째 도전막으로서 알루미늄 배선(50a,50b,50c)을 500∼2000nm의 두께로 형성한다. 알루미늄 배선(50a,50b)은 비트선이 되고, 알루미늄 배선(50c)은 접지전위 공급선이 된다.
이와 같이 형성된 메모리 셀에 관해서, 도 74와 같이 회로가 형성되는 것을 구조와 관련지어 설명한다. 도 74의 회로도에는 도 16∼도 19 및 도 66∼도 73의 구조의 부호에 대응한 부호가 붙어 있다.
본 실시예 8의 제1 도전막(10a∼10d) 및 제2 도전막(20a∼20d)과 앞 실시예 2의 제1 도전막(10a∼10d) 및 제2 도전막(20a∼20d)을 비교하면, 형상도 접속 관계도 동일하기 때문에 상세한 설명은 생략한다.
그러나, 제3층째 도전막 이후의 접속은 다르며 다음과 같이 된다.
도 67을 참조하여, 노드N1은 TFT:T6의 하부 게이트 전극이 되는 제2 도전막(20c)에서 접속 구멍(32f)을 통해 제4 도전막(40c)과 접속하고, 제4 도전막(40c)은 접속 구멍(32e)을 통해 TFT:T5의 채널 영역이 되는 제3 도전막(30b)에 접속하며, 제3 도전막(30b)의 타단은 접속 구멍(32g)을 통해 제4 도전막(40d)에 접속하고, 또 제4 도전막(40d)의 타단은 접속 구멍(32h)을 통해 급전용 배선(30d)에 접속하고 있다.
또한, TFT:T6의 하부 게이트 전극이 되는 제2 도전막(20c)에서 접속 구멍(32f)을 통해 접속된 제4 도전막(40c)의 타단은 TFT:T6의 상부 게이트 전극으로 되어 있다.
한편, 도 67을 참조하여, 노드N2는 TFT:T5의 하부 게이트 전극이 되는 제2 도전막(20b)에서 접속 구멍(32d)을 통해 제4 도전막(40b)과 접속하고, 제4 도전막(40b)은 접속 구멍(32c)을 통해 TFT:T6의 채널 영역이 되는 제3 도전막(30c)에 접속하며, 제3 도전막(30c)의 타단은 접속 구멍(32b)을 통해 제4 도전막(40a)에 접속하고, 또 제4 도전막(40a)의 타단은 접속 구멍(32a)을 통해 급전용 배선(30a)에 접속하고 있다.
또한, TFT:T5의 하부 게이트 전극이 되는 제2 도전막(20c)에서 접속 구멍(32d)을 통해 접속된 제4 도전막(40b)의 타단은 TFT:T5의 상부 게이트 전극으로 되어 있다. 이상과 같이 하여, TFT:T5,T6이 형성되어 있다.
다음에, 액세스 MOS 트랜지스터(T3,T4)의 드레인 확산층(6a,6b)에서 비트선의 알루미늄 배선(50a,50b)으로의 접속은 실시예 2와 동일하기 때문에 설명은 생략한다. 또, 드라이버 MOS 트랜지스터(T1,T2)의 소스S에서 접지전위 공급선인 알루미늄 배선(50c)으로의 접속도 실시예 2와 동일하기 때문에 설명은 생략한다. 이상과 같이 하여 도 74의 회로가 형성되어 있다.
이상 설명한 바와 같이, 본 실시예 8에 의하면, 드라이버 MOS 트랜지스터의 게이트 전극(10b,10c), 제1층째 층간 절연막(11), TFT의 하부 게이트 전극(20b,20c), 제2층째 층간 절연막(21), TFT:T5,T6의 채널(30b,30c)을, 필요한 층간 접속을 포함하도록 하고, 동시에 패터닝하여 동일 평면 형상으로 형성하고 있다. 따라서, 종래 필요했던 겹침 여유가 불필요해지고, 메모리 셀 치수의 세로 방향, 가로 방향의 길이를 각각 축소할 수 있다.
또한, 게이트 산화막(4), 제1층째 도전막(10) 및 제1층째 층간 절연막(11)을 동시에 구멍을 내어 접속 구멍(12a,12b)을 형성한 후, 제2층째 도전막(20)이 되는 다결정 실리콘막 등의 도전막(20)을 퇴적하고, 제1층째 도전막(10) 및 제2층째 도전막(20)을 축적 노드N1,N2에 접속하고 있기 때문에, 제1층째 도전막(10), 제1층째 층간 절연막(11) 및 제2층째 도전막(20)으로 형성되는 용량 소자(C1,C2)의 정전 용량을 축적 노드N1,N2에 접속할 수 있기 때문에 α선이나 중성자에 대한 내성을 크게할 수 있다.
또, 제1층째 도전막(10), 제1층째 층간 절연막(11) 및 제2층째 도전막(20), 제2층째 층간 절연막(21) 및 제3층째 도전막(30)을 동시에 패터닝하여 형성하기 때문에, 종래 필요했던 이온 주입 공정, 포토리소그래피 공정, 에칭 공정 등의 공정이 불필요해져서 공정수를 약 15% 이상 줄일 수 있다.
이상 설명한 실시예에서는, n형 실리콘 기판에 형성된 p형 웰내에, n채널 MOS 트랜지스터를 형성하는 예를 이용하여 설명하였지만, n형 웰내의 p채널 MOS 트랜지스터를 이용하여도 좋으며, 동일한 제조 방법과 구조에 의해 동일한 효과를 얻을 수 있다.
또한, 이상 진술한 실시예에서는, SRAM 메모리 셀을 이용하여 설명하였지만, 본 발명은 이것에 한정되는 것이 아니고, 다른 메모리를 비롯하여 그 외의 반도체 장치에 적용할 수 있는 것이다. 특히, 반도체 기판에 형성된 복수의 트랜지스터와, 복수의 부하 소자 또는 용량 소자를 갖는 반도체 집적 장치에 널리 적용할 수 있는 것이다.
이상 설명한 바와 같이, 본 발명에 의하면 반도체 기판상에 서로 절연막을 사이에 두고 형성한 복수의 도전막을 구비하고, 이들 도전막 중 적어도 2개의 도전막을, 필요한 층간 접속을 포함하도록 하여, 동시에 동일 평면 형상으로 패터닝한 반도체 장치가 얻어진다.
또한, 이들 복수의 도전막 중 선택된 도전막을 절연막에 구멍을 낸 접속 구멍에 의해서 반도체 기판에 접속한 반도체 장치가 얻어진다.
또한, 이들 복수의 도전막 중 선택된 도전막에 의해 고저항 소자, 용량 소자, 또는 박막 트랜지스터를 형성한 반도체 장치가 얻어진다.
본 발명에 의하면, 이상과 같은 적층 샌드위치 구조를 구성하는 복수의 도전막을 동시에 동일 형상으로 형성하기 때문에, 사진 제판의 마스크 격차나, 에칭에 의한 치수의 증가나 치수의 감소가 발생하지 않기 때문에, 셀 레이아웃 등을 행할 때에는, 충분한 겹침 여유를 확보할 필요가 없어지고, 메모리칩 등의 반도체 장치 전체의 면적을 축소할 수 있다.
또한, SRAM 메모리 셀 등의 반도체 장치의 면적을 작게 하였다고 해도, 도전막의 적층 샌드위치 구조에 의한 축적 용량 소자의 용량을 크게 할 수 있으며, 소프트 에러에 대한 내성을 크게 할 수 있다.
또한, 적층 샌드위치 구조를 구성하는 복수의 도전막을 동시에 형성하기 때문에, 종래보다도 짧은 공정수로 제조가 가능해지고, 그 결과 수율도 향상하며, 제조 비용을 줄일 수 있다.

Claims (3)

  1. 반도체 기판의 주면에 접하여 형성된 기초 절연막 및 이 기초 절연막상에 서로 절연막을 사이에 두고 형성된 복수의 도전막을 구비하고, 상기 복수의 도전막 중 인접하는 적어도 2개의 도전막을 절연막에 구멍을 낸 접속 구멍에 의해서 접속하는 동시에 동일 평면 형상으로 형성한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 도전막 중 상기 기초 절연막에 접하여 형성된 도전막을 상기 기초 절연막에 구멍을 낸 접속 구멍에 의해서 상기 반도체 기판에 접속한 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 주면에 기초 절연막을 사이에 두고 형성한 표면 도전막 및 이 표면 도전막상에 서로 절연막을 사이에 두고 형성한 복수의 도전막을 구비하고, 상기 복수의 도전막 중 적어도 2개의 도전막을 동일 평면 형상으로 형성하며, 그 한쪽의 도전막과 상기 표면 도전막을 절연막에 구멍을 낸 접속 구멍에 의해서 접속한 것을 특징으로 하는 반도체 장치.
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