JPH02244760A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02244760A JPH02244760A JP1063915A JP6391589A JPH02244760A JP H02244760 A JPH02244760 A JP H02244760A JP 1063915 A JP1063915 A JP 1063915A JP 6391589 A JP6391589 A JP 6391589A JP H02244760 A JPH02244760 A JP H02244760A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
高抵抗負荷型スタティック・ランダム・アクセス・メモ
リ （ｓｔａｔｉｃ ｒａｎｄｏｍ ａｅｃｅｓｓ
ｍｅｒｎｏｒｙ：ＳＲＡＭ）と呼ばれる半導体記憶
装置の改良に関し、 負荷として用いられる高抵抗膜を立体的に構成すること
で、その平面上の長さを短縮しても、所望の抵抗値を実
現できるようにすることを目的とし、 ゲートとドレインがたすき接続された一対のドライバ・
トランジスタと、８亥一対のドライバ・トランジスタの
ドレインにそれぞれ別個に接続された高抵抗と、該ドラ
イバ・トランジスタと液高抵抗との接続点にそれぞれ別
個に接続された一対のトランスファ・ゲート・トランジ
スタと、該ドライバ・トランジスタ及び高抵抗の直列接
続体の一対が間に介挿される正側電源ライン及び接地側
電源ラインとを備え、該高抵抗は絶縁膜を介して積層さ
れ一個所で導通されることで直列接続された複数の多結
晶シリコン膜からなっているよう構成する。
リ （ｓｔａｔｉｃ ｒａｎｄｏｍ ａｅｃｅｓｓ
ｍｅｒｎｏｒｙ：ＳＲＡＭ）と呼ばれる半導体記憶
装置の改良に関し、 負荷として用いられる高抵抗膜を立体的に構成すること
で、その平面上の長さを短縮しても、所望の抵抗値を実
現できるようにすることを目的とし、 ゲートとドレインがたすき接続された一対のドライバ・
トランジスタと、８亥一対のドライバ・トランジスタの
ドレインにそれぞれ別個に接続された高抵抗と、該ドラ
イバ・トランジスタと液高抵抗との接続点にそれぞれ別
個に接続された一対のトランスファ・ゲート・トランジ
スタと、該ドライバ・トランジスタ及び高抵抗の直列接
続体の一対が間に介挿される正側電源ライン及び接地側
電源ラインとを備え、該高抵抗は絶縁膜を介して積層さ
れ一個所で導通されることで直列接続された複数の多結
晶シリコン膜からなっているよう構成する。
本発明は、高抵抗負荷型スタティック・ランダム・アク
セス・メモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ、 ａ
ｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡ、Ｍ）と呼ばれる
半導体記憶装置の改良に関する。
セス・メモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ、 ａ
ｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡ、Ｍ）と呼ばれる
半導体記憶装置の改良に関する。
第１２図は高抵抗負荷型ＳＲＡＭの要部回路図を表して
いる。
いる。
図に於いて、ＱＤはドライバ・トランジスタ、ＲＬは負
荷である高抵抗、Ｑ、Ｇはトランスファ・ゲート・トラ
ンジスタ、ＷＬはワード線、ｖｅｃは正側電源電圧、■
３．は接地側電源電圧、■乃至■は他の図との対応を明
らかにする為の主要個所をそれぞれ示している。
荷である高抵抗、Ｑ、Ｇはトランスファ・ゲート・トラ
ンジスタ、ＷＬはワード線、ｖｅｃは正側電源電圧、■
３．は接地側電源電圧、■乃至■は他の図との対応を明
らかにする為の主要個所をそれぞれ示している。
第１３図は第１２図に見られる高抵抗負荷型ＳＲＡＭの
具体的構成を説明する為の要部平面図を表し、第１２図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
具体的構成を説明する為の要部平面図を表し、第１２図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
第１４図は第１３図に見られる線Ｙ−Ｙに沿う要部切断
側面図を表している。
側面図を表している。
図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコン（Ｓ１０２）からなるフィールド絶縁膜、３は
Ｓ ｉ Ｏ２からなるゲート絶縁膜、４ｔｃはｎ１型に
ドーピングされた多結晶シリコンからなるトランスファ
・ゲート・トランジスタのゲート電極、４Ｄ１１は同じ
くｎ＋型にドーピングされた多結晶シリコンからなるド
ライバ・トランジスタのゲート電極、５Ｓはトランスフ
ァ・ゲート・トランジスタのｎ１型ソース領域、５Ｄは
同じくトランスファ・ゲート・トランジスタのｎ＋型ト
ドレイン領域ＳＳＳは接地側電源電圧ＶＳＳを供給する
電源ラインであるｎ１型不純物拡散領域、６はＳｉＯ２
からなる眉間絶縁膜、７はノン・ドープの多結晶シリコ
ンからなる高抵抗膜、７Ａは正側電源電圧ＶＣＣを供給
する電源ラインであるｎ＋＋不純物拡散領域、１２は５
ｉ０２膜と燐珪酸ガラス（ｐｈｏｓｐｈｏｓｔｌｉｅａ
ｔｅ ｇｌａｓｓ：ＰｓＧ）膜とからなる眉間絶縁膜
、１３はＡｎからなるビット線をそれぞれ示している。
シリコン（Ｓ１０２）からなるフィールド絶縁膜、３は
Ｓ ｉ Ｏ２からなるゲート絶縁膜、４ｔｃはｎ１型に
ドーピングされた多結晶シリコンからなるトランスファ
・ゲート・トランジスタのゲート電極、４Ｄ１１は同じ
くｎ＋型にドーピングされた多結晶シリコンからなるド
ライバ・トランジスタのゲート電極、５Ｓはトランスフ
ァ・ゲート・トランジスタのｎ１型ソース領域、５Ｄは
同じくトランスファ・ゲート・トランジスタのｎ＋型ト
ドレイン領域ＳＳＳは接地側電源電圧ＶＳＳを供給する
電源ラインであるｎ１型不純物拡散領域、６はＳｉＯ２
からなる眉間絶縁膜、７はノン・ドープの多結晶シリコ
ンからなる高抵抗膜、７Ａは正側電源電圧ＶＣＣを供給
する電源ラインであるｎ＋＋不純物拡散領域、１２は５
ｉ０２膜と燐珪酸ガラス（ｐｈｏｓｐｈｏｓｔｌｉｅａ
ｔｅ ｇｌａｓｓ：ＰｓＧ）膜とからなる眉間絶縁膜
、１３はＡｎからなるビット線をそれぞれ示している。
図から明らかなように、この高抵抗負荷型ＳＲＡＭでは
、ノン・ドープの多結晶シリコンからなる高抵抗膜７が
負荷として用いられ、その一端はフリ・ノブ・フロップ
接続された一方のドライバ・トランジスタＱ ＩＩ）の
ゲート電極４ ＤＲｓ同じくフロップ・フロップ接続さ
れた他方のドライバ・トランジスタＱＤのドレイン領域
５Ｄ１ トランスファ・ゲート・・トランジスタＱＴＧ
のｎ ＋型ドレイン領域（第１２図及び第１３図の■或
いは■を参照）に接続され、他端は同一の多結晶シリコ
ン層で構成されている正側電源電圧ＶＣＣを供給する電
源ラインであるｎ＋＋不純物拡散領域７Ａに接続されて
いる。
、ノン・ドープの多結晶シリコンからなる高抵抗膜７が
負荷として用いられ、その一端はフリ・ノブ・フロップ
接続された一方のドライバ・トランジスタＱ ＩＩ）の
ゲート電極４ ＤＲｓ同じくフロップ・フロップ接続さ
れた他方のドライバ・トランジスタＱＤのドレイン領域
５Ｄ１ トランスファ・ゲート・・トランジスタＱＴＧ
のｎ ＋型ドレイン領域（第１２図及び第１３図の■或
いは■を参照）に接続され、他端は同一の多結晶シリコ
ン層で構成されている正側電源電圧ＶＣＣを供給する電
源ラインであるｎ＋＋不純物拡散領域７Ａに接続されて
いる。
第１２図乃至第１４図について説明した半導体記憶装置
も微細化及び高集積化の方向を歩んでいることは他の半
導体記憶装置と同様である。
も微細化及び高集積化の方向を歩んでいることは他の半
導体記憶装置と同様である。
この種の半導体記憶装置を微細化し、た場合、多結晶シ
リコンからなる高抵抗膜７も短縮・せざるを得ない。然
しなから、例えば第１４図を見ると理解し易いが、ｎ＋
＋ゲート電極４０１１及びｎ＋＋不純物拡散領域７Ａか
ら不純物が高抵抗Ｍ７に対して熱拡散する距離を短縮す
ることは殆ど不可能である。
リコンからなる高抵抗膜７も短縮・せざるを得ない。然
しなから、例えば第１４図を見ると理解し易いが、ｎ＋
＋ゲート電極４０１１及びｎ＋＋不純物拡散領域７Ａか
ら不純物が高抵抗Ｍ７に対して熱拡散する距離を短縮す
ることは殆ど不可能である。
第１４図に見られるように、高抵抗膜７が抵抗として作
用すべき長さをｌとし、不純物が熱拡散する距離をΔβ
とすると、実質的に抵抗として作用する長さはβ−２Δ
βになってしまう。しかも、ｌを短縮した場合であって
も、Δｌは殆ど不変であるから、Ｎ−２Δｌは大変に短
くなってしまい、従って、負荷の抵抗値が低下して消費
電力が大きくなってしまう旨の問題を生ずる。
用すべき長さをｌとし、不純物が熱拡散する距離をΔβ
とすると、実質的に抵抗として作用する長さはβ−２Δ
βになってしまう。しかも、ｌを短縮した場合であって
も、Δｌは殆ど不変であるから、Ｎ−２Δｌは大変に短
くなってしまい、従って、負荷の抵抗値が低下して消費
電力が大きくなってしまう旨の問題を生ずる。
本発明は、負荷として用いられる高抵抗膜を立体的に構
成することで、その平面上の長さを短縮しても、所望の
抵抗値を実現できるようにする。
成することで、その平面上の長さを短縮しても、所望の
抵抗値を実現できるようにする。
本発明に依る半導体記憶装置に於いては、ゲートとドレ
インがたすき接続された一対のドラ・イバ・トランジス
タ（例えばドライバ・トランジスタＱＤ）と、Ｊ亥一対
のドライバ・トランジスタのドレインにそれぞれ別個に
接続された高抵抗（例えば負荷である高抵抗ＲＬ）と、
該ドライバ・トランジスタと政商抵抗との接続点にそれ
ぞれ別個に接続された一対のトランスファ・ゲート・ト
ランジスタ（例えばトランスファ・ゲート・トランジス
タＱ？Ｇ）と、該ドライバ・トランジスタ及び高抵抗の
直列接続体の一対が間に介挿される正側電源ライン及び
接地側電源ラインとを備え、政商抵抗は絶縁膜（例えば
層間絶縁膜８．１０など）を介して積層され一個所で導
通されることで直列接続された複数の多結晶シリコン膜
（例えば多結晶シリコン膜？、９．１１など）で構成さ
れている。
インがたすき接続された一対のドラ・イバ・トランジス
タ（例えばドライバ・トランジスタＱＤ）と、Ｊ亥一対
のドライバ・トランジスタのドレインにそれぞれ別個に
接続された高抵抗（例えば負荷である高抵抗ＲＬ）と、
該ドライバ・トランジスタと政商抵抗との接続点にそれ
ぞれ別個に接続された一対のトランスファ・ゲート・ト
ランジスタ（例えばトランスファ・ゲート・トランジス
タＱ？Ｇ）と、該ドライバ・トランジスタ及び高抵抗の
直列接続体の一対が間に介挿される正側電源ライン及び
接地側電源ラインとを備え、政商抵抗は絶縁膜（例えば
層間絶縁膜８．１０など）を介して積層され一個所で導
通されることで直列接続された複数の多結晶シリコン膜
（例えば多結晶シリコン膜？、９．１１など）で構成さ
れている。
前記手段を採ることに依り、負荷として用いられる高抵
抗膜の平面的な長さを短縮しても、その抵抗値を大きく
維持することができ、消費電力が増加するなどの問題は
発生せず、従って、半導体記憶装置を微細化及び高集積
化に有効である６Ｃ実施例〕 第１図乃、至第１０図は本発明一実施例を製造する場合
について解説する為の工程要所に於ける半導体記憶装置
の要部切断側面図を表し、以下、これ等の図を参照しつ
つ説明する。尚、第１５図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものであり、ま
た、この工程を経て得られる半導体記憶装置を平面で見
た場合のパターンは第１２図と同様である。
抗膜の平面的な長さを短縮しても、その抵抗値を大きく
維持することができ、消費電力が増加するなどの問題は
発生せず、従って、半導体記憶装置を微細化及び高集積
化に有効である６Ｃ実施例〕 第１図乃、至第１０図は本発明一実施例を製造する場合
について解説する為の工程要所に於ける半導体記憶装置
の要部切断側面図を表し、以下、これ等の図を参照しつ
つ説明する。尚、第１５図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものであり、ま
た、この工程を経て得られる半導体記憶装置を平面で見
た場合のパターンは第１２図と同様である。
第１図参照
窒化シリコン（Ｓ１３Ｎ４）膜などを耐酸化性マスクと
する選択的熱酸化（例えば１ｏｃａ１ ｏｘｊｄａ
ｔｉｏｒｈ ｏｆ ５ｉｌｉｃ。
する選択的熱酸化（例えば１ｏｃａ１ ｏｘｊｄａ
ｔｉｏｒｈ ｏｆ ５ｉｌｉｃ。
ｎ ： ＬＯＣＯ３＞法を適用することに依り、ｐ型シ
リコン半導体基板１に厚さ例えば３０００〔人〕程度の
Ｓ ｔ Ｏ２からなるフィールド絶縁１１！２を形成す
る。
リコン半導体基板１に厚さ例えば３０００〔人〕程度の
Ｓ ｔ Ｏ２からなるフィールド絶縁１１！２を形成す
る。
＋１１−２
耐酸化性マスクとして用いたＳｉ３Ｎ４膜などを除去し
、ｐ型シリコン半導体基板１の一部を表出させる。
、ｐ型シリコン半導体基板１の一部を表出させる。
第２図参照
熱酸化法を適用することに依り、厚さ例えば１５０〔人
〕程度のＳ ｉ Ｏ２からなるゲート絶縁膜３を形成す
る。
〕程度のＳ ｉ Ｏ２からなるゲート絶縁膜３を形成す
る。
ｆ２）−２
通常のフォト・リソグラフィ技術を適用することに依り
、ゲート絶縁膜３の選択的エツチングを行って電極コン
タクト・ホール３Ａを形成する。
、ゲート絶縁膜３の選択的エツチングを行って電極コン
タクト・ホール３Ａを形成する。
第３図参照
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、厚さ例えば４０００ （人〕程度の多結晶
シリコン欣を形成する。
とに依り、厚さ例えば４０００ （人〕程度の多結晶
シリコン欣を形成する。
ソース・ガスを例えばＰＯＣｌ３とする気相拡散法を適
用することに依り、前記多結晶シリコン膜にＰの導入を
行う。この場合の不純′ＪＩｙＪ濃度としては、例えば
ｌ Ｘ Ｉ Ｑ” （ｃｍ−’）程度として良い。
用することに依り、前記多結晶シリコン膜にＰの導入を
行う。この場合の不純′ＪＩｙＪ濃度としては、例えば
ｌ Ｘ Ｉ Ｑ” （ｃｍ−’）程度として良い。
＋３１３
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスを０ＣＡ４＋Ｏｆとする
反応性イオン・エツチング（ｒｅａｃｔｉｖｅ ｉｏ
ｎ ｅｔｃｈｉｎｇ： ＲＩ Ｅ）法を適用すること
に依り、前記多結晶シリコン膜のバターニングを行って
ドライバ・トランジスタのｎ＋型ゲート電極４□及びト
ランスファ・ゲート・トランジスタのｎ＋型ゲート電極
４’ｒＧを形成する。
ロセス並びにエツチング・ガスを０ＣＡ４＋Ｏｆとする
反応性イオン・エツチング（ｒｅａｃｔｉｖｅ ｉｏ
ｎ ｅｔｃｈｉｎｇ： ＲＩ Ｅ）法を適用すること
に依り、前記多結晶シリコン膜のバターニングを行って
ドライバ・トランジスタのｎ＋型ゲート電極４□及びト
ランスファ・ゲート・トランジスタのｎ＋型ゲート電極
４’ｒＧを形成する。
第４図参照
イオン注入法を適用することに依り、ドーズ量を例えば
Ｉ Ｘ １０ ” （ｃｍ−”）程度、そして、打ぢ込
６エネルギを例えば５０ （ＫｅＶ）程度とＰるＡｓイ
オンの打し込みを行って、トランスファ・ゲート・トラ
ンジスタのｎ＋型ソース領域５Ｓ及びｎ ＋型ドーズ領
域５Ｄ、或いは、接地側電源電圧■。を供給する為の接
地側電源ラインとなるｎ＋型不純物拡散領域５ｓｓなど
を形成する。
Ｉ Ｘ １０ ” （ｃｍ−”）程度、そして、打ぢ込
６エネルギを例えば５０ （ＫｅＶ）程度とＰるＡｓイ
オンの打し込みを行って、トランスファ・ゲート・トラ
ンジスタのｎ＋型ソース領域５Ｓ及びｎ ＋型ドーズ領
域５Ｄ、或いは、接地側電源電圧■。を供給する為の接
地側電源ラインとなるｎ＋型不純物拡散領域５ｓｓなど
を形成する。
＋４）−２
ＣＶＤ法を適用することに依り、厚さ例えば１０００
（人〕程度のＳ ｉ Ｏ２からなる眉間絶縁膜６を形成
する。
（人〕程度のＳ ｉ Ｏ２からなる眉間絶縁膜６を形成
する。
エツチング・ガスをＣＩ４ Ｆユ＋０□とするＲＩＥ法
を適用することに依り、眉間絶縁膜６の選択的エツチン
グを行って電極コンタクト・ホール６Ａを形成する。
を適用することに依り、眉間絶縁膜６の選択的エツチン
グを行って電極コンタクト・ホール６Ａを形成する。
第５図参照
ＣＶＤ法を適用することに依り、厚さ例えば５００ （
人〕程度の多結晶シリコン膜７を形成する。
人〕程度の多結晶シリコン膜７を形成する。
＋５）−２
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣ１ａ 十〇□とす
るＲＩＥ法を適用することに依って多結晶シリコン膜７
のバターニングを行う。
ロセス並びにエツチング・ガスをＣＣ１ａ 十〇□とす
るＲＩＥ法を適用することに依って多結晶シリコン膜７
のバターニングを行う。
第６図参照
＋６ｌ−１
ＣＶＤ法を適用することに依り、厚さ例えば５００〔人
〕程度の５ｉｏ２からなる眉間絶縁膜８を形成する。
〕程度の５ｉｏ２からなる眉間絶縁膜８を形成する。
エツチング・ガスをＣＨＦ５ ＋ＯｔとするＲＩＥ法を
適用することに依り、層間絶縁膜８の選択的エツチング
を行って電極コンタクト・ホール８Ａを形成する。
適用することに依り、層間絶縁膜８の選択的エツチング
を行って電極コンタクト・ホール８Ａを形成する。
第７図参照
ＣＶＤ法を適用することに依り、厚さ例えば５００ 〔
人〕程度の多結晶シリコン膜９を形成する。
人〕程度の多結晶シリコン膜９を形成する。
（？）−２
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣｊ！４ ＋Ｑ、と
するＲＩＥ法を適用することに依って多結晶シリコン膜
９のバターニングを行う。
ロセス並びにエツチング・ガスをＣＣｊ！４ ＋Ｑ、と
するＲＩＥ法を適用することに依って多結晶シリコン膜
９のバターニングを行う。
第８図参照
ＣＶＤ法を適用することに依り、厚さ例えば５００〔人
〕程度の５ｉ０２からなる眉間絶縁膜１０を形成する。
〕程度の５ｉ０２からなる眉間絶縁膜１０を形成する。
（８ｉ２
エツチング・ガスをＣＨＦｊ ＋Ｏ□とするＲＩＥ法を
適用することに依り、眉間絶縁膜１０の選択的エツチン
グを行って電極コンタクト・ホールＩＯＡを形成する。
適用することに依り、眉間絶縁膜１０の選択的エツチン
グを行って電極コンタクト・ホールＩＯＡを形成する。
第９図参照
ＣＶＤ法を適用することに依り、厚さ例えば５００〔人
〕程度の多結晶シリコン膜１１を形成する。
〕程度の多結晶シリコン膜１１を形成する。
＋９） −２
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣ１４＋ Ｏｔとす
るＲＩＥ法を適用することに依って多結晶シリコン膜１
１のバターニングを行う。
ロセス並びにエツチング・ガスをＣＣ１４＋ Ｏｔとす
るＲＩＥ法を適用することに依って多結晶シリコン膜１
１のバターニングを行う。
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセスを適用することに依り、正側電源ライン形成予定
部分に開口を有するフォト・レジスト膜（図示せず）を
形成する。
ロセスを適用することに依り、正側電源ライン形成予定
部分に開口を有するフォト・レジスト膜（図示せず）を
形成する。
イオン注入法を適用することに依り、ドーズ量を例えば
ｌ Ｘ Ｉ Ｑ １Ｓ（ｃｌｌ−”）程度、そして、打
ち込みエネルギを例えば５０（ＫｅＶ）程度とするＡｓ
イオンの打ち込みを行って、ｎ１型不純物拡散領域１１
Ａを形成する。
ｌ Ｘ Ｉ Ｑ １Ｓ（ｃｌｌ−”）程度、そして、打
ち込みエネルギを例えば５０（ＫｅＶ）程度とするＡｓ
イオンの打ち込みを行って、ｎ１型不純物拡散領域１１
Ａを形成する。
このｎ＋型不純物拡散領域１１Ａが正側電源電圧■。を
供給する為の正側電源ラインになることは云うまでもな
い。
供給する為の正側電源ラインになることは云うまでもな
い。
第１０図参照
αトｌ
ＣＶＤ法を適用することに依り、厚さ例えば５００〔人
〕程度の＄ ｉ ０２からなる眉間絶縁膜及び厚さ例え
ば３０００ （人〕程度のＰＳＧからなる眉間絶縁膜
を形成する。
〕程度の＄ ｉ ０２からなる眉間絶縁膜及び厚さ例え
ば３０００ （人〕程度のＰＳＧからなる眉間絶縁膜
を形成する。
図では、簡略化の為、これ等の層間絶縁膜を記号１２で
指示しである。
指示しである。
０ト２
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣｏｉ 十ｏｚとする
ＲＩＥ法を適用することに依り、眉間絶縁膜１２，１０
，８．６及びゲート絶縁膜３の選択的エツチングを行っ
てビット線コンタクト・ホールを形成する。
ロセス並びにエツチング・ガスをＣｏｉ 十ｏｚとする
ＲＩＥ法を適用することに依り、眉間絶縁膜１２，１０
，８．６及びゲート絶縁膜３の選択的エツチングを行っ
てビット線コンタクト・ホールを形成する。
０ト３
スパッタリング法を適用することに依り、厚さ例えば０
．５ 〔μｍ］程度のＡｌ膜を形成する。
．５ 〔μｍ］程度のＡｌ膜を形成する。
０ト４
通常のフォト・リソグラフィ技術を適用することに依り
、Ａｌ膜のバターニングを行ってビット線１３を形成す
る。
、Ａｌ膜のバターニングを行ってビット線１３を形成す
る。
前記のようにして製造した半導体記憶装置に於いては、
高抵抗負荷としての役割を果たす多結晶シリコンからな
る高抵抗膜は多結晶シリコン膜７゜９．１１の三層から
なっていることから、高抵抗膜の長さが短縮されても、
大きな抵抗値を維持することができる。
高抵抗負荷としての役割を果たす多結晶シリコンからな
る高抵抗膜は多結晶シリコン膜７゜９．１１の三層から
なっていることから、高抵抗膜の長さが短縮されても、
大きな抵抗値を維持することができる。
前記実施例の場合、マスク・プロセスが７回必要であり
、これは、従来技術に依った場合の４回と比較すると３
回も多いが、全体的にそれ程の無理をせずに、高抵抗膜
の抵抗値を低下させることなく微細化が可能であること
は、プロセスが多くなるも止むを得ない。
、これは、従来技術に依った場合の４回と比較すると３
回も多いが、全体的にそれ程の無理をせずに、高抵抗膜
の抵抗値を低下させることなく微細化が可能であること
は、プロセスが多くなるも止むを得ない。
第１１図は本発明に於ける他の実施例を製造する場合を
解説する為の工程要所に於ける半導体記憶装置の要部切
断側面図を表し、以下、この図を参照しつつ説明する。
解説する為の工程要所に於ける半導体記憶装置の要部切
断側面図を表し、以下、この図を参照しつつ説明する。
尚、第１図乃至第１１図及び第１５図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
αト１
前記実施例に於ける工程のうち、第１図乃至第４図につ
いて説明した工程、即ち、工程（４）３までは、本実施
例に於いても同じである為、その次の段階から説明する
。
いて説明した工程、即ち、工程（４）３までは、本実施
例に於いても同じである為、その次の段階から説明する
。
ＣＶＤ法を適用することに依り、厚さ例えば５００［人
］程度の多結晶シリコン膜７を形成する。
］程度の多結晶シリコン膜７を形成する。
０ト２
ＣＶＤ法を適用することに依り、厚さ例えば５００〔人
〕程度のＳ ｉ Ｏ２からなる眉間絶縁膜８を形成する
。
〕程度のＳ ｉ Ｏ２からなる眉間絶縁膜８を形成する
。
αυ−３
エツチング・ガスをＣＨＦ Ｊ ÷ＯｔとするＲＩＥ法
を通用することに依り、眉間絶縁膜８０選択的エツチン
グを行って電極コンタクト・ホールを形成する。
を通用することに依り、眉間絶縁膜８０選択的エツチン
グを行って電極コンタクト・ホールを形成する。
αト４
ＣＶＤ法を適用することに依り、厚さ例えば５００ 〔
人〕程度の多結晶シリコンＩＩ ９を形成する。
人〕程度の多結晶シリコンＩＩ ９を形成する。
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣＺ、＋Ｏ□ （多
結晶シリコンに対して）及びＣＨＦ５ ＋Ｑ２ ｃｓｉ
ｏｚに対して）とするＲＩＥ法を適用することに依って
多結晶シリコン膜９、眉間絶縁膜８、多結晶シリコン膜
７のバターニングを行う。
ロセス並びにエツチング・ガスをＣＣＺ、＋Ｏ□ （多
結晶シリコンに対して）及びＣＨＦ５ ＋Ｑ２ ｃｓｉ
ｏｚに対して）とするＲＩＥ法を適用することに依って
多結晶シリコン膜９、眉間絶縁膜８、多結晶シリコン膜
７のバターニングを行う。
０υ−６
ＣＶＤ法を適用することに依り、厚さ例えば５００ 〔
人〕程度のＳ ｉ Ｏ２からなる眉間絶縁膜ｌＯを形成
する。
人〕程度のＳ ｉ Ｏ２からなる眉間絶縁膜ｌＯを形成
する。
０υ−７
エツチング・ガスをＣＨＦ、＋Ｏ□とするＲ１Ｅ法を適
用することに依り、層間絶縁膜１０の選択的エツチング
を行って電極コンタクト・ホールを形成する。
用することに依り、層間絶縁膜１０の選択的エツチング
を行って電極コンタクト・ホールを形成する。
ａＯ−８
ＣＶＤ法を適用することに依り、厚さ例えば５００ （
人〕程度の多結晶シリコン膜１１を形成する。
人〕程度の多結晶シリコン膜１１を形成する。
（１，１） −９
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣｌ４＋Ｏ，とする
ＲＩＢ法を適用することに依って多結晶シリコン膜１１
のバターニングを行う。
ロセス並びにエツチング・ガスをＣＣｌ４＋Ｏ，とする
ＲＩＢ法を適用することに依って多結晶シリコン膜１１
のバターニングを行う。
Ｑｌ）−１０
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセスを通用することに依り、正側電源ライン形成予定
部分に開口を有するフォト・レジスト膜を形成する。
ロセスを通用することに依り、正側電源ライン形成予定
部分に開口を有するフォト・レジスト膜を形成する。
（１，ｔｌ−１１
イオン注入法を適用することに依り、ドーズ量を例えば
Ｉ Ｘ １０ ” （ｃｌｌ−”）程度、そして、打ち
込みエネルギを例えば５０［ＫｅＶ）程度とするＡｓイ
オンの打ち込みを行って、ｎ＋型不純物拡散領域１１Ａ
を形成する。
Ｉ Ｘ １０ ” （ｃｌｌ−”）程度、そして、打ち
込みエネルギを例えば５０［ＫｅＶ）程度とするＡｓイ
オンの打ち込みを行って、ｎ＋型不純物拡散領域１１Ａ
を形成する。
このｎ＋型不純物拡散領域１１Ａは、前記した通り、正
側電源電圧ＶＣＣを供給する為の正側電源ラインになる
。
側電源電圧ＶＣＣを供給する為の正側電源ラインになる
。
０υ−１２
ＣＶＤ法を適用することに依り、厚さ例えば５００〔人
〕程度の５ｉ０２からなる層間絶縁膜及び厚さ例えば３
０００ ［人〕程度のＰＳＧからなる眉間絶縁膜を形成
する。これ等の眉間絶縁膜を記号１２で指示しである。
〕程度の５ｉ０２からなる層間絶縁膜及び厚さ例えば３
０００ ［人〕程度のＰＳＧからなる眉間絶縁膜を形成
する。これ等の眉間絶縁膜を記号１２で指示しである。
αυ−１３
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＨＦ３＋Ｏ□とする
ＲＩＥ法を適用することに依り、眉間絶縁膜１２．１０
，８．６及びゲート絶縁膜３の選択的エツチングを行っ
てビット線コンタクト・ホールを形成する。
ロセス並びにエツチング・ガスをＣＨＦ３＋Ｏ□とする
ＲＩＥ法を適用することに依り、眉間絶縁膜１２．１０
，８．６及びゲート絶縁膜３の選択的エツチングを行っ
てビット線コンタクト・ホールを形成する。
ａＯ−１４
スパッタリング法を適用することに依り、厚さ例えば０
．５〔μｍ〕程度の／ｌ’膜を形成する。
．５〔μｍ〕程度の／ｌ’膜を形成する。
ａＯ−１５
通常のフォト・リソグラフィ技術を適用することに依り
、Ａｌ膜のバターニングを行ってビット線１３を形成す
る。
、Ａｌ膜のバターニングを行ってビット線１３を形成す
る。
前記のようにして製造した半導体記憶装置に於いても、
高抵抗負荷としての役割を果たす多結晶シリコンからな
る高抵抗膜は多結晶シリコン膜７゜９．１１の三層から
なっていて、高抵抗膜の長さが短縮されても大きな抵抗
値を維持することができる点で、第１図乃至第１０図に
ついて説明した工程を経て得られた実施例と変わりなく
、しかも、マスク・プロセスは６回であって、１回少な
くなる。
高抵抗負荷としての役割を果たす多結晶シリコンからな
る高抵抗膜は多結晶シリコン膜７゜９．１１の三層から
なっていて、高抵抗膜の長さが短縮されても大きな抵抗
値を維持することができる点で、第１図乃至第１０図に
ついて説明した工程を経て得られた実施例と変わりなく
、しかも、マスク・プロセスは６回であって、１回少な
くなる。
本発明に依る半導体記憶装置に於いては、四個のトラン
ジスタと二個の高抵抗からなり、その高抵抗は絶縁膜を
介して積層され一個所で導通されることで直列接続され
た複数の多結晶シリコン膜からなっている。
ジスタと二個の高抵抗からなり、その高抵抗は絶縁膜を
介して積層され一個所で導通されることで直列接続され
た複数の多結晶シリコン膜からなっている。
前記構成を採ることに依り、負荷として用いられる高抵
抗膜の平面的な長さを短縮しても、その抵抗値を大きく
維持することができ、消費電力が増加するなどの問題は
発生せず、従って、装置を微細化及び高集積化するのに
有効である。
抗膜の平面的な長さを短縮しても、その抵抗値を大きく
維持することができ、消費電力が増加するなどの問題は
発生せず、従って、装置を微細化及び高集積化するのに
有効である。
第１図乃至第１０図は本発明一実施例を製造する場合に
ついて説明する為の工程要所に於ける半導体記憶装置の
要部切断側面図、第１１図は他の実施例を製造する場合
について説明する為の工程要所に於ける半導体記憶装置
の要部切断側面図、第１２図は高抵抗負荷型ＳＲＡＭの
要部回路図、第１３図は高抵抗負荷型ＳＲＡＭの具体的
構成を説明する為の要部平面図、第１４図は第１３図に
見られる線Ｙ−Ｙに沿う要部切断側面図をそれぞれ表し
ている。 図に於いて、１はｐ型シリコン半導体基板、２は５ｉ０
２からなるフィールド絶縁膜、３は５ｔ０２からなるゲ
ート絶縁膜、４Ｔ、２はｎ＋型に１−一ピングされた多
結晶シリコンからなるトランスファ・ゲート・トランジ
スタのゲート電極、４Ｄ１１は同じくｎ＋型にドーピン
グされた多結晶シリコンからなるドライバ・トランジス
タのゲート電極、５Ｓはトランスファ・ゲート・トラン
ジスタのｎ＋型ソース領域、５Ｄは同じくトランスファ
・ゲート・トランジスタのｎ＋型ドレイン領域、５１．
は接地側電源電圧■。を供給する電源ラインであるｎ＋
型不純物拡散領域、６はＳ ｔ Ｏ２からなる眉間絶縁
膜、７はノン・ドープの多結晶シリコンからなる高抵抗
膜、７Ａは正側電源電圧ＶＣＣを供給する電源ラインで
あるｎ＋型不純物拡散領域、８及び１０はＳ ｉ０２か
らなる眉間絶縁膜、９及び１１は多結晶シリコン膜、１
２は５１０２膜とＰＳＧ膜とからなる層間絶縁膜、１３
はＡβからなるビット線をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第４図 半導体装置の要部切断側面図 第５図 第２図 半導体装置の要部切断側面図 第３図 半導体装置の要部切断側面図 第６図 半導体装置の要部切断側面図 第７図 第８図 高抵抗負荷型ＳＲＡＭの要部回路図 第１２図 １Ａ 半導体装置の要部切断側面刃 第１０図 説明する為の要部平面図 第１３図
ついて説明する為の工程要所に於ける半導体記憶装置の
要部切断側面図、第１１図は他の実施例を製造する場合
について説明する為の工程要所に於ける半導体記憶装置
の要部切断側面図、第１２図は高抵抗負荷型ＳＲＡＭの
要部回路図、第１３図は高抵抗負荷型ＳＲＡＭの具体的
構成を説明する為の要部平面図、第１４図は第１３図に
見られる線Ｙ−Ｙに沿う要部切断側面図をそれぞれ表し
ている。 図に於いて、１はｐ型シリコン半導体基板、２は５ｉ０
２からなるフィールド絶縁膜、３は５ｔ０２からなるゲ
ート絶縁膜、４Ｔ、２はｎ＋型に１−一ピングされた多
結晶シリコンからなるトランスファ・ゲート・トランジ
スタのゲート電極、４Ｄ１１は同じくｎ＋型にドーピン
グされた多結晶シリコンからなるドライバ・トランジス
タのゲート電極、５Ｓはトランスファ・ゲート・トラン
ジスタのｎ＋型ソース領域、５Ｄは同じくトランスファ
・ゲート・トランジスタのｎ＋型ドレイン領域、５１．
は接地側電源電圧■。を供給する電源ラインであるｎ＋
型不純物拡散領域、６はＳ ｔ Ｏ２からなる眉間絶縁
膜、７はノン・ドープの多結晶シリコンからなる高抵抗
膜、７Ａは正側電源電圧ＶＣＣを供給する電源ラインで
あるｎ＋型不純物拡散領域、８及び１０はＳ ｉ０２か
らなる眉間絶縁膜、９及び１１は多結晶シリコン膜、１
２は５１０２膜とＰＳＧ膜とからなる層間絶縁膜、１３
はＡβからなるビット線をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第４図 半導体装置の要部切断側面図 第５図 第２図 半導体装置の要部切断側面図 第３図 半導体装置の要部切断側面図 第６図 半導体装置の要部切断側面図 第７図 第８図 高抵抗負荷型ＳＲＡＭの要部回路図 第１２図 １Ａ 半導体装置の要部切断側面刃 第１０図 説明する為の要部平面図 第１３図
Claims (1)
- 【特許請求の範囲】 ゲートとドレインがたすき接続された一対のドライバ・
トランジスタと、 該一対のドライバ・トランジスタのドレインにそれぞれ
別個に接続された高抵抗と、 該ドライバ・トランジスタと該高抵抗との接続点にそれ
ぞれ別個に接続された一対のトランスファ・ゲート・ト
ランジスタと、 該ドライバ・トランジスタ及び高抵抗の直列接続体の一
対が間に介挿される正側電源ライン及び接地側電源ライ
ンと を備え、 該高抵抗は絶縁膜を介して積層され一個所で導通される
ことで直列接続された複数の多結晶シリコン膜で構成さ
れてなること を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063915A JPH02244760A (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063915A JPH02244760A (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244760A true JPH02244760A (ja) | 1990-09-28 |
Family
ID=13243116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063915A Pending JPH02244760A (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6440790B1 (en) | 1997-02-14 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making semiconductor device having an insulating film positioned between two similarly shaped conductive films |
-
1989
- 1989-03-17 JP JP1063915A patent/JPH02244760A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6440790B1 (en) | 1997-02-14 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making semiconductor device having an insulating film positioned between two similarly shaped conductive films |
| KR100363352B1 (ko) * | 1997-02-14 | 2003-01-24 | 미쓰비시덴키 가부시키가이샤 | Sram메모리셀 |
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