JP2003031698A - 半導体記憶装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】 半導体記憶装置の集積化・大容量化を図る。
【解決手段】 基板表面２０Ｓ上に複数のＯＮＯ膜３０
がマトリクス状に形成されており、ＯＮＯ膜３０上にゲ
ート電極が形成されている。基板表面２０Ｓ内にはｎ型
不純物層５０及びｐ型不純物層６０が形成されている。
ｐ型不純物層６０はｎ型不純物層５０間に形成されてい
る。基板表面２０Ｓの平面視においてＯＮＯ膜３０及び
ゲート電極を囲むようにｎ型不純物層５０及びｎ型不純
物層６０が形成されている。
がマトリクス状に形成されており、ＯＮＯ膜３０上にゲ
ート電極が形成されている。基板表面２０Ｓ内にはｎ型
不純物層５０及びｐ型不純物層６０が形成されている。
ｐ型不純物層６０はｎ型不純物層５０間に形成されてい
る。基板表面２０Ｓの平面視においてＯＮＯ膜３０及び
ゲート電極を囲むようにｎ型不純物層５０及びｎ型不純
物層６０が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置の
集積化・大容量化のための技術に関する。
集積化・大容量化のための技術に関する。
【０００２】
【従来の技術】図１８に従来の半導体記憶装置１０Ｐの
１セル分の構造を説明するための断面図を示す。半導体
記憶装置１０Ｐは「ＮＲＯＭ」として知られており、Ｎ
ＲＯＭについては例えば"Extended Abstructs of 1999
Conf. SSDM,1999,pp522-524"に説明を見ることができ
る。
１セル分の構造を説明するための断面図を示す。半導体
記憶装置１０Ｐは「ＮＲＯＭ」として知られており、Ｎ
ＲＯＭについては例えば"Extended Abstructs of 1999
Conf. SSDM,1999,pp522-524"に説明を見ることができ
る。
【０００３】半導体記憶装置１０Ｐにおいて、ｐ型シリ
コン基板２０Ｐ上にＯＮＯ膜３０Ｐ（シリコン酸化膜３
０ＡＰ／シリコン窒化膜３０ＢＰ／シリコン酸化膜３０
ＣＰから成る）及びゲート電極４０Ｐがこの順序で形成
されている。また、シリコン基板２０Ｐの基板表面内に
は１対のｎ型層５１Ｐ，５２Ｐが形成されており、当該
ｎ型層５１Ｐ，５２ＰはＯＮＯ膜３０Ｐの端部付近に形
成されている。従来の半導体記憶装置１０Ｐでは、１つ
のＯＮＯ膜３０Ｐと１つのゲート電極４０Ｐと２つのｎ
型層５１Ｐ，５２Ｐとで以て１つのセル１０ＣＰが規定
される。
コン基板２０Ｐ上にＯＮＯ膜３０Ｐ（シリコン酸化膜３
０ＡＰ／シリコン窒化膜３０ＢＰ／シリコン酸化膜３０
ＣＰから成る）及びゲート電極４０Ｐがこの順序で形成
されている。また、シリコン基板２０Ｐの基板表面内に
は１対のｎ型層５１Ｐ，５２Ｐが形成されており、当該
ｎ型層５１Ｐ，５２ＰはＯＮＯ膜３０Ｐの端部付近に形
成されている。従来の半導体記憶装置１０Ｐでは、１つ
のＯＮＯ膜３０Ｐと１つのゲート電極４０Ｐと２つのｎ
型層５１Ｐ，５２Ｐとで以て１つのセル１０ＣＰが規定
される。
【０００４】半導体記憶装置１０Ｐでは、窒化膜３０Ｂ
Ｐにおけるｎ型層５１Ｐ付近の部分３０Ｂ１Ｐに電子が
存在するか否かで以てビット判定をすると共に、窒化膜
３０ＢＰにおけるｎ型層５２Ｐ付近の部分３０Ｂ２Ｐに
電子が存在するか否かで以てビット判定をする。つま
り、半導体記憶装置１０Ｐの１つのセル１０ＣＰは２ビ
ット分の情報を記憶する装置として機能する。
Ｐにおけるｎ型層５１Ｐ付近の部分３０Ｂ１Ｐに電子が
存在するか否かで以てビット判定をすると共に、窒化膜
３０ＢＰにおけるｎ型層５２Ｐ付近の部分３０Ｂ２Ｐに
電子が存在するか否かで以てビット判定をする。つま
り、半導体記憶装置１０Ｐの１つのセル１０ＣＰは２ビ
ット分の情報を記憶する装置として機能する。
【０００５】具体的には、ｎ型層５１Ｐをソースとし、
ｎ型層５２Ｐをドレインとしてゲート電極４０Ｐに正の
電圧を印加する場合、窒化膜３０ＢＰの上記部分３０Ｂ
Ｐ１に電子が在るか否かで駆動電流のゲ−ト閾値電圧が
異なる。逆にｎ型層５１Ｐをドレインとし、ｎ型層５２
Ｐをソースとしてゲート電極４０Ｐに正の電圧を印加す
る場合には、窒化膜３０ＢＰの上記部分３０ＢＰ２に電
子が在るか否かで駆動電流のゲ−ト閾値電圧が異なる。
ｎ型層５２Ｐをドレインとしてゲート電極４０Ｐに正の
電圧を印加する場合、窒化膜３０ＢＰの上記部分３０Ｂ
Ｐ１に電子が在るか否かで駆動電流のゲ−ト閾値電圧が
異なる。逆にｎ型層５１Ｐをドレインとし、ｎ型層５２
Ｐをソースとしてゲート電極４０Ｐに正の電圧を印加す
る場合には、窒化膜３０ＢＰの上記部分３０ＢＰ２に電
子が在るか否かで駆動電流のゲ−ト閾値電圧が異なる。
【０００６】
【発明が解決しようとする課題】近年、半導体記憶装置
に対して更なる集積化・大容量化が望まれており、本発
明は従来の半導体記憶装置１０Ｐよりも更に集積化・大
容量化が可能な半導体記憶装置を提供することを目的と
する。
に対して更なる集積化・大容量化が望まれており、本発
明は従来の半導体記憶装置１０Ｐよりも更に集積化・大
容量化が可能な半導体記憶装置を提供することを目的と
する。
【０００７】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、基板表面を有する第１導電型の半導体基板
と、前記基板表面上に形成されており、電荷を蓄積可能
な第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して
前記基板表面上に形成された第１ゲート電極と、前記基
板表面の平面視において前記第１ゲート絶縁膜を囲むよ
うに前記基板表面内に形成されており、前記第１導電型
とは反対の第２導電型を有する少なくとも４つの不純物
層とを備え、前記少なくとも４つの不純物層は、前記基
板表面の前記平面視において前記第１ゲート絶縁膜を介
して対向する不純物層の第１の対を複数含み、前記複数
の第１の対の各対がそれぞれ前記半導体基板と前記第１
ゲート絶縁膜と前記第１ゲート電極とを含むＭＩＳＦＥ
Ｔ構造のソース／ドレインを成す。
記憶装置は、基板表面を有する第１導電型の半導体基板
と、前記基板表面上に形成されており、電荷を蓄積可能
な第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して
前記基板表面上に形成された第１ゲート電極と、前記基
板表面の平面視において前記第１ゲート絶縁膜を囲むよ
うに前記基板表面内に形成されており、前記第１導電型
とは反対の第２導電型を有する少なくとも４つの不純物
層とを備え、前記少なくとも４つの不純物層は、前記基
板表面の前記平面視において前記第１ゲート絶縁膜を介
して対向する不純物層の第１の対を複数含み、前記複数
の第１の対の各対がそれぞれ前記半導体基板と前記第１
ゲート絶縁膜と前記第１ゲート電極とを含むＭＩＳＦＥ
Ｔ構造のソース／ドレインを成す。
【０００８】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置であって、前記基板表面上
に形成されており、電荷を蓄積可能な第２ゲート絶縁膜
と、前記第２ゲート絶縁膜を介して前記基板表面上に形
成された第２ゲート電極と、前記基板表面の前記平面視
において前記少なくとも４つの不純物層の一部と共に前
記第２ゲート絶縁膜を囲むように前記基板表面内に形成
されており、前記第２導電型を有する少なくとも２つの
不純物層とを備え、前記少なくとも２つの不純物層及び
前記少なくとも４つの不純物層の前記一部は、前記基板
表面の前記平面視において前記第２ゲート絶縁膜を介し
て対向する不純物層の第２の対を複数含み、前記複数の
第２の対の各対がそれぞれ前記半導体基板と前記第２ゲ
ート絶縁膜と前記第２ゲート電極とを含むＭＩＳＦＥＴ
構造のソース／ドレインを成す。
項１に記載の半導体記憶装置であって、前記基板表面上
に形成されており、電荷を蓄積可能な第２ゲート絶縁膜
と、前記第２ゲート絶縁膜を介して前記基板表面上に形
成された第２ゲート電極と、前記基板表面の前記平面視
において前記少なくとも４つの不純物層の一部と共に前
記第２ゲート絶縁膜を囲むように前記基板表面内に形成
されており、前記第２導電型を有する少なくとも２つの
不純物層とを備え、前記少なくとも２つの不純物層及び
前記少なくとも４つの不純物層の前記一部は、前記基板
表面の前記平面視において前記第２ゲート絶縁膜を介し
て対向する不純物層の第２の対を複数含み、前記複数の
第２の対の各対がそれぞれ前記半導体基板と前記第２ゲ
ート絶縁膜と前記第２ゲート電極とを含むＭＩＳＦＥＴ
構造のソース／ドレインを成す。
【０００９】請求項３に記載の半導体記憶装置は、請求
項１又は請求項２に記載の半導体記憶装置であって、前
記基板表面の前記平面視において前記少なくとも４つの
不純物層と共に前記第１ゲート絶縁膜を囲むように前記
基板表面内に形成されており、前記半導体基板よりも高
い不純物濃度の前記第１導電型を有する第１高濃度層を
更に備える。
項１又は請求項２に記載の半導体記憶装置であって、前
記基板表面の前記平面視において前記少なくとも４つの
不純物層と共に前記第１ゲート絶縁膜を囲むように前記
基板表面内に形成されており、前記半導体基板よりも高
い不純物濃度の前記第１導電型を有する第１高濃度層を
更に備える。
【００１０】請求項４に記載の半導体記憶装置は、請求
項２又は請求項３に記載の半導体記憶装置であって、前
記基板表面の前記平面視において前記少なくとも４つの
不純物層の前記一部及び前記少なくとも２つの不純物層
と共に前記第２ゲート絶縁膜を囲むように前記基板表面
内に形成されており、前記半導体基板よりも高い不純物
濃度の前記第１導電型を有する第２高濃度層を更に備え
る。
項２又は請求項３に記載の半導体記憶装置であって、前
記基板表面の前記平面視において前記少なくとも４つの
不純物層の前記一部及び前記少なくとも２つの不純物層
と共に前記第２ゲート絶縁膜を囲むように前記基板表面
内に形成されており、前記半導体基板よりも高い不純物
濃度の前記第１導電型を有する第２高濃度層を更に備え
る。
【００１１】請求項５に記載の半導体記憶装置は、請求
項１乃至請求項４のいずれかに記載の半導体記憶装置で
あって、前記第１ゲート絶縁膜は、シリコン酸化膜とシ
リコン窒化膜との積層構造を含む。
項１乃至請求項４のいずれかに記載の半導体記憶装置で
あって、前記第１ゲート絶縁膜は、シリコン酸化膜とシ
リコン窒化膜との積層構造を含む。
【００１２】請求項６に記載の半導体記憶装置は、請求
項２乃至請求項５のいずれかに記載の半導体記憶装置で
あって、前記第２ゲート絶縁膜は、シリコン酸化膜とシ
リコン窒化膜との積層構造を含む。
項２乃至請求項５のいずれかに記載の半導体記憶装置で
あって、前記第２ゲート絶縁膜は、シリコン酸化膜とシ
リコン窒化膜との積層構造を含む。
【００１３】
【発明の実施の形態】＜実施の形態１＞図１に実施の形
態１に係る半導体記憶装置１０を説明するための平面図
を示す。なお、説明のために、図１中からビットライン
５０ＬＹ，５０ＬＸを取り除いた平面図を図２に示し、
当該図２中からワードライン４０Ｌを取り除いた平面図
を図３に示す。また、図４に半導体基板（以下、単に
「基板」とも呼ぶ）２０内の不純物層を説明するための
平面図を示す（なお、ＯＮＯ（Oxide-Nitride-Oxide）
膜３０を破線で図示している）。
態１に係る半導体記憶装置１０を説明するための平面図
を示す。なお、説明のために、図１中からビットライン
５０ＬＹ，５０ＬＸを取り除いた平面図を図２に示し、
当該図２中からワードライン４０Ｌを取り除いた平面図
を図３に示す。また、図４に半導体基板（以下、単に
「基板」とも呼ぶ）２０内の不純物層を説明するための
平面図を示す（なお、ＯＮＯ（Oxide-Nitride-Oxide）
膜３０を破線で図示している）。
【００１４】また、図１中から半導体記憶装置１０の１
つのセル１０Ｃ分の構成を抽出して図５に示し、図５中
のＡ−Ａ線及びＢ−Ｂ線における各断面図を図６及び図
７に示す。
つのセル１０Ｃ分の構成を抽出して図５に示し、図５中
のＡ−Ａ線及びＢ−Ｂ線における各断面図を図６及び図
７に示す。
【００１５】なお、図１等の平面図では半導体記憶装置
１０の各構成要素の形状や配置関係（レイアウト）を模
式的に図示しており、例えば図１ではワードライン４０
Ｌ下のコンタクト４０Ｃを便宜的に図示している。ま
た、図面の煩雑化を避けるため、図１等の平面図では図
６等中に図示される構成要素の一部（例えば層間膜７３
〜７５やシリコン窒化膜７２等）の図示化を省略してい
る。
１０の各構成要素の形状や配置関係（レイアウト）を模
式的に図示しており、例えば図１ではワードライン４０
Ｌ下のコンタクト４０Ｃを便宜的に図示している。ま
た、図面の煩雑化を避けるため、図１等の平面図では図
６等中に図示される構成要素の一部（例えば層間膜７３
〜７５やシリコン窒化膜７２等）の図示化を省略してい
る。
【００１６】なお、説明のため、基板２０の表面（以下
「基板表面」とも呼ぶ）２０Ｓに平行に第１〜第４方向
Ｄ１〜Ｄ４を定める。具体的には、第１方向Ｄ１と４５
度を成す方向に第２方向Ｄ２を定め、第１方向Ｄ１と９
０度を成す方向に第３方向Ｄ３を定め、第１方向Ｄ１と
１３５度を成す方向に第４方向Ｄ４を定める。
「基板表面」とも呼ぶ）２０Ｓに平行に第１〜第４方向
Ｄ１〜Ｄ４を定める。具体的には、第１方向Ｄ１と４５
度を成す方向に第２方向Ｄ２を定め、第１方向Ｄ１と９
０度を成す方向に第３方向Ｄ３を定め、第１方向Ｄ１と
１３５度を成す方向に第４方向Ｄ４を定める。
【００１７】半導体記憶装置１０は、ｐ型（ないしは第
１導電型）のシリコンから成る基板２０と、ゲート絶縁
膜としてのＯＮＯ膜３０と、ゲート電極４０と、ｎ型
（ないしは第２導電型）の不純物層５０と、ｐ型の不純
物層（ないしは第１及び第２高濃度層）６０とを備えて
いる。
１導電型）のシリコンから成る基板２０と、ゲート絶縁
膜としてのＯＮＯ膜３０と、ゲート電極４０と、ｎ型
（ないしは第２導電型）の不純物層５０と、ｐ型の不純
物層（ないしは第１及び第２高濃度層）６０とを備えて
いる。
【００１８】詳細には、基板表面２０Ｓ上に複数のＯＮ
Ｏ膜３０が互いに間隔をあけてマトリクス状に配置され
ている。なお、ここでは、一例として、基板表面２０Ｓ
の平面視において（例えば図１〜図４を参照）、第２及
び第４方向Ｄ２，Ｄ４にそれぞれ４つのＯＮＯ膜３０が
並んでおり、１６個のＯＮＯ膜３０が４×４のマトリク
ス状に並んでいる場合を説明する。このようなマトリク
ス状の配置によれば、各ＯＮＯ膜３０間の隙間３０Ｗは
全体として網目状ないしは格子状を成す。また、基板表
面２０Ｓの平面視において各ＯＮＯ膜３０が第２及び第
４方向Ｄ２，Ｄ４に平行な辺を有する４角形の場合を説
明する。
Ｏ膜３０が互いに間隔をあけてマトリクス状に配置され
ている。なお、ここでは、一例として、基板表面２０Ｓ
の平面視において（例えば図１〜図４を参照）、第２及
び第４方向Ｄ２，Ｄ４にそれぞれ４つのＯＮＯ膜３０が
並んでおり、１６個のＯＮＯ膜３０が４×４のマトリク
ス状に並んでいる場合を説明する。このようなマトリク
ス状の配置によれば、各ＯＮＯ膜３０間の隙間３０Ｗは
全体として網目状ないしは格子状を成す。また、基板表
面２０Ｓの平面視において各ＯＮＯ膜３０が第２及び第
４方向Ｄ２，Ｄ４に平行な辺を有する４角形の場合を説
明する。
【００１９】各ＯＮＯ膜３０は、基板表面２０Ｓ上にこ
の順序で形成された底部シリコン酸化膜３０Ａと、シリ
コン窒化膜３０Ｂと、上部シリコン酸化膜３０Ｃとを含
んでいる。なお、一般的にシリコン窒化膜はシリコン酸
化膜よりも電荷を蓄積しやすい。
の順序で形成された底部シリコン酸化膜３０Ａと、シリ
コン窒化膜３０Ｂと、上部シリコン酸化膜３０Ｃとを含
んでいる。なお、一般的にシリコン窒化膜はシリコン酸
化膜よりも電荷を蓄積しやすい。
【００２０】なお、以下、シリコン酸化膜を単に酸化膜
とも呼ぶと共に、底部シリコン酸化膜を底部酸化膜とも
呼び、上部シリコン酸化膜を上部酸化膜とも呼ぶ。ま
た、シリコン窒化膜を単に窒化膜とも呼ぶ。
とも呼ぶと共に、底部シリコン酸化膜を底部酸化膜とも
呼び、上部シリコン酸化膜を上部酸化膜とも呼ぶ。ま
た、シリコン窒化膜を単に窒化膜とも呼ぶ。
【００２１】底部酸化膜３０Ａ及び上部酸化膜３０Ｃの
厚さはそれぞれ５０オングストローム（＝５ｎｍ）から
１５０オングストロームの範囲に設定され、例えば１０
０オングストロームに設定されている。窒化膜３０Ｂの
厚さは２０〜１５０オングストロームの範囲に設定さ
れ、例えば４０オングストロームに設定されている。
厚さはそれぞれ５０オングストローム（＝５ｎｍ）から
１５０オングストロームの範囲に設定され、例えば１０
０オングストロームに設定されている。窒化膜３０Ｂの
厚さは２０〜１５０オングストロームの範囲に設定さ
れ、例えば４０オングストロームに設定されている。
【００２２】そして、ゲート電極４０がＯＮＯ膜３０を
介して基板２０と対面するようにＯＮＯ膜３０上に形成
されている。換言すれば、ゲート電極４０はＯＮＯ膜３
０を介して基板表面２０Ｓ上に形成されている。ゲート
電極４０は例えば１０００〜４０００オングストローム
の厚さのｎ型のポリシリコンから成る。なお、ゲート電
極４０は薄いほど、ゲート電極４０と後述のコンタクト
５０ＣＸ，５０ＣＹとの間の容量をより低減することが
できる。
介して基板２０と対面するようにＯＮＯ膜３０上に形成
されている。換言すれば、ゲート電極４０はＯＮＯ膜３
０を介して基板表面２０Ｓ上に形成されている。ゲート
電極４０は例えば１０００〜４０００オングストローム
の厚さのｎ型のポリシリコンから成る。なお、ゲート電
極４０は薄いほど、ゲート電極４０と後述のコンタクト
５０ＣＸ，５０ＣＹとの間の容量をより低減することが
できる。
【００２３】図４に示すように、ｎ型不純物層５０は互
いには接することなく基板表面２０Ｓ内に形成されてい
る。より具体的には、基板表面２０Ｓの平面視において
各ｎ型不純物層５０は、ＯＮＯ膜３０が形成する隙間３
０の格子状の交差部にあたる位置に形成されている。ｎ
型不純物層５０は当該交差部の周りの４つのＯＮＯ膜３
０の端部（角部）とオーバーラップしており、又、上記
周りの４つのＯＮＯ膜３０の端部（角部）と接してい
る。なお、ｎ型不純物層５０の不純物濃度は例えば１０
21ｃｍ-3オーダー程度である。
いには接することなく基板表面２０Ｓ内に形成されてい
る。より具体的には、基板表面２０Ｓの平面視において
各ｎ型不純物層５０は、ＯＮＯ膜３０が形成する隙間３
０の格子状の交差部にあたる位置に形成されている。ｎ
型不純物層５０は当該交差部の周りの４つのＯＮＯ膜３
０の端部（角部）とオーバーラップしており、又、上記
周りの４つのＯＮＯ膜３０の端部（角部）と接してい
る。なお、ｎ型不純物層５０の不純物濃度は例えば１０
21ｃｍ-3オーダー程度である。
【００２４】図４に示すように、ｐ型不純物層６０は互
いには接することなく基板表面２０Ｓ内に形成されてい
る。より具体的には、ｐ型不純物層６０は第２及び第４
方向Ｄ２，Ｄ４の各方向に並ぶｎ型不純物層５０間に形
成されており、ｎ型不純物層６０に接している。つま
り、ｐ型不純物層６０はｎ型不純物層５０と共にＯＮＯ
膜３０を囲むように配置されている。基板表面２０Ｓの
平面視において各ｐ型不純物層６０はＯＮＯ膜３０の端
部（辺部）とオーバーラップしており、ｐ型不純物層６
０はＯＮＯ膜３０の端部（辺部）と接している。ｐ型不
純物層６０は素子分離として働き、これにより隣接する
ｎ型不純物層５０同士の導通（短絡）が防止されてｎ型
不純物層５０間が確実に分離される。
いには接することなく基板表面２０Ｓ内に形成されてい
る。より具体的には、ｐ型不純物層６０は第２及び第４
方向Ｄ２，Ｄ４の各方向に並ぶｎ型不純物層５０間に形
成されており、ｎ型不純物層６０に接している。つま
り、ｐ型不純物層６０はｎ型不純物層５０と共にＯＮＯ
膜３０を囲むように配置されている。基板表面２０Ｓの
平面視において各ｐ型不純物層６０はＯＮＯ膜３０の端
部（辺部）とオーバーラップしており、ｐ型不純物層６
０はＯＮＯ膜３０の端部（辺部）と接している。ｐ型不
純物層６０は素子分離として働き、これにより隣接する
ｎ型不純物層５０同士の導通（短絡）が防止されてｎ型
不純物層５０間が確実に分離される。
【００２５】ｐ型不純物層６０は基板２０よりも高い不
純物濃度を有している。例えば、基板２０の不純物濃度
は約１０17ｃｍ-3オーダー程度であり、ｐ型不純物層６
０の不純物濃度は約１０20ｃｍ-3オーダー程度である。
このとき、ｐ型不純物層６０が素子分離として確実に働
くように、ｐ型不純物層６０の不純物濃度が設定されて
いる。
純物濃度を有している。例えば、基板２０の不純物濃度
は約１０17ｃｍ-3オーダー程度であり、ｐ型不純物層６
０の不純物濃度は約１０20ｃｍ-3オーダー程度である。
このとき、ｐ型不純物層６０が素子分離として確実に働
くように、ｐ型不純物層６０の不純物濃度が設定されて
いる。
【００２６】半導体記憶装置１０は更に酸化膜７１と、
窒化膜７２と、例えば酸化膜から成る層間膜７３〜７５
と、コンタクトホール４０Ｈ，５０ＨＸ，５０ＨＹと、
コンタクト（プラグとも呼ばれる）４０Ｃ，５０ＣＸ，
５０ＣＹと、ワードライン（ないしは配線）４０Ｌと、
ビットライン（ないしは配線）５０ＬＸ，５０ＬＹとを
備えている。
窒化膜７２と、例えば酸化膜から成る層間膜７３〜７５
と、コンタクトホール４０Ｈ，５０ＨＸ，５０ＨＹと、
コンタクト（プラグとも呼ばれる）４０Ｃ，５０ＣＸ，
５０ＣＹと、ワードライン（ないしは配線）４０Ｌと、
ビットライン（ないしは配線）５０ＬＸ，５０ＬＹとを
備えている。
【００２７】詳細には、基板表面２０Ｓ、ＯＮＯ膜３０
及びゲート電極４０を覆って酸化膜７１及び窒化膜７２
がこの順序で形成されている。酸化膜７１の厚さは例え
ば１００オングストローム程度であり、窒化膜７２の厚
さは例えば５００〜１０００オングストローム程度であ
る。なお、酸化膜７１及び窒化膜７２は、基板表面２０
Ｓ、ＯＮＯ膜３０及びゲート電極４０が形成する基板表
面２０Ｓ上の凹凸形状に沿って形成されている。
及びゲート電極４０を覆って酸化膜７１及び窒化膜７２
がこの順序で形成されている。酸化膜７１の厚さは例え
ば１００オングストローム程度であり、窒化膜７２の厚
さは例えば５００〜１０００オングストローム程度であ
る。なお、酸化膜７１及び窒化膜７２は、基板表面２０
Ｓ、ＯＮＯ膜３０及びゲート電極４０が形成する基板表
面２０Ｓ上の凹凸形状に沿って形成されている。
【００２８】窒化膜７２を覆って層間膜７３が形成され
ている。なお、層間膜７３によって、ＯＮＯ膜３０及び
ゲート電極４０が形成する格子状の隙間３０Ｗ内が埋め
尽くされている。層間膜７３上にワードライン４０Ｌが
形成されている。ワードライン４０Ｌは第４方向Ｄ４に
延在しており、１つのゲート電極４０上方には２本のワ
ードライン４０Ｌが配置されている。
ている。なお、層間膜７３によって、ＯＮＯ膜３０及び
ゲート電極４０が形成する格子状の隙間３０Ｗ内が埋め
尽くされている。層間膜７３上にワードライン４０Ｌが
形成されている。ワードライン４０Ｌは第４方向Ｄ４に
延在しており、１つのゲート電極４０上方には２本のワ
ードライン４０Ｌが配置されている。
【００２９】層間膜７３、窒化膜７２及び酸化膜７１を
貫いてコンタクトホール４０Ｈが形成されている。コン
タクトホール４０Ｈ内にはコンタクト（導電部材）４０
Ｃが充填されている。当該コンタクト４０Ｃはゲート電
極４０及びワードライン４０Ｌに接しており、ゲート電
極４０とワードライン４０Ｌとを電気的に接続する。
貫いてコンタクトホール４０Ｈが形成されている。コン
タクトホール４０Ｈ内にはコンタクト（導電部材）４０
Ｃが充填されている。当該コンタクト４０Ｃはゲート電
極４０及びワードライン４０Ｌに接しており、ゲート電
極４０とワードライン４０Ｌとを電気的に接続する。
【００３０】このとき、例えば図２及び図３に示すよう
に、各ゲート電極４０上のコンタクト４０Ｃ及びコンタ
クトホール４０Ｈは、第２方向Ｄ２には直線状に並んで
いる一方、第４方向Ｄ４にはジグザグに並んでいる。か
かるジグザグ配列に対応して、各コンタクト４０Ｃはゲ
ート電極４０上方の２本のワードライン４０Ｌのいずれ
か一方に接続されている。このとき、第４方向Ｄ４に隣
接するゲート電極４０上のコンタクト４０Ｃは異なるワ
ードライン４０Ｌに繋がっている。
に、各ゲート電極４０上のコンタクト４０Ｃ及びコンタ
クトホール４０Ｈは、第２方向Ｄ２には直線状に並んで
いる一方、第４方向Ｄ４にはジグザグに並んでいる。か
かるジグザグ配列に対応して、各コンタクト４０Ｃはゲ
ート電極４０上方の２本のワードライン４０Ｌのいずれ
か一方に接続されている。このとき、第４方向Ｄ４に隣
接するゲート電極４０上のコンタクト４０Ｃは異なるワ
ードライン４０Ｌに繋がっている。
【００３１】ワードライン４０Ｌ及び層間膜７３を覆っ
て層間膜７４が形成されている。そして、層間膜７４，
７３、窒化膜７２及び酸化膜７１を貫いてコンタクトホ
ール５０ＨＹ（図７参照）が形成されている。なお、コ
ンタクトホール５０ＨＹは層間膜７３、窒化膜７２及び
酸化膜７１を貫くコンタクトホール５０ＨＹ１と、層間
膜７４を貫くコンタクトホール５０ＨＹ２とから成る。
そして、コンタクトホール５０Ｈ内にはコンタクト５０
ＣＹが充填されている。なお、コンタクト５０ＣＹはコ
ンタクトホール５０ＨＹ１内のコンタクト５０ＣＹ１
と、コンタクトホール５０ＨＹ２内のコンタクト５０Ｃ
Ｙ２とから成る。
て層間膜７４が形成されている。そして、層間膜７４，
７３、窒化膜７２及び酸化膜７１を貫いてコンタクトホ
ール５０ＨＹ（図７参照）が形成されている。なお、コ
ンタクトホール５０ＨＹは層間膜７３、窒化膜７２及び
酸化膜７１を貫くコンタクトホール５０ＨＹ１と、層間
膜７４を貫くコンタクトホール５０ＨＹ２とから成る。
そして、コンタクトホール５０Ｈ内にはコンタクト５０
ＣＹが充填されている。なお、コンタクト５０ＣＹはコ
ンタクトホール５０ＨＹ１内のコンタクト５０ＣＹ１
と、コンタクトホール５０ＨＹ２内のコンタクト５０Ｃ
Ｙ２とから成る。
【００３２】図３に示すように、コンタクトホール５０
ＨＹ及びコンタクト５０ＣＹは基板表面２０Ｓの平面視
においてＯＮＯ膜３０が形成する格子状の隙間３０Ｗの
交差部上に、しかも１つおきの交差部上に形成されてい
る。当該コンタクトホール５０ＨＹ及びコンタクト５０
ＣＹは基板表面２０Ｓに至り、従ってｎ型不純物層５０
に至る。
ＨＹ及びコンタクト５０ＣＹは基板表面２０Ｓの平面視
においてＯＮＯ膜３０が形成する格子状の隙間３０Ｗの
交差部上に、しかも１つおきの交差部上に形成されてい
る。当該コンタクトホール５０ＨＹ及びコンタクト５０
ＣＹは基板表面２０Ｓに至り、従ってｎ型不純物層５０
に至る。
【００３３】層間膜７４上にはビットライン５０ＬＹが
第１方向Ｄ１に延在しており、基板表面２０Ｓの平面視
において、第１方向Ｄ１に並ぶコンタクト５０ＣＹの各
列の両側にビットライン５０ＬＹが配置されている。こ
の２本のビットライン５０ＬＹに挟まれた各コンタクト
５０ＣＹはいずれか一方のビットライン５０ＬＹに接し
ており、これによりビットライン５０ＣＹとｎ型不純物
層５０とを電気的に接続する。このとき、第１方向Ｄ１
に隣接するコンタクト５０ＣＹは互いに異なるビットラ
イン５０ＬＹに繋がっている。
第１方向Ｄ１に延在しており、基板表面２０Ｓの平面視
において、第１方向Ｄ１に並ぶコンタクト５０ＣＹの各
列の両側にビットライン５０ＬＹが配置されている。こ
の２本のビットライン５０ＬＹに挟まれた各コンタクト
５０ＣＹはいずれか一方のビットライン５０ＬＹに接し
ており、これによりビットライン５０ＣＹとｎ型不純物
層５０とを電気的に接続する。このとき、第１方向Ｄ１
に隣接するコンタクト５０ＣＹは互いに異なるビットラ
イン５０ＬＹに繋がっている。
【００３４】ビットライン５０ＬＹ及び層間膜７４を覆
って層間膜７５が形成されている。そして、層間膜７
５，７４，７３、窒化膜７２及び酸化膜７１を貫いてコ
ンタクトホール５０ＨＸ（図６参照）が形成されてい
る。なお、コンタクトホール５０ＨＸは層間膜７３、窒
化膜７２及び酸化膜７１を貫くコンタクトホール５０Ｈ
Ｘ１と、層間膜７５，７４を貫くコンタクトホール５０
ＨＸ２とから成る。そして、コンタクトホール５０ＨＸ
内にはコンタクト５０ＣＸが充填されている。なお、コ
ンタクト５０ＣＸはコンタクトホール５０ＨＸ１内のコ
ンタクト５０ＣＸ１と、コンタクトホール５０ＨＸ２内
のコンタクト５０ＣＸ２とから成る。
って層間膜７５が形成されている。そして、層間膜７
５，７４，７３、窒化膜７２及び酸化膜７１を貫いてコ
ンタクトホール５０ＨＸ（図６参照）が形成されてい
る。なお、コンタクトホール５０ＨＸは層間膜７３、窒
化膜７２及び酸化膜７１を貫くコンタクトホール５０Ｈ
Ｘ１と、層間膜７５，７４を貫くコンタクトホール５０
ＨＸ２とから成る。そして、コンタクトホール５０ＨＸ
内にはコンタクト５０ＣＸが充填されている。なお、コ
ンタクト５０ＣＸはコンタクトホール５０ＨＸ１内のコ
ンタクト５０ＣＸ１と、コンタクトホール５０ＨＸ２内
のコンタクト５０ＣＸ２とから成る。
【００３５】図３に示すように、コンタクトホール５０
ＨＸ及びコンタクト５０ＣＸは基板表面２０Ｓの平面視
においてＯＮＯ膜３０が形成する格子状の隙間３０Ｗの
交差部上に、しかも１つおきの交差部上に形成されてい
る。当該コンタクトホール５０ＨＸ及びコンタクト５０
ＣＹは基板表面２０Ｓに至り、従ってｎ型不純物層５０
に至る。
ＨＸ及びコンタクト５０ＣＸは基板表面２０Ｓの平面視
においてＯＮＯ膜３０が形成する格子状の隙間３０Ｗの
交差部上に、しかも１つおきの交差部上に形成されてい
る。当該コンタクトホール５０ＨＸ及びコンタクト５０
ＣＹは基板表面２０Ｓに至り、従ってｎ型不純物層５０
に至る。
【００３６】このとき、当該コンタクトホール５０ＨＸ
と上述のコンタクトホール５０ＨＹとは、すなわちコン
タクト５０ＣＸとコンタクト５０ＣＹとは、第２及び第
４方向Ｄ２，Ｄ４において交互に並んでいる。
と上述のコンタクトホール５０ＨＹとは、すなわちコン
タクト５０ＣＸとコンタクト５０ＣＹとは、第２及び第
４方向Ｄ２，Ｄ４において交互に並んでいる。
【００３７】層間膜７５上にはビットライン５０ＬＸが
第３方向Ｄ３に延在しており、基板表面２０Ｓの平面視
において、第３方向Ｄ３に並ぶコンタクト５０ＣＸの各
列の両側にビットライン５０ＬＸが配置されている。こ
の２本のビットライン５０ＬＸに挟まれた各コンタクト
５０ＣＸはいずれか一方のビットライン５０ＬＸに接し
ており、これによりビットライン５０ＣＸとｎ型不純物
層５０とを電気的に接続する。このとき、第３方向Ｄ３
に隣接するコンタクト５０ＣＸは互いに異なるビットラ
イン５０ＬＸに繋がっている。
第３方向Ｄ３に延在しており、基板表面２０Ｓの平面視
において、第３方向Ｄ３に並ぶコンタクト５０ＣＸの各
列の両側にビットライン５０ＬＸが配置されている。こ
の２本のビットライン５０ＬＸに挟まれた各コンタクト
５０ＣＸはいずれか一方のビットライン５０ＬＸに接し
ており、これによりビットライン５０ＣＸとｎ型不純物
層５０とを電気的に接続する。このとき、第３方向Ｄ３
に隣接するコンタクト５０ＣＸは互いに異なるビットラ
イン５０ＬＸに繋がっている。
【００３８】このような構造を有する半導体記憶装置１
０において、１つのセル１０Ｃは各１つのＯＮＯ膜３０
及びゲート電極４０と、当該ＯＮＯ膜３０及びゲート電
極３０を囲む４つのｎ型不純物層５０とを含んでいる。
ここで、図４に示すように、任意の１つのセル１０Ｃ１
に含まれるＯＮＯ膜（ないしは第１ゲート絶縁膜）３０
及びゲート電極（ないしは第１ゲート電極）４０を囲む
４つのｎ型不純物層５０を時計回りにｎ型不純物層５１
〜５４とも呼ぶ。なお、当該セル１０Ｃ１を囲むｐ型不
純物層６０が第１高濃度層にあたる。
０において、１つのセル１０Ｃは各１つのＯＮＯ膜３０
及びゲート電極４０と、当該ＯＮＯ膜３０及びゲート電
極３０を囲む４つのｎ型不純物層５０とを含んでいる。
ここで、図４に示すように、任意の１つのセル１０Ｃ１
に含まれるＯＮＯ膜（ないしは第１ゲート絶縁膜）３０
及びゲート電極（ないしは第１ゲート電極）４０を囲む
４つのｎ型不純物層５０を時計回りにｎ型不純物層５１
〜５４とも呼ぶ。なお、当該セル１０Ｃ１を囲むｐ型不
純物層６０が第１高濃度層にあたる。
【００３９】特に、セル１０Ｃ１では基板表面２０Ｓの
平面視において、ｎ型不純物層５１，５３の対（ないし
は第１の対）がＯＮＯ膜３０及びゲート電極４０を介し
て対向すると共に、ｎ型不純物層５２，５４の対（ない
しは第１の対）がＯＮＯ膜３０及びゲート電極４０を介
して対向する。このため、当該セル１０Ｃ１は、ｎ型不
純物層５１，５３の対をソース／ドレインとするＭＩＳ
ＦＥＴ構造と、ｎ型不純物層５２，５４の対をソース／
ドレインとするＭＩＳＦＥＴ構造とを備えている。この
とき、両ｎ型不純物層５１，５３間を結ぶ線と両ｎ型不
純物層５２，５４間を結ぶ線とは交差しており、換言す
れば両ＭＩＳＦＥＴ構造のチャネル領域は交差してい
る。なお、上記両ＭＩＳＦＥＴ構造は基板２０とＯＮＯ
膜３０とゲート電極４０とを共有している。
平面視において、ｎ型不純物層５１，５３の対（ないし
は第１の対）がＯＮＯ膜３０及びゲート電極４０を介し
て対向すると共に、ｎ型不純物層５２，５４の対（ない
しは第１の対）がＯＮＯ膜３０及びゲート電極４０を介
して対向する。このため、当該セル１０Ｃ１は、ｎ型不
純物層５１，５３の対をソース／ドレインとするＭＩＳ
ＦＥＴ構造と、ｎ型不純物層５２，５４の対をソース／
ドレインとするＭＩＳＦＥＴ構造とを備えている。この
とき、両ｎ型不純物層５１，５３間を結ぶ線と両ｎ型不
純物層５２，５４間を結ぶ線とは交差しており、換言す
れば両ＭＩＳＦＥＴ構造のチャネル領域は交差してい
る。なお、上記両ＭＩＳＦＥＴ構造は基板２０とＯＮＯ
膜３０とゲート電極４０とを共有している。
【００４０】従って、任意のセル１０Ｃ１は以下のよう
に駆動可能である。なお、ｎ型不純物層５１〜５４と電
気的に接続されたビットライン５０ＬＹ，５０ＬＸをビ
ットライン５１Ｌ〜５４Ｌとも呼ぶ（図５参照）。
に駆動可能である。なお、ｎ型不純物層５１〜５４と電
気的に接続されたビットライン５０ＬＹ，５０ＬＸをビ
ットライン５１Ｌ〜５４Ｌとも呼ぶ（図５参照）。
【００４１】まず、当該セル１０Ｃ１において、ゲート
電極４０に繋がるワードライン４０Ｌに正電圧を印加
し、ビットライン５１Ｌに正電圧を印加し、ビットライ
ン５３Ｌを接地することによって、ビットライン５１Ｌ
に繋がるｎ型不純物層５１をドレインとし、ビットライ
ン５３Ｌに繋がるｎ型不純物層５３をソースとする読み
出しが可能である。逆に、ビットライン５１Ｌを接地
し、ビットライン５３Ｌに正電圧を印加することによっ
て、ｎ型不純物層５１をソースとし、ｎ型不純物層５３
をドレインとする読み出しが可能である。
電極４０に繋がるワードライン４０Ｌに正電圧を印加
し、ビットライン５１Ｌに正電圧を印加し、ビットライ
ン５３Ｌを接地することによって、ビットライン５１Ｌ
に繋がるｎ型不純物層５１をドレインとし、ビットライ
ン５３Ｌに繋がるｎ型不純物層５３をソースとする読み
出しが可能である。逆に、ビットライン５１Ｌを接地
し、ビットライン５３Ｌに正電圧を印加することによっ
て、ｎ型不純物層５１をソースとし、ｎ型不純物層５３
をドレインとする読み出しが可能である。
【００４２】また、ワードライン４０Ｌに正電圧を印加
し、ビットライン５２Ｌに正電圧を印加し、ビットライ
ン５４Ｌを接地することによって、ビットライン５２Ｌ
に繋がるｎ型不純物層５２をドレインとし、ビットライ
ン５４Ｌに繋がるｎ型不純物層５４をソースとする読み
出しが可能である。逆に、ビットライン５２Ｌを接地
し、ビットライン５４Ｌに正電圧を印加することによっ
て、ｎ型不純物層５２をソースとし、ｎ型不純物層５４
をドレインとする読み出しが可能である。
し、ビットライン５２Ｌに正電圧を印加し、ビットライ
ン５４Ｌを接地することによって、ビットライン５２Ｌ
に繋がるｎ型不純物層５２をドレインとし、ビットライ
ン５４Ｌに繋がるｎ型不純物層５４をソースとする読み
出しが可能である。逆に、ビットライン５２Ｌを接地
し、ビットライン５４Ｌに正電圧を印加することによっ
て、ｎ型不純物層５２をソースとし、ｎ型不純物層５４
をドレインとする読み出しが可能である。
【００４３】なお、ゲート電極４０とドレインを成すｎ
型不純物層５０との間に読み出し時よりも高い電圧を印
加することによって、ＯＮＯ膜３０の窒化膜３０Ｂにお
いてドレインを成すｎ型不純物層５０付近に電荷（ここ
では電子）をトラップないし蓄積させることができる
（図１８の窒化膜３０ＢＰの部分３０ＢＰ１，３０ＢＰ
２を参照）。つまり、対応するＭＩＳＦＥＴ構造に書き
込みを行うことができる。
型不純物層５０との間に読み出し時よりも高い電圧を印
加することによって、ＯＮＯ膜３０の窒化膜３０Ｂにお
いてドレインを成すｎ型不純物層５０付近に電荷（ここ
では電子）をトラップないし蓄積させることができる
（図１８の窒化膜３０ＢＰの部分３０ＢＰ１，３０ＢＰ
２を参照）。つまり、対応するＭＩＳＦＥＴ構造に書き
込みを行うことができる。
【００４４】なお、ワードライン４０Ｌ及びビットライ
ン５１Ｌ〜５４Ｌへの印加電圧の組み合わせにより半導
体記憶装置１０中の各セル１０Ｃを選択することができ
る。
ン５１Ｌ〜５４Ｌへの印加電圧の組み合わせにより半導
体記憶装置１０中の各セル１０Ｃを選択することができ
る。
【００４５】このように、半導体記憶装置１０によれば
１つのセルに４ビットの情報を記憶することができ、１
セル中に１つのＭＩＳＦＥＴ構造しか有さない従来の半
導体記憶装置１０Ｐよりも集積化・大容量化を図ること
ができる。
１つのセルに４ビットの情報を記憶することができ、１
セル中に１つのＭＩＳＦＥＴ構造しか有さない従来の半
導体記憶装置１０Ｐよりも集積化・大容量化を図ること
ができる。
【００４６】ところで、半導体記憶装置１０によれば、
図４に示すように上記任意のセル１０Ｃ１と第２方向Ｄ
２において隣接するセル１０Ｃ２は、上記４つのｎ型不
純物層５１〜５４のうちの一部（図４の例ではｎ型不純
物層５３，５４）に隣接するＯＮＯ膜（ないしは第２ゲ
ート絶縁膜）３０及びゲート電極（ないしは第２ゲート
電極）４０を備えている。かかるＯＮＯ膜３０及びゲー
ト電極４０は上記一部のｎ型不純物層５３，５４と共に
ｎ型不純物層５５，５６によって囲まれており、セル１
０Ｃ１，１０Ｃ２はｎ型不純物層５３，５４を共有して
いる。なお、ｎ型不純物５４，５３，５６，５５がこの
順序で時計回りにＯＮＯ膜３０及びゲート電極４０を囲
んでいる。このとき、ｎ型不純物層５３，５６間、ｎ型
不純物層５６，５５間及びｎ型不純物層５５，５４間の
各ｐ型不純物層６０が第２高濃度層にあたる。
図４に示すように上記任意のセル１０Ｃ１と第２方向Ｄ
２において隣接するセル１０Ｃ２は、上記４つのｎ型不
純物層５１〜５４のうちの一部（図４の例ではｎ型不純
物層５３，５４）に隣接するＯＮＯ膜（ないしは第２ゲ
ート絶縁膜）３０及びゲート電極（ないしは第２ゲート
電極）４０を備えている。かかるＯＮＯ膜３０及びゲー
ト電極４０は上記一部のｎ型不純物層５３，５４と共に
ｎ型不純物層５５，５６によって囲まれており、セル１
０Ｃ１，１０Ｃ２はｎ型不純物層５３，５４を共有して
いる。なお、ｎ型不純物５４，５３，５６，５５がこの
順序で時計回りにＯＮＯ膜３０及びゲート電極４０を囲
んでいる。このとき、ｎ型不純物層５３，５６間、ｎ型
不純物層５６，５５間及びｎ型不純物層５５，５４間の
各ｐ型不純物層６０が第２高濃度層にあたる。
【００４７】なお、第２方向Ｄ２に隣接する上記セル１
０Ｃ１，１０Ｃ２と同様に、第４方向Ｄ４に隣接するセ
ル１０Ｃは互いに２つのｎ型不純物層５０を共有してい
る。また、第１及び第３方向Ｄ１，Ｄ３に隣接するセル
１０Ｃは互いに１つのｎ型不純物層５０を共有してい
る。
０Ｃ１，１０Ｃ２と同様に、第４方向Ｄ４に隣接するセ
ル１０Ｃは互いに２つのｎ型不純物層５０を共有してい
る。また、第１及び第３方向Ｄ１，Ｄ３に隣接するセル
１０Ｃは互いに１つのｎ型不純物層５０を共有してい
る。
【００４８】このように、隣接するセル１０Ｃがｎ型不
純物層５０を共有することにより、各セル１０Ｃ毎に４
つのｎ型不純物層５０を設ける場合よりも、集積化を図
ることができる。
純物層５０を共有することにより、各セル１０Ｃ毎に４
つのｎ型不純物層５０を設ける場合よりも、集積化を図
ることができる。
【００４９】なお、上記セル１０Ｃ２では基板表面２０
Ｓの平面視において、ｎ型不純物層５３，５５の対（な
いしは第２の対）がＯＮＯ膜３０を介して対向すると共
に、ｎ型不純物層５４，５６の対（ないしは第２の対）
がＯＮＯ膜３０を介して対向する。このため、上記セル
１０Ｃ１と同様にセル１０Ｃ２は、ｎ型不純物層５３，
５５の対をソース／ドレインとするＭＩＳＦＥＴ構造
と、ｎ型不純物層５４，５６の対をソース／ドレインと
するＭＩＳＦＥＴ構造とを備えている。
Ｓの平面視において、ｎ型不純物層５３，５５の対（な
いしは第２の対）がＯＮＯ膜３０を介して対向すると共
に、ｎ型不純物層５４，５６の対（ないしは第２の対）
がＯＮＯ膜３０を介して対向する。このため、上記セル
１０Ｃ１と同様にセル１０Ｃ２は、ｎ型不純物層５３，
５５の対をソース／ドレインとするＭＩＳＦＥＴ構造
と、ｎ型不純物層５４，５６の対をソース／ドレインと
するＭＩＳＦＥＴ構造とを備えている。
【００５０】次に、上述の図１〜図７に加えて図８〜図
１６の平面図及び断面図をも参照しつつ、半導体記憶装
置１０の製造方法を説明する。
１６の平面図及び断面図をも参照しつつ、半導体記憶装
置１０の製造方法を説明する。
【００５１】まず、図８に示すように、基板２０の表面
２０Ｓ上に酸化膜２３０Ａを低温酸化により形成する。
この酸化工程の温度は例えば８００℃程度に設定する。
続いて、酸化膜２３０Ａ上に窒化膜２３０Ｂ及び酸化膜
２３０Ｃをこの順序で堆積する。その後、酸化膜２３０
Ｃ上にポリシリコン膜２４０を形成し、当該ポリシリコ
ン膜２４０に対してリン等のｎ型の不純物を注入する。
そして、ポリシリコン膜２４０上にフォトレジスト２８
０を形成し、図９に示すように、当該フォトレジスト２
８０をＯＮＯ膜３０及びゲート電極４０（例えば図３参
照）に対応のマトリクス状にパターニングする。なお、
図９中のＣ−Ｃ線における断面の一部が図８にあたる。
２０Ｓ上に酸化膜２３０Ａを低温酸化により形成する。
この酸化工程の温度は例えば８００℃程度に設定する。
続いて、酸化膜２３０Ａ上に窒化膜２３０Ｂ及び酸化膜
２３０Ｃをこの順序で堆積する。その後、酸化膜２３０
Ｃ上にポリシリコン膜２４０を形成し、当該ポリシリコ
ン膜２４０に対してリン等のｎ型の不純物を注入する。
そして、ポリシリコン膜２４０上にフォトレジスト２８
０を形成し、図９に示すように、当該フォトレジスト２
８０をＯＮＯ膜３０及びゲート電極４０（例えば図３参
照）に対応のマトリクス状にパターニングする。なお、
図９中のＣ−Ｃ線における断面の一部が図８にあたる。
【００５２】そして、パターニングされたフォトレジス
ト２８０をマスクにしてポリシリコン膜２４０を異方性
エッチングし、更に酸化膜２３０Ｃ、窒化膜２３０Ｂ及
び酸化膜２３０Ａを異方性エッチングする。かかるエッ
チングにより、図１０に示すように、ポリシリコン膜２
４０からゲート電極４０が形成され、酸化膜２３０Ｃ、
窒化膜２３０Ｂ及び酸化膜２３０ＡからＯＮＯ膜３０の
上部酸化膜３０Ｃ、窒化膜３０Ｂ及び底部酸化膜３０Ａ
が形成される。
ト２８０をマスクにしてポリシリコン膜２４０を異方性
エッチングし、更に酸化膜２３０Ｃ、窒化膜２３０Ｂ及
び酸化膜２３０Ａを異方性エッチングする。かかるエッ
チングにより、図１０に示すように、ポリシリコン膜２
４０からゲート電極４０が形成され、酸化膜２３０Ｃ、
窒化膜２３０Ｂ及び酸化膜２３０ＡからＯＮＯ膜３０の
上部酸化膜３０Ｃ、窒化膜３０Ｂ及び底部酸化膜３０Ａ
が形成される。
【００５３】次に、図１１に示すように、上記パターニ
ングされたフォトレジスト２８０をマスクにしてボロン
等のｐ型不純物２６１を基板表面２０Ｓ内へ注入する。
このときの注入量は例えば１×１０14〜１×１０15ｃｍ
-2に設定する。この注入により、図１１及び図１２に示
すように基板表面２０Ｓ内に基板２０よりも不純物濃度
が高いｐ型不純物層２６０が形成される。なお、図１２
中のＤ−Ｄ線における断面の一部が図１１にあたる。こ
の注入時に又は／及び後述のＲＴＡ時にｐ型不純物２６
１がＯＮＯ膜３０の下へ拡散し、ｐ型不純物層２６０は
ＯＮＯ膜３０の端部と接する。その後、フォトレジスト
２８０を除去する。
ングされたフォトレジスト２８０をマスクにしてボロン
等のｐ型不純物２６１を基板表面２０Ｓ内へ注入する。
このときの注入量は例えば１×１０14〜１×１０15ｃｍ
-2に設定する。この注入により、図１１及び図１２に示
すように基板表面２０Ｓ内に基板２０よりも不純物濃度
が高いｐ型不純物層２６０が形成される。なお、図１２
中のＤ−Ｄ線における断面の一部が図１１にあたる。こ
の注入時に又は／及び後述のＲＴＡ時にｐ型不純物２６
１がＯＮＯ膜３０の下へ拡散し、ｐ型不純物層２６０は
ＯＮＯ膜３０の端部と接する。その後、フォトレジスト
２８０を除去する。
【００５４】次に、例えば１０００℃程度のＲＴＡ（ra
pid thermal annealing）を行い、これによりゲート電
極４０中のｎ型不純物及びｐ型不純物層２６０中のｐ型
不純物２６１を活性化する。
pid thermal annealing）を行い、これによりゲート電
極４０中のｎ型不純物及びｐ型不純物層２６０中のｐ型
不純物２６１を活性化する。
【００５５】そして、図１３に示すように、ゲート電極
４０及びＯＮＯ膜３０及び基板表面２０Ｓを覆うように
酸化膜７１、窒化膜７２、層間膜７３をこの順序で形成
する。次に、図１４及び図１５に示すように、エッチン
グによって層間膜７３、窒化膜７２及び酸化膜７１に、
基板表面２０Ｓに通じるコンタクトホール５０ＨＸ１，
５０ＨＹ１を形成する。なお、図１４中のＥ−Ｅ線にお
ける断面の一部が図１５にあたる。このとき、窒化膜７
２がゲート電極４０を覆っているので、例えばエッチン
グ用マスクのずれ等によってコンタクトホール５０ＨＸ
１，５０ＨＹ１の形成位置がずれたとしてもゲート電極
４０がエッチングされるのを防ぐことができる。
４０及びＯＮＯ膜３０及び基板表面２０Ｓを覆うように
酸化膜７１、窒化膜７２、層間膜７３をこの順序で形成
する。次に、図１４及び図１５に示すように、エッチン
グによって層間膜７３、窒化膜７２及び酸化膜７１に、
基板表面２０Ｓに通じるコンタクトホール５０ＨＸ１，
５０ＨＹ１を形成する。なお、図１４中のＥ−Ｅ線にお
ける断面の一部が図１５にあたる。このとき、窒化膜７
２がゲート電極４０を覆っているので、例えばエッチン
グ用マスクのずれ等によってコンタクトホール５０ＨＸ
１，５０ＨＹ１の形成位置がずれたとしてもゲート電極
４０がエッチングされるのを防ぐことができる。
【００５６】続いて、図１６に示すように、層間膜７３
をマスクとして基板表面２０Ｓ内へ、詳細には上記ｐ型
不純物層２６０（例えば図１５参照）内へ砒素等のｎ型
不純物２５１を注入する。これにより、ｎ型不純物２５
１がコンタクトホール５０ＨＸ１，５０ＨＹ１を介して
基板表面２０Ｓ内に注入され、ｎ型不純物層５０が形成
される。このときの注入量は例えば１０15ｃｍ-2オーダ
ーに設定する。そして、注入したｎ型不純物２５１を例
えば９００〜１０００℃程度のＲＴＡで活性化する。
をマスクとして基板表面２０Ｓ内へ、詳細には上記ｐ型
不純物層２６０（例えば図１５参照）内へ砒素等のｎ型
不純物２５１を注入する。これにより、ｎ型不純物２５
１がコンタクトホール５０ＨＸ１，５０ＨＹ１を介して
基板表面２０Ｓ内に注入され、ｎ型不純物層５０が形成
される。このときの注入量は例えば１０15ｃｍ-2オーダ
ーに設定する。そして、注入したｎ型不純物２５１を例
えば９００〜１０００℃程度のＲＴＡで活性化する。
【００５７】このとき、上記ｐ型不純物層２６０（例え
ば図１１及び図１２参照）のうちでｎ型不純物層５０の
形成後に残った部分がｐ型不純物層６０に成る。このた
め、ｎ型不純物層５０の形成後においてもｐ型不純物層
２６０の一部が、すなわちｐ型不純物層６０が残るよう
にｐ型不純物２６１の上述の注入量を設定する。
ば図１１及び図１２参照）のうちでｎ型不純物層５０の
形成後に残った部分がｐ型不純物層６０に成る。このた
め、ｎ型不純物層５０の形成後においてもｐ型不純物層
２６０の一部が、すなわちｐ型不純物層６０が残るよう
にｐ型不純物２６１の上述の注入量を設定する。
【００５８】その後、コンタクトホール５０ＨＸ１，５
０ＨＹ１内にコンタクト５０ＣＸ１，５０ＣＹ１を形成
する。
０ＨＹ１内にコンタクト５０ＣＸ１，５０ＣＹ１を形成
する。
【００５９】次に、層間膜７３、窒化膜７２及び酸化膜
７１に、ゲート電極４０に通じるコンタクトホール４０
Ｈを形成する。そして、当該コンタクトホール４０Ｈ内
にコンタクト４０Ｃを形成し、層間膜７３上にワードラ
イン４０Ｌを形成する。
７１に、ゲート電極４０に通じるコンタクトホール４０
Ｈを形成する。そして、当該コンタクトホール４０Ｈ内
にコンタクト４０Ｃを形成し、層間膜７３上にワードラ
イン４０Ｌを形成する。
【００６０】そして、ワードライン４０Ｌ及び層間膜７
３を覆って層間膜７４を形成し、層間膜７４にコンタク
トホール５０ＨＹ２を形成する。なお、これにより２つ
のコンタクトホール５０ＨＹ１，５０ＨＹ２から成るコ
ンタクトホール５０ＨＹが形成される。続いて、コンタ
クトホール５０ＨＹ２内にコンタクト５０ＣＹ２を形成
する。なお、これにより２つのコンタクト５０ＣＹ１，
５０ＣＹ２から成るコンタクト５０ＣＹが形成される。
その後、コンタクト５０ＣＹ２に、すなわちコンタクト
５０ＣＹに繋がるビットライン５０ＬＹを形成する。
３を覆って層間膜７４を形成し、層間膜７４にコンタク
トホール５０ＨＹ２を形成する。なお、これにより２つ
のコンタクトホール５０ＨＹ１，５０ＨＹ２から成るコ
ンタクトホール５０ＨＹが形成される。続いて、コンタ
クトホール５０ＨＹ２内にコンタクト５０ＣＹ２を形成
する。なお、これにより２つのコンタクト５０ＣＹ１，
５０ＣＹ２から成るコンタクト５０ＣＹが形成される。
その後、コンタクト５０ＣＹ２に、すなわちコンタクト
５０ＣＹに繋がるビットライン５０ＬＹを形成する。
【００６１】更に、ビットライン５０ＬＹ及び層間膜７
４を覆って層間膜７５を形成し、層間膜７５にコンタク
トホール５０ＨＸ２を形成する。なお、これにより２つ
のコンタクトホール５０ＨＸ１，５０ＨＸ２から成るコ
ンタクトホール５０ＨＸが形成される。続いて、コンタ
クトホール５０ＨＸ２内にコンタクト５０ＣＸ２を形成
する。なお、これにより２つのコンタクト５０ＣＸ１，
５０ＣＸ２から成るコンタクト５０ＣＸが形成される。
その後、コンタクト５０ＣＸ２に、すなわちコンタクト
５０ＣＸに繋がるビットライン５０ＬＸを形成する。
４を覆って層間膜７５を形成し、層間膜７５にコンタク
トホール５０ＨＸ２を形成する。なお、これにより２つ
のコンタクトホール５０ＨＸ１，５０ＨＸ２から成るコ
ンタクトホール５０ＨＸが形成される。続いて、コンタ
クトホール５０ＨＸ２内にコンタクト５０ＣＸ２を形成
する。なお、これにより２つのコンタクト５０ＣＸ１，
５０ＣＸ２から成るコンタクト５０ＣＸが形成される。
その後、コンタクト５０ＣＸ２に、すなわちコンタクト
５０ＣＸに繋がるビットライン５０ＬＸを形成する。
【００６２】以上の工程により、半導体記憶装置１０が
完成する（図１、図６及び図７参照）。
完成する（図１、図６及び図７参照）。
【００６３】ところで、図１７の模式的な平面図（レイ
アウト図）に示すように、ＯＮＯ膜３０及びゲート電極
４０を基板表面２０Ｓの平面視上で６角形に形成しても
良い。このとき、当該６角形の各角部付近にｎ型不純物
層５０を形成し、６角形の辺部付近にｐ型不純物層６０
を形成する。これにより、交互に並ぶｎ型不純物層５０
及びｐ型不純物層６０によってＯＮＯ膜３０及びゲート
電極４０が囲まれる。かかる構造によれば、１つのセル
１０Ｃは、基板表面２０Ｓの平面視においてＯＮＯ膜３
０及びゲート電極４０を介して対向する３対のｎ型不純
物層５０を有している。すなわち、１つのセル１０Ｃは
３つのＭＩＳＦＥＴ構造を有しており、６ビットの情報
を記憶することができる。
アウト図）に示すように、ＯＮＯ膜３０及びゲート電極
４０を基板表面２０Ｓの平面視上で６角形に形成しても
良い。このとき、当該６角形の各角部付近にｎ型不純物
層５０を形成し、６角形の辺部付近にｐ型不純物層６０
を形成する。これにより、交互に並ぶｎ型不純物層５０
及びｐ型不純物層６０によってＯＮＯ膜３０及びゲート
電極４０が囲まれる。かかる構造によれば、１つのセル
１０Ｃは、基板表面２０Ｓの平面視においてＯＮＯ膜３
０及びゲート電極４０を介して対向する３対のｎ型不純
物層５０を有している。すなわち、１つのセル１０Ｃは
３つのＭＩＳＦＥＴ構造を有しており、６ビットの情報
を記憶することができる。
【００６４】つまり、ＯＮＯ膜３０及びゲート電極４０
を介して対向するｎ型不純物層５０がＮ対あれば、１つ
のセル１０ＣにＮ個のＭＩＳＦＥＴ構造を与えることが
でき、その結果、１つのセル１０ＣでＮビットの情報を
記憶することができる。
を介して対向するｎ型不純物層５０がＮ対あれば、１つ
のセル１０ＣにＮ個のＭＩＳＦＥＴ構造を与えることが
でき、その結果、１つのセル１０ＣでＮビットの情報を
記憶することができる。
【００６５】なお、ＯＮＯ膜３０及びゲート電極４０を
基板表面２０Ｓの平面視において円形にしても良い。
基板表面２０Ｓの平面視において円形にしても良い。
【００６６】更に、ＯＮＯ膜３０に変えて、電荷を蓄積
可能な他の構造の絶縁膜をゲート絶縁膜として用いるこ
とも可能である。例えば、ＯＮＯ膜３０（例えば図６参
照）の底部酸化膜３０Ａを除いた２層構造や上部酸化膜
３０Ｃを取り除いた２層構造のゲート絶縁膜が適用可能
である。なお、半導体記憶装置１０において上記２層構
造のゲート絶縁膜とＯＮＯ膜３０とを混在させても構わ
ない。
可能な他の構造の絶縁膜をゲート絶縁膜として用いるこ
とも可能である。例えば、ＯＮＯ膜３０（例えば図６参
照）の底部酸化膜３０Ａを除いた２層構造や上部酸化膜
３０Ｃを取り除いた２層構造のゲート絶縁膜が適用可能
である。なお、半導体記憶装置１０において上記２層構
造のゲート絶縁膜とＯＮＯ膜３０とを混在させても構わ
ない。
【００６７】また、半導体記憶装置１０においてｐ型及
びｎ型の導電型を互いに入れ替えても構わないし、基板
２０等にシリコン以外の半導体材料を用いても構わな
い。また、ワードライン４０Ｗ、ビットライン５０Ｌ
Ｙ，５０ＬＸの積層順序や延在方向は上述の場合に限ら
れない。
びｎ型の導電型を互いに入れ替えても構わないし、基板
２０等にシリコン以外の半導体材料を用いても構わな
い。また、ワードライン４０Ｗ、ビットライン５０Ｌ
Ｙ，５０ＬＸの積層順序や延在方向は上述の場合に限ら
れない。
【００６８】
【発明の効果】請求項１に係る発明によれば、半導体記
憶装置は各１つの第１ゲート絶縁膜及び第１ゲート電極
に対して（換言すれば１つのセル中に）複数の（少なく
とも２つの）ＭＩＳＦＥＴ構造を有している。このた
め、１つのセル中に１つのＭＩＳＦＥＴ構造しか有さな
い従来の半導体記憶装置と比較して、１セルの記憶ビッ
ト数を増大させることができ、半導体記憶装置の集積化
・大容量化を図ることができる。
憶装置は各１つの第１ゲート絶縁膜及び第１ゲート電極
に対して（換言すれば１つのセル中に）複数の（少なく
とも２つの）ＭＩＳＦＥＴ構造を有している。このた
め、１つのセル中に１つのＭＩＳＦＥＴ構造しか有さな
い従来の半導体記憶装置と比較して、１セルの記憶ビッ
ト数を増大させることができ、半導体記憶装置の集積化
・大容量化を図ることができる。
【００６９】請求項２に係る発明によれば、第１ゲート
絶縁膜及び第１ゲート電極を含むＭＩＳＦＥＴ構造（な
いしはセル）と第２ゲート絶縁膜及び第２ゲート電極を
含むＭＩＳＦＥＴ構造（ないしはセル）とで少なくとも
４つの不純物層の一部を共有する。このため、上記両セ
ルそれぞれに上記少なくとも４つの不純物層を設ける場
合よりも、集積化を図ることができる。
絶縁膜及び第１ゲート電極を含むＭＩＳＦＥＴ構造（な
いしはセル）と第２ゲート絶縁膜及び第２ゲート電極を
含むＭＩＳＦＥＴ構造（ないしはセル）とで少なくとも
４つの不純物層の一部を共有する。このため、上記両セ
ルそれぞれに上記少なくとも４つの不純物層を設ける場
合よりも、集積化を図ることができる。
【００７０】請求項３に係る発明によれば、第１高濃度
層が素子分離として働くので、上記少なくとも４つの不
純物層の各不純物層間を確実に分離することができる。
層が素子分離として働くので、上記少なくとも４つの不
純物層の各不純物層間を確実に分離することができる。
【００７１】請求項４に係る発明によれば、第２高濃度
層が素子分離として働くので、上記少なくとも４つの不
純物層の一部及び少なくとも２つの不純物層の各不純物
層間を確実に分離することができる。
層が素子分離として働くので、上記少なくとも４つの不
純物層の一部及び少なくとも２つの不純物層の各不純物
層間を確実に分離することができる。
【００７２】請求項５に係る発明によれば、シリコン窒
化膜に電荷を蓄積可能な第１ゲート絶縁膜を提供するこ
とができる。
化膜に電荷を蓄積可能な第１ゲート絶縁膜を提供するこ
とができる。
【００７３】請求項６に係る発明によれば、シリコン窒
化膜に電荷を蓄積可能な第２ゲート絶縁膜を提供するこ
とができる。
化膜に電荷を蓄積可能な第２ゲート絶縁膜を提供するこ
とができる。
【図１】 実施の形態１に係る半導体記憶装置を説明す
るための平面図である。
るための平面図である。
【図２】 実施の形態１に係る半導体記憶装置を説明す
るための平面図である。
るための平面図である。
【図３】 実施の形態１に係る半導体記憶装置を説明す
るための平面図である。
るための平面図である。
【図４】 実施の形態１に係る半導体記憶装置を説明す
るための平面図である。
るための平面図である。
【図５】 実施の形態１に係る半導体記憶装置の１つの
セルを説明するための平面図である。
セルを説明するための平面図である。
【図６】 実施の形態１に係る半導体記憶装置を説明す
るための断面図である。
るための断面図である。
【図７】 実施の形態１に係る半導体記憶装置を説明す
るための断面図である。
るための断面図である。
【図８】 実施の形態１に係る半導体記憶装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図９】 実施の形態１に係る半導体記憶装置の製造方
法を説明するための平面図である。
法を説明するための平面図である。
【図１０】 実施の形態１に係る半導体記憶装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１１】 実施の形態１に係る半導体記憶装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１２】 実施の形態１に係る半導体記憶装置の製造
方法を説明するための平面図である。
方法を説明するための平面図である。
【図１３】 実施の形態１に係る半導体記憶装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１４】 実施の形態１に係る半導体記憶装置の製造
方法を説明するための平面図である。
方法を説明するための平面図である。
【図１５】 実施の形態１に係る半導体記憶装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１６】 実施の形態１に係る半導体記憶装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１７】 実施の形態１に係る他の半導体記憶装置を
説明するための平面図である。
説明するための平面図である。
【図１８】 従来の半導体記憶装置を説明するための断
面図である。
面図である。
１０ 半導体記憶装置、２０ 半導体基板、２０Ｓ 基
板表面、３０ ＯＮＯ膜（第１，第２ゲート絶縁膜）、
３０Ａ 底部シリコン酸化膜、３０Ｂ シリコン窒化
膜、３０Ｃ 上部シリコン酸化膜、４０ ゲート電極
（第１，第２ゲート電極）、５０〜５６ ｎ型不純物層
（不純物層）、６０ ｐ型不純物層（第１，第２高濃度
層）。
板表面、３０ ＯＮＯ膜（第１，第２ゲート絶縁膜）、
３０Ａ 底部シリコン酸化膜、３０Ｂ シリコン窒化
膜、３０Ｃ 上部シリコン酸化膜、４０ ゲート電極
（第１，第２ゲート電極）、５０〜５６ ｎ型不純物層
（不純物層）、６０ ｐ型不純物層（第１，第２高濃度
層）。
─────────────────────────────────────────────────────
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Ｆターム(参考） 5F083 EP18 EP22 EP43 EP44 GA09
JA04 JA56 LA01 LA12 LA16
LA21 MA02 MA06 MA16 MA19
MA20 NA04 PR34 PR36 ZA21
5F101 BA46 BB02 BD04 BD13 BD38
BE02 BE05 BF05 BH16 BH19
Claims (6)
- 【請求項１】 基板表面を有する第１導電型の半導体基
板と、 前記基板表面上に形成されており、電荷を蓄積可能な第
１ゲート絶縁膜と、 前記第１ゲート絶縁膜を介して前記基板表面上に形成さ
れた第１ゲート電極と、 前記基板表面の平面視において前記第１ゲート絶縁膜を
囲むように前記基板表面内に形成されており、前記第１
導電型とは反対の第２導電型を有する少なくとも４つの
不純物層とを備え、 前記少なくとも４つの不純物層は、前記基板表面の前記
平面視において前記第１ゲート絶縁膜を介して対向する
不純物層の第１の対を複数含み、 前記複数の第１の対の各対がそれぞれ前記半導体基板と
前記第１ゲート絶縁膜と前記第１ゲート電極とを含むＭ
ＩＳＦＥＴ構造のソース／ドレインを成す、半導体記憶
装置。 - 【請求項２】 請求項１に記載の半導体記憶装置であっ
て、 前記基板表面上に形成されており、電荷を蓄積可能な第
２ゲート絶縁膜と、 前記第２ゲート絶縁膜を介して前記基板表面上に形成さ
れた第２ゲート電極と、 前記基板表面の前記平面視において前記少なくとも４つ
の不純物層の一部と共に前記第２ゲート絶縁膜を囲むよ
うに前記基板表面内に形成されており、前記第２導電型
を有する少なくとも２つの不純物層とを備え、 前記少なくとも２つの不純物層及び前記少なくとも４つ
の不純物層の前記一部は、前記基板表面の前記平面視に
おいて前記第２ゲート絶縁膜を介して対向する不純物層
の第２の対を複数含み、 前記複数の第２の対の各対がそれぞれ前記半導体基板と
前記第２ゲート絶縁膜と前記第２ゲート電極とを含むＭ
ＩＳＦＥＴ構造のソース／ドレインを成す、半導体記憶
装置。 - 【請求項３】 請求項１又は請求項２に記載の半導体記
憶装置であって、 前記基板表面の前記平面視において前記少なくとも４つ
の不純物層と共に前記第１ゲート絶縁膜を囲むように前
記基板表面内に形成されており、前記半導体基板よりも
高い不純物濃度の前記第１導電型を有する第１高濃度層
を更に備える、半導体記憶装置。 - 【請求項４】 請求項２又は請求項３に記載の半導体記
憶装置であって、 前記基板表面の前記平面視において前記少なくとも４つ
の不純物層の前記一部及び前記少なくとも２つの不純物
層と共に前記第２ゲート絶縁膜を囲むように前記基板表
面内に形成されており、前記半導体基板よりも高い不純
物濃度の前記第１導電型を有する第２高濃度層を更に備
える、半導体記憶装置。 - 【請求項５】 請求項１乃至請求項４のいずれかに記載
の半導体記憶装置であって、 前記第１ゲート絶縁膜は、シリコン酸化膜とシリコン窒
化膜との積層構造を含む、半導体記憶装置。 - 【請求項６】 請求項２乃至請求項５のいずれかに記載
の半導体記憶装置であって、 前記第２ゲート絶縁膜は、シリコン酸化膜とシリコン窒
化膜との積層構造を含む、半導体記憶装置。
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