KR20000053579A

KR20000053579A - 반도체 장치의 제조 방법, 불휘발성 반도체 메모리 장치및 그 제조 방법

Info

Publication number: KR20000053579A
Application number: KR1020000003026A
Authority: KR
Inventors: 히사무네요시아끼; 나까따히데또시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1999-01-22
Filing date: 2000-01-22
Publication date: 2000-08-25
Also published as: JP2000216363A; US20020102794A1; KR100348836B1; JP3201370B2; US6770533B2; US6373096B1

Abstract

반도체 장치를 제조하는 방법, 불휘발성 반도체 메모리 장치 및 이를 제조하는 방법이 제공되는데, 메모리 장치는 복수의 메모리 셀을 갖고, 매립된 확산층은 신호 라인의 역할을 하고, 하부 플로팅 게이트의 반대 단부들 각각에 인접하여 배치된 확산층은 광 정렬기에서 발생하는 미스얼라인먼트로부터 야기되는 폭의 변화가 없다. 메모리 장치에서, 예를 들어, 플로팅 게이트는 게이트 산화막을 통해 P형 반도체 기판의 활성 영역내에 형성되고, N형 드레인 영역 및 N형 소스 영역은 플로팅 게이트의 반대 단부들에 형성되고, 한 쌍의 소자 분리용 차폐 전극은 메모리 셀들중 인접한 것들을 덮기 위해 드레인 영역과 소스 영역 둘다의 외부에 있는 플로팅 게이트에 평행으로 연장한다.

Description

반도체 장치의 제조 방법, 불휘발성 반도체 메모리 장치 및 그 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 장치의 제조 방법, 불휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 매립 확산층을 하나의 신호선으로서 이용하는 반도체 장치의 제조 방법, 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.

통상적인 반도체 장치로서 알려진 반도체 메모리 장치는 휘발성 메모리와; 불휘발성 메모리, 2가지 타입으로 분류된다. 이들 메모리들 중에서, 휘발성인 것들은 전원이 턴오프될 때 저장된 데이타를 상실하지만, 불휘발성인 것들은 전원이 턴오프될 때 조차도 저장된 데이타를 유지할 수 있다. 전자 또는 휘발성 메모리는 RAM(Random Access Memory)로서 알려져 있고, 후자 또는 불휘발성 메모리는 ROM(Read Only Memory)로서 알려져 있다.

전술된 반도체 장치중에서, 특히 ROM들은 다양한 타입의 정보 처리 장치에 사용된다. 이들 ROM, EPROM(Erasable and Programmable ROM) 및 EEP(Electrically Erasable and Programable ROM)은 널리 사용되고 있다. EPROM에서, 저장된 정보는 자외선을 인가함으로써 소거될 수 있고, 재차 전기적으로 저장될 수도 있다. 한편, EEP에서, 저장된 정보는 전기적으로 소거되고 재차 저장될 수도 있다. 더욱이, EEPROM중에서, 정보의 블럭 소거 및 바이트 기록 동작을 행할 수 있는 것들은 플래쉬 메모리로서 알려져 있으며, 통상적인 종래의 메모리 수단인 플로피 디스크와 하드 디스크를 대체할 수 있는 능력이 있다.

그러한 기록 가능한 것들 중 어느 하나와 불휘발성 반도체 메모리 장치는 MIS(Metal Insulator Semiconductor)형 구조를 가지고, 금속 게이트는 적층된 구조를 가지며, 이는 절연막 내에 매립된 플로팅 게이트; 및 절연막을 통하여 플로팅 게이트 상에 형성된 컨트롤 게이트로 구성된다. 동작에 있어서, 정보는 반도체 메모리 장치에서 다른 메모리 셀들과 전기적으로 절연된 메모리 셀의 플로팅 게이트에 전하를 주입함으로써 불휘발성 메모리 장치의 메모리 셀에 저장되며, 여기서 플로팅 게이트는 전원이 턴오프될 때 조차도 주입된 전하를 유지할 수 있다.

일본 특허 공개 번호 평6-283721에 개시된 바와 같이 그러한 종래의 불휘발성 반도체 메모리 장치와 그 제조 방법에서는, 예를 들면 전술된 플로팅 게이트의 대향 말단 부분에 인접하여 놓여지도록 매립 확산층들을 반도체 영역에 형성하여, 매립 확산층들이 반도체 메모리 장치의 비트라인으로서 사용되도록 한다. 도 30은 전술된 종래 형태의 불휘발성 반도체 메모리 장치의 평면도를 나타낸다. 도 31은 도 30의 라인 A-A를 따라 절단한 종래의 불휘발성 반도체 메모리 장치의 단면도를 나타낸다. 도 30과 도 31에 나타난 바와 같이, 예를 들면, 소자 분리 영역에 의해 정의된 활성 영역 또는 P형 반도체 기판(51) 내에 형성된 산화막(52)에서, 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55)는 차례로 형성되고 게이트 산화막(53)을 통하여 서로 절연된다. 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55) 양측의 외부 말단부에 인접하여 형성되도록 P형 반도체 기판(51) 내에 형성되는 것은 N형 드레인 영역(56, 57)이다. 게다가, 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55) 사이에 배치되도록 P형 반도체 기판(51) 내에 형성되는 것은 N형 소스 영역(58)이다. 제1 메모리 트랜지스터는 제1 플로팅 게이트(54), N형 드레인 영역(56) 및 N형 소스 영역(58)으로 구성된다. 한편, 제2 메모리 트랜지스터는 제2 플로팅 게이트(55), N형 드레인 영역(57) 및 N형 소스 영역(58)로 구성된다. 전술된 것으로부터 명백한 바와 같이, N형 소스 영역(58)은 제1 및 제2 메모리 트랜지스터에 양측에 사용된다.

제1 플로팅 게이트(54)와 제2 플로팅 게이트(55)는 절연막(60)으로 피복되며, 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 구성된 적층막인 일명 "ONO(Oxide-Nitride-Oxide)"로 명명된다. 이 절연막(60)을 통하여 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55) 상에 형성되는 것은 컨트롤 게이트(61)이다. 일반적으로, 제1 플로팅 게이트(54), 제2 플로팅 게이트(55) 및 컨트롤 게이트(61)는 폴리실리콘으로 이루어진다.

도 30에 나타난 바와 같이, 불휘발성 메모리 장치의 전술된 구조에서, 이들 영역(56, 57, 58) 각각은 매립 확산층으로 구성되며, 반도체 메모리 장치의 복수개의 메모리 셀들을 도포하는 비트라인으로서 기능하고, 여기서 메모리 셀들은 서로 인접하여 배치된다. 한편, 도 30으로부터 명백한 바와 같이, 컨트롤 게이트(61)은 비트 라인(56, 57, 58) 각각의 세로 방향에 거의 수직한 방향으로 신장하며 워드라인으로서 기능한다. 다음으로, 도 32a, 32b, 32c, 33a 및 33b를 참조하여, 종래의 불휘발성 반도체 메모리 장치를 제조하는 방법이 프로세싱 단계순으로 기술될 것이다.

우선, 도 32a에 나타난 바와 같이, 실리콘 질화막으로 이루어진 산화 방지 마스크막(63)이 실리콘 산화물의 버퍼막(62)을 통하여 P형 반도체 기판(51)의 활성 영역에 형성되고나서, 일명 LOCOS("Local Oxidation of Silicon) 프로세스로서 알려져 있는 산화 공정이 수행되어, 필드 산화막으로서 기능하는 소자 절연 산화막(52)가 형성되게 된다.

다음으로, 버퍼막(62)과 산화 방지 마스크막(63)이 제거된다. 그후, 도 32b에 나타난 바와 같이, 게이트 산화막(53)은 일반적인 산화 공정을 통해 활성 영역을 도포하도록 형성된다. 다음으로, CVD(Chemical Vapor Deposition) 공정을 사용함으로써, 폴리실리콘으로 이루어진 제1 도전층(64)은 반도체 기판(51)의 전체 표면 상에 형성된다. 여기서, 층 또는 막이 다른 막 또는 기판 상에 형성되는 것으로서 참조될 때 그러한 다른 막 또는 기판상에 직접적으로형성되거나 개재막이 그들 사이에 개재될 수도 있다는 것을 알 수 있을 것이다. 전술된 CVD 프로세스에 후속하여, 도 32c에 나타난 바와 같이, 레지스트막(65)이 포토리소그라피 공정을 사용함으로써 형성되어 제1 도전층(64)용 플로팅 게이트가 형성되어야 할 영역을 도포한다. 그러한 환경하에서, 제1 도전층(64)은 패터닝 프로세싱되어, 제1 도전층(64)으로 이루어진 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55)는 나란히 형성되고 서로 이격되어 형성되어 동일 방향으로 연장된다. 전술된 제1 도전층(64)의 패터닝 프로세스를 통하여 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55)를 형성할 시, 포토리소그라피 공정에서의 마스크 정렬 단계는 이미 형성되어진 소자 분리용 산화막(52)을 기준으로 하여 형성된다.

그후, 아세닉 등과 같은 N형 불순물은 마스크로서 기능하는 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55)를 사용하여 셀프 얼라인 방식으로 활성 영역에 주입된다. 다음으로, 도 33a에 나타난 바와 같이, 그렇게 형성된 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55)가 열처리되어, N형 드레인 영역(56, 57)과 N형 소스 영역(58)은 매립 확산층으로서 형성되고 사용된다. 산화 공정이 전술된 열처리의 완료후에 수행될 때, N형 불순물이 고농도로 도핑된 이들 확산층들(56, 57)의 표면의 산화가 진행된다. 그 결과, 도 33b에 나타난 바와 같이, 게이트 산화막(53)보다 막 두께가 더 두꺼운 산화막이 형성된다. 이어서, 모든 드레인 영역(56, 57)과 소스 영역(58)은 산화막(66)으로 도포되기 때문에, 반도체 기판(51) 내에 매립되어 매립 확산층으로서 기능하게 된다.

다음으로, 도 33b에 나타난 바와 같이, CVD 프로세스를 사용함으로써, ONO로 이루어진 플로팅 게이트 피복 절연막(60)은 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55) 둘다를 피복하도록 형성된다. 이후, CVD 프로세스를 사용함으로써, 폴리실리콘으로 이루어진 제2 도전층(67)은 반도체 기판(51)의 전체 표면 상에 형성되고나서 패터닝되어 컨트롤 게이트(61)를 형성하여, 도 30과 31에 나타난 종래 형태의 불휘발성 반도체 메모리 장치가 제조된다.

그러나, 전술된 일본 특허 공개번호 평6-283721에 개시된 불휘발성 반도체 메모리 장치를 제조하기 위한 종래의 방법은 도전층의 패터닝 동작을 통한 플로팅 게이트의 형성시, 일부 미스얼라인먼트가 포토리소그라피 공정 동안 기준 위치를 제공하는 소자 분리용 산화막에 대해 발생하는 단점이 있다. 그러한 미스얼라인먼트의 존재로 인해, 플로팅 게이트의 외부 말단 부분에 인접하여 배치된 매립 확산층들 중에서, 좌측 것은 우측것과는 폭이 다르다.

바꾸어 말하자면, 도 32a, 32b, 32c, 33a 및 33b에 나타난 불휘발성 반도체 장치의 종래의 제조 방법에서, 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55)가 제1 도전층(64)을 패터닝함으로써 형성될 때, 제1 도전층(64) 상에 레지스트막(65)을 미리 형성하는데 필요하며, 여기서 레지스트막(65)은 마스크로서 기능한다. 이이서, 반도체 기판(51) 상에 마스크의 마스크 정렬 동작은 소자 분리용 산화막(52)의 일부를 마스크의 기준 위치로서 사용함으로써 수행된다.

그러나, 그러한 마스크 정렬 동작은 광 정렬기에 발생하는 일부 기계적인 미스얼라인먼트을 필연적으로 포함하기 때문에, 매우 미세한 프로세싱을 요구하는 오늘날의 포토리소그라피 기술에 대한 프로세싱 정확도가 부적절하다. 도 32c에서, 광 정렬기에 발생하는 전술된 기계적인 미스얼라인먼트의 존재로 인해, 레지스트막(65)은 설계된 위치로부터 우측 또는 좌측 위치로 약간 빗겨나간다. 레지스트막(65)의 위치의 그러한 편차의 결과로서, 드레인 영역(56, 57)과 소스 영역(58)중 어느 하나는 폭이 변한다. 바꾸어 말하자면, 이들 영역들(56, 57, 58)은 서로 그 폭이 동일하지 않다.

따라서, 제1 플로팅 게이트(54)와 제2 플로팅 게이트(55)의 외부 말단부에 인접 배치된 비트 라인으로서 사용된 매립된 확산층들 각각은 그 폭이 변화한다. 이들 매립층들의 폭의 변화는 매립 확산층들의 전기 저항의 대응 변화에 기인하다. 이들 사실로 인해, 종래의 불휘발성 반도체 메모리 장치는 판독 전류가 변화하고, 종종 데이타 판독의 에러가 발생한다. 특히, 다치값을 갖는 데이타를 저장하기 위한 복수개의 메모리 셀들을 포함하는 종래의 불휘발성 반도체 메모리 장치에서, 즉 보다 구체적으로 3개 이상의 수를 갖는 판독 데이타가 데이타로서 판정되고 회복되는 종래의 불휘발성 반도체 메모리 장치에서, 판독 전류의 사소한 변화에도 판독 데이타의 오류가 발생한다.

한편, 도 34는 매립 확산층들이 단일 플로팅 게이트의 대향하는 말단 부분에 인접 배치되어 있는 다른 종래의 불휘발성 반도체 메모리 장치를 나타낸다. 도 34로부터 명백한 바와 같이, 전술된 미스얼라인먼트는 종래의 불휘발성 반도체 메모리 장치의 성능에 영향을 준다.

전술된 관점으로부터, 본 발명의 목적은 반도체의 제조 방법, 불휘발성 반도체 메모리 장치 및 그 제조 방법을 제공하기 위한 것으로, 여기서 반도체 및 불휘발성 반도체 메모리 장치는 플로팅 게이트의 각 외부 말단부에 인접하여 배치되는 매립 확산층의 폭의 변화와는 무관하며, 이러한 매립 확산층의 폭의 변화는 광 정렬기에 발생하는 기계적인 미스얼라인먼트에 의해 유발된다.

본 발명의 제1 특징에 따르면, 게이트 전극 및 상기 게이트 전극의 반대 단부들 각각에 인접하여 배치된 확산층을 구비한 반도체 장치를 제조하는 방법은, 절연막을 통해 반도체 기판 상에 도전층을 형성하는 단계; 차폐 전극과 함께 상기 게이트 전극을 형성하도록 상기 도전층을 패터닝하는 단계-상기 차폐 전극은 상기 게이트 전극에 평행하게 연장하도록 상기 게이트 전극의 반대 단부들 각각에 인접하여 배치됨-; 트랜지스터 셀들중 인접한 것들을 덮는 상기 확산층을 형성하기 위해 상기 게이트 전극과 상기 차폐 전극 둘다를 마스크로 사용하여 자기 정렬 방식으로 상기 반도체 기판내로 불순물을 주입하는 단계; 및 상기 트랜지스터 셀들 각각내의 상기 게이트 전극을 절연하는 단계를 포함한다.

본 발명의 제2 특징에 따르면, 하부 플로팅 게이트, 절연막을 통해 상기 하부 플로팅 게이트 상에 형성된 제어 게이트, 상기 하부 플로팅 게이트의 반대 단부들 각각에 인접하여 배치된 확산층을 각각 포함하는 복수의 집적 불휘발성 반도체 메모리를 구비하는 불휘발성 반도체 메모리 장치는, 소자 분리용 차폐 전극이 상기 하부 플로팅 게이트의 상기 반대 단부들에 인접하여 배치된 상기 확산층 외부에 형성되고, 상기 소자 분리용 차폐 전극은 상기 불휘발성 메모리 셀들중 인접한 것들을 덮도록 상기 하부 플로팅 게이트에 평행하게 연장된다.

전술된 제2 특징에서, 상기 하부 플로팅 게이트보다 영역 크기가 큰 상부 플로팅 게이트가 상기 하부 플로팅 게이트 상에 형성되는 것이 바람직한 모드이다.

또한, 하부 플로팅 게이트는 제1 플로팅 게이트 및 상기 제1 플로팅 게이트에 평행하게 연장한 제2 플로팅 게이트로 구성되고, 상기 제1 및 상기 제2 플로팅 게이트 둘다와 공통이 되도록 상기 제1과 상기 제2 플로팅 게이트 사이의 영역과 인접하여 공통 확산층이 배치되는 것이 바람직하다.

또한, 상기 하부 플로팅 게이트는 소정의 도전 물질로 이루어지고, 상기 소자 분리 전극도 그 물질로 이루어지는 것이 바람직하다. 전술된 불휘발성 반도체 메모리 장치에서, 바람직하기로는 상기 소정의 도전 물질은 폴리실리콘으로 구성되는 것이다.

또한, 상기 확산층은 상기 불휘발성 반도체 메모리 셀들중 인접한 것들을 덮는 것이 바람직하다.

또한, 상기 하부 플로팅 게이트는 상기 불휘발성 반도체 메모리 셀들 각각에서 절연되는 것이 바람직하다.

또한, 상기 확산층은 상기 불휘발성 반도체 메모리 셀들 각각의 소스 영역 또는 드레인 영역으로 구성되는 것이 바람직하다.

또한, 상기 소자 분리용 차폐 전극은 접지 전위 또는 전원 전위로 유지되는 것이 바람직하다.

더욱이, 확산층들은 비트라인의 역할을 하는 것이 바람직하다.

본 발명의 제3 특징에 따르면, 하부 플로팅 게이트, 절연막을 통해 상기 하부 플로팅 게이트 상에 형성된 제어 게이트, 상기 하부 플로팅 게이트의 반대 단부들 각각에 인접하여 배치된 확산층을 각각 포함하는 복수의 집적 불휘발성 반도체 메모리를 구비하는 불휘발성 반도체 메모리 장치를 제조하는 방법은 절연막을 통해 반도체 기판 상에 제1 도전층을 형성하는 단계; 소자 분리용 차폐 전극과 함께 상기 하부 플로팅 게이트를 형성하도록 상기 제1 도전층을 패터닝하는 단계-상기 차폐 전극은 상기 하부 플로팅 게이트에 평행하게 연장하도록 상기 게이트 전극의 반대 단부들 각각에 인접하여 배치됨-; 및 상기 확산층을 형성하도록 상기 하부 플로팅 게이트 및 상기 소자 분리용 차폐 전극 둘다를 마스크로 사용하여 자기 정렬 방식으로 상기 반도체 기판내로 불순믈을 주입하는 단계를 포함한다.

전술된 제3 특징에서, 상기 소자 분리용 차폐 전극과 함께 상기 하부 플로팅 게이트를 형성하도록 상기 제1 도전층을 패터닝하는 단계에서, 상기 제1 플로팅 게이트에 평행하게 연장하는 제1 플로팅 게이트 및 제2 플로팅 게이트가 형성되는 것이 바람직하다.

또한, 상기 확산층을 형성하기 위해 상기 하부 플로팅 게이트와 상기 소자 분리용 차폐 전극 둘다를 마스크로 사용하여 자기 정렬 방식으로 상기 반도체 기판내로 상기 불순물을 주입하는 상기 단계에서, 상기 확산층은 상기 불휘발성 메모리 셀들중 인접한 것들을 덮도록 형성되는 것이 바람직하다.

또한, 상기 방법은 상기 하부 플로팅 게이트를 덮기 위한 플로팅 게이트를 덮는 절연막을 형성하는 단계-플로팅 게이트를 덮는 상기 절연막을 형성하는 상기 단계는 상기 확산층을 형성하기 위해 상기 하부 플로팅 게이트와 상기 소자 분리용 차폐 전극 둘다를 마스크로 사용하여 자기 정렬 방식으로 상기 반도체 기판내로 상기 불순물을 주입하는 상기 단계 이후에 이루어짐-; 플로팅 게이트를 덮는 상기 절연층을 덮기 위한 제2 도전층을 형성하는 단계; 상기 하부 플로팅 게이트 및 상기 소자 분리용 차폐 전극 각각의 종방향에 실질적으로 수직한 방향으로 연장하는 상기 제어 게이트를 형셩하기 위해 상기 제2 도전층을 패터닝하는 단계; 및 상기 제어 게이트 바로 아래의 상기 하부 플로팅 게이트의 부분만이 남도록 상기 제어 게이트를 마스크로 사용하여 자기 정렬 방식으로 상기 하부 플로팅 게이트를 패터닝하는 단계를 더 포함하는 것이 바람직하다.

또한, 상기 제2 도전층을 패터닝하는 상기 단계는 제2 도전층을 덮는 절연막으로 상기 제2 도전층을 덮고; 마스크 절연막을 형성하도록 상기 제2 도전층을 덮는 절연막을 패터닝하고; 상기 마스크 절연막을 마스크로 사용함으로써 수행되는 것이 바람직하다.

또한, 하부 플로팅 게이트를 패터닝하는 상기 단계는 상기 소자 분리용 차폐 전극이 레지스트 막으로 덮히는 상태에서 자기 정렬 방식으로 상기 레지스트 막 및 상기 절연막 둘다를 마스크로 사용하여 수행되는 것이 바람직하다.

또한, 상기 플로팅 게이트를 덮는 절연막을 형성하는 상기 단계가 수행되기 전에 상기 하부 플로팅 게이트를 제3 도전층으로 덮고, 상기 제3 도전층이 상기 하부 플로팅 게이트보다 영역 크기가 크도록 상기 제3 도전층을 패터닝하여, 상부 플로팅 게이트를 형성함으로써, 제3 도전층을 형성하는 단계를 더 포함하는 것이 바람직하다.

또한, 상기 제1, 제2 및 상기 제3 도전층 각각은 폴리실리콘으로 이루어지는 것이 바람직하다.

전술된 구성을 사용함으로써, 하부 플로팅 게이트는 이 하부 플로팅 게이트의 반대 단부에 인접하여 배치된 소자 분리용 차폐 전극과 동시에 형성되는데, 여기서 소자 분리용 차폐 전극은 하부 플로팅 게이트와 평행하게 신장한다. 따라서, 본 발명에서,

소자 분리용 산화막의 위치를 참조하여 하부 플로팅 게이트를 형성하는데 사용된 레지스트 패터닝 마스크에 대해 일부 미스얼라인먼트가 발생할 때 조차도 확산층에 형성될 좌측 영역과 우측 영역 둘다 서로 폭이 상이한지에 대해 걱정할 필요가 없다. 이것은 하부 플로팅 게이트가 이 하부 플로팅 게이트의 반대 단부에 인접하여 형성된 소자 분리용 차폐 전극의 형성과 동시에 형성되기 때문이며, 여기서 소자 분리용 차폐 전극은 하부 플로팅 게이트와 평행하게 연장된다.

그 결과, 본 발명에서는 하부 플로팅 게이트의 반대 단부에 인접하여 배치된 매립 확산층들의 폭의 변화를 제거할 수 있으며, 이러한 폭의 변화는 광 정렬기에 의해 발생하는 미스얼라인먼트에 기인한 것이다.

도 1은 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시예를 나타낸 평면도.

도 2는 도 1의 라인 A-A를 따라 절단한, 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 나타낸 단면도.

도 3은 도 1의 라인 B-B를 따라 절단한, 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 나타낸 단면도.

도 4는 도 1의 라인 C-C를 따라 절단한, 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 나타낸 단면도.

도 5는 도 1에 나타난 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 나타낸 사시도.

도 6a, 6b 및 6c는 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 제조하는 방법의 제조 단계들을 연속적으로 나타낸 것으로서, 도 6a, 6b 및 6c는 각각 도 2, 3 및 4에 대응하는, 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시예의 반도체 기판의 단면도.

도 7a, 7b 및 7c는 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 제조하는 방법의 제조 단계들을 연속적으로 나타낸 것으로서, 도 7a, 7b 및 7c는 각각 도 2, 3 및 4에 대응하는, 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시예의 반도체 기판의 단면도.

도 8a, 8b 및 8c는 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 제조하는 방법의 제조 단계들을 연속적으로 나타낸 것으로서, 도 8a, 8b 및 8c는 각각 도 2, 3 및 4에 대응하는, 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시예의 반도체 기판의 단면도.

도 9a, 9b 및 9c는 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 제조하는 방법의 제조 단계들을 연속적으로 나타낸 것으로서, 도 9a, 9b 및 9c는 각각 도 2, 3 및 4에 대응하는, 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시예의 반도체 기판의 단면도.

도 10a, 10b 및 10c는 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 제조하는 방법의 제조 단계들을 연속적으로 나타낸 것으로서, 도 10a, 10b 및 10c는 각각 도 2, 3 및 4에 대응하는, 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시예의 반도체 기판의 단면도.

도 11a, 11b 및 11c는 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 제조하는 방법의 제조 단계들을 연속적으로 나타낸 것으로서, 도 11a, 11b 및 11c는 각각 도 2, 3 및 4에 대응하는, 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시예의 반도체 기판의 단면도.

도 12a, 12b 및 12c는 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치를 제조하는 방법의 제조 단계들을 연속적으로 나타낸 것으로서, 도 12a, 12b 및 12c는 각각 도 2, 3 및 4에 대응하는, 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시예의 반도체 기판의 단면도.

도 13은 본 발명의 제2 실시예의 불휘발성 반도체 메모리 장치를 나타낸 평면도.

도 14는 도 13의 라인 A-A를 따라 절단한, 본 발명의 제2 실시예의 불휘발성 반도체 메모리 장치를 나타낸 단면도.

도 15는 도 13의 라인 B-B를 따라 절단한, 본 발명의 제2 실시예의 불휘발성 반도체 메모리 장치를 나타낸 단면도.

도 16은 도 13의 라인 C-C를 따라 절단한, 본 발명의 제2 실시예의 불휘발성 반도체 메모리 장치를 나타낸 단면도.

도 17은 도 13에 나타난 본 발명의 제2 실시예의 불휘발성 반도체 메모리 장치를 나타낸 사시도.

도 18a, 18b 및 18c는 본 발명의 제2 실시예의 불휘발성 반도체 메모리 장치를 제조하는 방법의 제조 단계들을 연속적으로 나타낸 것으로서, 도 18a, 18b 및 18c는 각각 도 2, 3 및 4에 대응하는, 본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예의 반도체 기판의 단면도.

도 19a, 19b 및 19c는 본 발명의 제2 실시예의 불휘발성 반도체 메모리 장치를 제조하는 방법의 제조 단계들을 연속적으로 나타낸 것으로서, 도 19a, 19b 및 19c는 각각 도 2, 3 및 4에 대응하는, 본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예의 반도체 기판의 단면도.

도 20a, 20b 및 20c는 본 발명의 제2 실시예의 불휘발성 반도체 메모리 장치를 제조하는 방법의 제조 단계들을 연속적으로 나타낸 것으로서, 도 20a, 20b 및 20c는 각각 도 2, 3 및 4에 대응하는, 본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예의 반도체 기판의 단면도.

도 21은 본 발명의 제3 실시예의 불휘발성 반도체 메모리 장치를 나타낸 평면도.

도 22는 도 21의 라인 A-A를 따라 절단한, 본 발명의 제3 실시예의 불휘발성 반도체 메모리 장치를 나타낸 단면도.

도 23은 도 21의 라인 B-B를 따라 절단한, 본 발명의 제3 실시예의 불휘발성 반도체 메모리 장치를 나타낸 단면도.

도 24는 도 21의 라인 C-C를 따라 절단한, 본 발명의 제3 실시예의 불휘발성 반도체 메모리 장치를 나타낸 단면도.

도 25는 도 21에 나타난 본 발명의 제3 실시예의 불휘발성 반도체 메모리 장치를 나타낸 사시도.

도 26은 본 발명의 불휘발성 반도체 메모리 장치를 나타내는 AND(separate source line)형 회로도로서, 여기서 매립 확산층이 비트 라인으로서 사용됨.

도 27은 본 발명의 불휘발성 반도체 메모리 장치를 나타내는 공통 소스 라인형 회로도로서, 여기서 매립 확산층들은 비트 라인으로 사용됨.

도 28은 본 발명의 불휘발성 반도체 메모리 장치를 나타내며 가상 접지 단자를 포함하는 공통 소스 라인형 회로도로서, 여기서 매립 확산층은 비트라인으로 사용됨.

도 29는 본 발명의 불휘발성 반도체 메모리 장치를 나타내는 VGS(Virtual Graound Array)형 회로도로서, 여기서 매립 확산층은 비트 라인으로 사용됨.

도 30은 종래 기술의 불휘발성 반도체 메모리 장치를 나타낸 평면도.

도 31은 도 30의 라인 A-A를 따라 절단한, 종래의 불휘발성 반도체 메모리 장치를 나타낸 단면도.

도 32a, 32b 및 32c는 종래의 불휘발성 반도체 메모리 장치의 단면도를 연속적으로 나타낸 도면으로서, 종래의 불휘발성 반도체 메모리 장치를 제조하는 종래 방법을 제조 단계순으로 나타낸 도면.

도 33a, 33b 및 33c는 종래의 불휘발성 반도체 메모리 장치의 단면도를 연속적으로 나타낸 도면으로서, 종래의 불휘발성 반도체 메모리 장치를 제조하는 종래 방법을 제조 단계순으로 나타낸 도면.

도 34는 종래의 불휘발성 반도체 메모리 장치의 단면도로서, 메모리 장치의 구조를 도시한 도면.

<도면의 주요부분에 대한 부호의 설명>

1 : P형 반도체 기판

2 : 활성 영역

3 : 게이트 산화막

4, 4A, 4B : 플로팅 게이트

6, 6A, 6B : N형 드레인 영역

8 : N형 소스 영역

9 : 소자 분리용 차폐 전극

11 : 컨트롤 게이트

첨부된 도면을 참조하고 본 발명의 실시예들을 이용하여, 본 발명을 실행하는 데 가장 바람직한 방식을 상세히 설명할 것이다.

그러나, 본 발명은 다양한 여러 가지 형태로 구현될 수 있으며, 본 명세서에서 설명하는 실시예들에 한정되는 것으로 해석되어서는 안된다; 오히려, 이러한 실시예들은 본 개시가 철저하고 완전하도록 제공되어, 본 기술 분야의 숙련자에게 본 발명의 범위를 완전하게 알릴 수 있을 것이다.

첨부된 도면에 있어서, 막 및 영역의 두께를 명확하게 하기 위해 강조하여 도시하였다. 도면 전체를 통하여 유사한 참조 번호는 유사한 부품을 가리키는 것이다.

부언하면, 층 또는 막이 다른 막 또는 기판 "상에" 있다고 기술하는 것은 상기 다른 막 또는 기판의 바로 위에 존재하거나 또는 개재한 막들이 그 사이에 존재할 수 있다는 것을 이해하여야 한다.

제1 실시예

도 1 내지 도 12c는 본 발명의 불휘발성 반도체 기억 장치의 제1 실시예를 도시한다. 이 도면들 중에서, 도 6a 내지 도 12c는 본 발명의 불휘발성 반도체 기억 장치의 제조 방법을 도시한다.

도 1 내지 도 5에 도시된 바와 같이, 본 발명의 불휘발성 반도체 기억 장치의 제1 실시예에 있어서, 예를 들면: 하부 플로팅 게이트(4)는 게이트 산화막(3)을 통해 P형 반도체 기판(1)의 활성 영역(2)에 형성되고; N형 드레인 영역(6) 및 N형 소스 영역(8)은 게이트 산화막(3)을 통해 하부 플로팅 게이트(4)의 대향 단부들에 인접하도록 배치된다. 또한, N형 드레인 영역(6) 및 N형 소스 영역(8) 모두의 외부에는 한 쌍의 소자 분리용 차폐 전극들(9)이 배치되는데, 상기 소자 분리용 차폐 전극들(9)은 메모리 셀들 중 인접한 셀들을 피복하도록 하부 플로팅 게이트(4)에 평행하게 연장된다. 이러한 소자 분리용 차폐 전극들(9)은 활성 영역(2)의 폭을 한정한다. 하부 플로팅 게이트(4), 드레인 영역(6), 소스 영역(8), 및 소자 분리용 차폐 전극(9) 중 어느 것이든지 비트 라인 BL의 길이 방향으로 연장된다.

하부 플로팅 게이트(4)는, 예컨대 ONO(즉, Oxide-Nitride-Oxide) 적층막 등과 같은 적절한 막으로 구성된 플로팅 게이트 피복용 절연막(16)으로 피복된다. 상기 절연막(16)을 통해, 컨트롤 게이트(11)는 비트 라인 BL의 길이 방향에 실질적으로 수직인 방향으로 연장되도록 하부 플로팅 게이트(4) 상에 형성된다. 예를 들면, 하부 플로팅 게이트(4), 소자 분리용 차폐 전극(9), 및 컨트롤 게이트(11)는 폴리실리콘으로 이루어 진다. 여기서, 하부 플로팅 게이트(4)를 본 발명의 불휘발성 반도체 기억 장치의 메모리 셀 각각의 컨트롤 게이트(11)의 바로 아래의 위치에만 배치하여 각 메모리 셀들을 절연시킨다.

상기 구조로 된 본 발명의 불휘발성 반도체 기억 장치의 제1 실시예에 있어서, 드레인 영역(6) 및 소스 영역(8) 모두는 메모리 셀들 중 인접한 셀들을 피복하도록 매립 확산층들로 구성되는데: 드레인 영역(6)은 비트 라인 BL으로서 사용되고; 컨트롤 게이트(11)는 각 영역들(6, 8)의 길이 방향에 실질적으로 수직인 방향으로 연장하여, 워드 라인 WL의 역할을 한다. 한편, 상술한 소자 분리용 차폐 전극(9)은 접지 전위 또는 소스 전위로 유지된다.

이제, 도 6a 내지 도 12c를 참조하여, 본 발명의 불휘발성 반도체 기억 장치의 제조 방법을 공정 단계 순으로 설명할 것이다. 부언하면, 도 6a 내지 도 12c에서, 각 도면의 각 제목에 나타나는 첨자 "a", "b", 및 "c"는 각각 도 1의 선 A-A, 선 B-B, 및 선 C-C를 따라 절취한 반도체 기억 장치들의 단면도를 표시하는 것이다.

먼저, 도 6a, 도 6b, 및 도 6c에 도시된 바와 같이, 막 두께가 8 내지 15㎚인 게이트 산화막(3)을 열 산화 공정을 통해서 P형 반도체 기판(1)의 전 표면에 형성한다. 그 다음, CVD 공정을 이용하여, 막 두께가 100 내지 200㎚인 제1 폴리실리콘막(13)을 게이트 산화막(3) 상에 형성한다. 그 다음, 포토리소그래피 공정을 이용하여, 제1 폴리실리콘막(13)의 선정된 부분을 레지스트막(14)으로 피복하는데, 선정된 부분들은 하부 플로팅 게이트(4) 및 소자 분리용 차폐 전극(9)으로 형성한다.

그 다음, 레지스트막(14)을 마스크로서 이용하여 에칭함으로써, 제1 폴리실리콘막(13)을 패터닝하여, 모든 하부 플로팅 게이트(4) 및 소자 분리용 차폐 전극(9)이 실질적으로 형성되는데, 소자 분리용 차폐 전극(9)은 하부 플로팅 게이트(4)와 평행하게 연장하므로, 비트 라인 BL을 따라 연장하게 된다. 상술한 바와 같이, 하부 플로팅 게이트(4) 및 종래의 소자 분리 산화막(52)에 대응하는 소자 분리용 차폐 전극(9)을 동시에 패터닝하고 형성함으로써, 좌측 확산층은 우측 확산층과 그 폭이 다르게 될 우려가 없는데, 그 이유는 좌측 및 우측 확산층 간의 폭의 차이가, 소자 분리 산화막(52)에 의해 제공되는 기준 위치를 참조하여 하부 플로팅 게이트(4)를 형성하기 위한 레지스트 패터닝에 사용되는 마스크의 얼라인먼트시 유발되는 미스얼라인먼트(misalignment)에 기인하기 때문이다.

그 다음, 예컨대 비소 이온과 같은 N형 불순물을, 하부 플로팅 게이트(4) 및 소자 분리용 차폐 전극(9)을 마스크로서 사용하는 셀프 얼라인(self-align) 방식으로 P형 반도체 기판(1)에 주입한다.

그 다음, 도 8a, 도 8b, 및 도 8c에 도시된 바와 같이, P형 반도체 기판(1)을 열처리하여, 반도체 기판(1)에서 확산된 상기 주입된 비소 이온이 N형 드레인 영역(6) 및 N형 소스 영역(8)을 형성하게 한다.

상술한 바와 같이, 둘 다 동시에 형성된 소자 분리용 차폐 전극(9) 및 하부 플로팅 게이트(4)를 사용하여 셀프 얼라인 방식으로 매립 확산층에 드레인 영역(6) 및 소스 영역(8)을 모두 형성함으로써, 하부 플로팅 게이트(4)의 대향 단부들 각각에 매립 확산층을 형성할 수 있는데, 좌측 매립 확산층은 실질적으로 우측 매립 확산층과 폭이 동일하다. 결과적으로, 종래의 기술과 비교할 때 본 발명에서는, 하부 플로팅 게이트(4)의 대향 단부들에 인접하게 배치된 매립 확산층들의 폭에는 차이가 없다. 그러므로, 매립 확산층의 저항에 변동이 없게 되어 본 발명의 불휘발성 반도체 기억 장치의 다양한 특성들을 향상시키는데, 이는 판독 특성과 같은 이러한 특성들은 매립 확산층들의 저항의 변동에 영향을 받기 때문이다.

이제, CVD 공정을 이용하여, 실리콘 산화막(15)을 반도체 기판(1)의 전 표면에 형성한다. 그 다음, 에치 백 공정 또는 CMP(즉, Chemical Mechanical Polishing) 공정을 이용하여, 실리콘 산화막(15)의 불필요한 부분을 제거하여, 실리콘 산화막(15)의 표면을 평탄화한다.

그 다음, 도 9a, 도 9b, 및 도 9c에 도시된 바와 같이, CVD 공정을 이용하여, 플로팅 게이트 피복용 절연막(16)을 반도체 기판(1)의 전 표면에 형성하여, 하부 플로팅 게이트(4) 및 소자 분리용 차폐 전극(9)을 피복하는데, 플로팅 게이트 피복용 절연막(16)은 막 두께가 약 8㎚인 실리콘 산화막, 약 8㎚인 실리콘 질화막, 및 약 8㎚인 실리콘 산화막을 이 순서로 함께 적막시켜 형성된 ONO막으로 구성한다.

그 다음, 도 10a, 도 10b, 및 도 10c에 도시된 바와 같이, CVD 공정을 사용하여, 막 두께가 100 내지 200㎚인 제2 폴리실리콘막(17)을 플로팅 게이트 피복용 절연막(16)의 전 표면에 형성한다. 그 다음, CVD 공정을 사용하여, 막 두께가 50 내지 150㎚인 실리콘 산화막(18)을 제2 폴리실리콘막(17)의 전 표면에 형성한다.

그 다음, 포토리소그래피 공정을 이용하여, 실리콘 산화막(18)의 선정된 부분을 레지스트막 (도시되지 않음)으로 도포하는데, 실리콘 산화막(18)의 선정된 부분은 (이후에 형성되는) 컨트롤 게이트(11)의 외형에 해당한다. 그 다음, 도 11a, 도 11b, 및 도 11c에 도시된 바와 같이, 워드 라인 WL을 따라 연장하는 컨트롤 게이트(11)를 형성한다. 컨트롤 게이트(11)는 에칭 마스크의 역할을 하는 레지스트막 (도시되지 않음)을 사용하여 실리콘 산화막(18) 및 제2 실리콘막(17)을 모두 패터닝함으로서 형성한다. 이 때, 도 11b의 단면도에 도시된 구조에서는, 컨트롤 게이트가 형성되어 있지 않다. 결과적으로, 제2 폴리실리콘막(17)이 제거된다.

다음으로, 도 12a, 도 12b, 및 도 12c에 도시된 바와 같이, 소자 분리용 차폐 전극(9) 위에 레지스트막(20)을 형성한다. 그 다음, 실리콘 산화막(18)을 마스크로서 사용하여 셀프 얼라인 방식으로, 레지스트막(20)으로 피복된 실리콘 산화막(18)을 에칭 공정하여, 비트 라인 BL을 따라 연장하는 하부 플로팅 게이트(4)를 패터닝함으로써, 컨트롤 게이트(11) 바로 아래에 배치된 하부 플로팅 게이트(4)가 잔존하게 한다. 이 때문에, 하부 플로팅 게이트(4)는 다른 메모리 셀들 중 인접한 셀들로부터 대응하는 메모리 셀과 함께 분리된다. 즉, 이 때, 반도체 기판(1)의 단면도를 도시하는 도 12b에 도시된 바와 같이, 하부 플로팅 게이트(4)를 에칭으로 제거하므로, 하부 플로팅 게이트는 존재하지 않는다.

다음으로, 레지스트막(20)을 제거함으로써, 본 발명의 불휘발성 반도체 기억 장치의 제1 실시예를 구현할 수 있다. 부언하면, 도 5에 도시된 본 발명의 불휘발성 반도체 기억 장치의 제1 실시예는 도 30 및 도 31에 도시된 종래의 불휘발성 반도체 기억 장치와 상이한 구조를 갖는다. 즉, 도 5에 도시된 본 발명의 불휘발성 반도체 메모리 장치에서는, 인접하는 하부 플로팅 게이트(4) 간의 영역이 컨트롤 게이트(11)로 피복되지 않는 구조로 되어 있다. 또한, 도 5에서, 참조 문자 C는 단일 메모리 셀을 표기한다. 예를 들면 메모리 셀 C는 0.96 × 0.44 ㎛의 면적을 갖는다.

상술한 바와 같이, 상기 구성을 갖는 본 발명의 제1 실시예에서는, 하부 플로팅 게이트(4)와 이 하부 플로팅 게이트(4)의 각각의 대향 단부에 배치되어 하부 플로팅 게이트(4)와 평행하게 연장되는 소자 분리용 차폐 전극이 동시에 형성되므로, 소자 분리용 산화막을 기준 위치로 하여 플로팅 게이트를 형성하기 위한 레지스트 패턴 형성용 마스크의 얼라인먼트시에 미스얼라인먼트가 생기는 경우에도, 좌측 확산층이 우측 확산층과 폭이 다르게 될 우려가 없다.

따라서, 본 발명은 상술한 미스얼라인먼트에 의해 기인하는 하부 플로팅 게이트(4)의 각각의 대향 단부에 배치된 확산층의 폭 변동을 제거할 수 있다.

제2 실시예

도 13a 내지 도 13c는 본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예를 도시한다. 도 18a ∼ 도 18c 내지 도 20a ∼ 도 20c는 각각 도 13의 A-A선, B-B선 및 C-C선에 따른 반도체 메모리 장치의 횡단면도를 나타낸다.

본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예는, 하부 플로팅 게이트(4) 상에 배치된 상부 플로팅 게이트(24)가 제공되는 점을 제외하고는 본 발명의 제1 실시예와 거의 유사하다.

도 13a 내지 도 17에 도시된 바와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예에서는, 하부 플로팅 게이트(4)보다 면적이 큰 상부 플로팅 게이트(24)가 하부 플로팅 게이트(4) 상에 배치된다. 예를 들면, 상부 플로팅 게이트(24)는 하부 플로팅 게이트(4)와 같이 폴리실리콘막으로 구성된다.

상술한 바와 같이, 플로팅 게이트 피복용 절연막(16)을 통해 컨트롤 게이트(11)와 대향 배치된 하부 플로팅 게이트(4) 상에 이 하부 플로팅 게이트(4)보다 면적이 큰 상부 플로팅 게이트(24)를 배치함으로써, 컨트롤 게이트(11)와 대향 배치된 하부 플로팅 게이트(4)의 표면적이 효율적으로 증가될 수 있다. 따라서, 하부 플로팅 게이트(4)와 컨트롤 게이트(11) 간의 용량을 증가시킬 수도 있다. 하부 플로팅 게이트(4)의 전위는 하부 플로팅 게이트(4)와 컨트롤 게이트(11) 간의 용량 및 하부 플로팅 게이트(4)와 반도체 기판(1) 간의 용량에 의존한다. 따라서, 컨트롤 게이트(11)와 하부 플로팅 게이트(4) 간의 용량을 증가시킴으로써 하부 플로팅 게이트(4)의 전위가 증가될 수 있다. 그 결과, 상기 구성을 갖는 본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예에서는 컨트롤 게이트(11)에 인가된 전압을 감소시켜, 기록 전압이 감소될 수 있게 된다.

본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예는 도 13a 내지 17에서, 상기한 구성을 제외하고는 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시예와 실질적으로 유사하므로, 도 1 내지 도 5에서와 같이 동일한 부분에는 동일한 참조 번호 및 문자를 표기하여 그에 대한 설명은 생략한다.

이하, 도 18a 내지 도 20c를 참조하여, 본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예의 제조 방법을 공정 단계 순으로 설명한다.

본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예의 제조 방법에서는, 도 6a 내지 도 8c에 도시된 것과 실질적으로 동일한 공정 단계가 수행된다. 그 후, 도 18a, 도 18b 및 도 18c에 도시된 바와 같이, CVD 처리를 사용하여, 50 내지 150 nm 두께의 막을 갖는 실리콘 산화막(21)이 반도체 기판(1)의 전체 표면 상에 형성된다.

그 후, 도 19a, 도 19b 및 도 19c에 도시된 바와 같이, 포토리소그래피 공정을 사용하여, 실리콘 산화막(21)의 활성 영역 부분을 제거하여 콘택 윈도우(22)가 형성되고, 소정 부분은 하부 플로팅 게이트(4) 부근에 배치된다. 그 후, CVD 공정을 사용하여, 100 내지 200 nm 두께의 막을 갖는 제3 폴리실리콘막(23)이 콘택 윈도우(22)를 포함하는 반도체 기판의 전체 표면 상에 형성된다.

다음에, 도 20a, 도 20b 및 도 20c에 도시된 바와 같이, 포토리소그래피 공정을 사용하여, 제3 폴리실리콘막(23)을 제거하여, 하부 플로팅 게이트(4) 상에 상부 플로팅 게이트(24)가 형성되며, 상부 플로팅 게이트(24)는 하부 플로팅 게이트(4)보다 면적이 크다. 그 결과, 하부 플로팅 게이트(4)의 표면적이 상부 플로팅 게이트(24)의 표면적과 효율적으로 동등해지도록 증가하여. 컨트롤 게이트(11)(이 단계 다음의 처리 단계에서 형성되는)와 대면하는 표면적이 증가한다.

그 후, CVD 공정을 사용하여, ONO막으로 구성된 플로팅 게이트 피복용 절연막(16)을 형성하여, 상부 플로팅 게이트(24)가 플로팅 게이트 피복용 절연막(16)으로 피복된다. 그 후, CVD 공정을 사용하여, 100 내지 200 nm 두께의 막을 갖는 제2 폴리실리콘막(17)이 플로팅 게이트 피복용 절연막(16)의 전체 표면을 피복하도록 형성된다. 그 후, 이 제2 폴리실리콘막(17)을 패터닝함으로써, 컨트롤 게이트(11)를 형성하여, 본 발명의 불휘발성 반도체 메모리 장치의 제2 실시예가 완료된다.

상기 설명으로부터 명백한 바와 같이, 본 발명의 제2 실시예의 구성에서도, 본 발명의 제1 실시예에서 얻어진 것과 동일한 효과가 얻어질 수 있다.

상기한 것 이외에, 본 발명의 제2 실시예의 구성에서는, 인접하는 2개의 메모리 셀에 공통으로 소스 영역을 제공하여, 컨트롤 게이트에 대하여 하부 플로팅 게이트의 면적을 증가시킬 수 있고, 이에 따라 이들 게이트 간의 용량을 증가시켜 기록 동작에 요구되는 전압을 감소시킬 수 있다.

제3 실시예

도 21은 본 발명의 불휘발성 반도체 메모리 장치의 제3 실시예를 도시한다. 도 22는 도 21의 A-A선에 따른 본 발명의 메모리 장치의 제3 실시예의 횡 단면도를 도시한다. 도 23은 도 21의 B-B선에 따른 본 발명의 메모리 장치의 제3 실시예의 다른 횡 단면도를 도시한다. 도 24는 도 21의 C-C선에 따른 본 발명의 메모리 장치의 제3 실시예의 다른 횡 단면도를 도시한다. 도 25는 본 발명의 불휘발성 반도체 메모리 장치의 제3 실시예의 사시도를 도시한다.

본 발명의 불휘발성 반도체 메모리 장치의 제3 실시예는, 본 발명의 제1 실시예의 하부 게이트(4)가 본 발명의 제3 실시예의 제1 플로팅 게이트(4A) 및 제2 플로팅 게이트(4B)로 대치된 점을 제외하고는 본 발명의 불휘발성 반도체 메모리 장치의 제1 실시예와 실질적으로 유사하며, 여기서, 본 발명의 제3 실시예의 제1 및 제2 플로팅 게이트(4A, 4B)은 서로 평행하게 연장된다.

도 21 내지 도 25에 도시된 바와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 제3 실시예에서, 제1 플로팅 게이트(4A) 및 제2 플로팅 게이트(4B)는 나란히 배치되어 비트 라인 BL을 따라 연장한다. 제1 플로팅 게이트(4A) 및 제2 플로팅 게이트(4B)의 대향 단부에 인접하게 N형 드레인 영역(6A, 6B)가 배치된다. 한편, 제1 플로팅 게이트(4A)와 제2 플로팅 게이트(4B)의 사이에는 N형 소스 영역(8)이 배치된다. 결과적으로, 제1 메모리 트랜지스터는, 제1 플로팅 게이트(4A), 제2 플로팅 게이트(4B) 및 소스 영역(8)으로 구성된다. 한편, 제2 메모리 트랜지스터는, 제2 플로팅 게이트(4B), 드레인 영역(6A) 및 제2 영역(8)으로 구성된다. 부가적으로, 상술한 바로부터 자명한 바와 같이, 소스 전극(8)은 제1 및 제2 메모리 트랜지스터에 공통이다. 또한, 이들 영역(6A, 6B)및 소스 영역(8)은 매립된 확산 영역으로서 작용하며, 메모리 셀들 중 인접한 셀들을 커버하되, 드레인 영역(6A, 6B)는 비트 라인 BL로서 사용된다.

본 발명의 제3 실시예의 불휘발성 반도체 메모리 장치는 본 발명의 제1 실시예의 불휘발성 반도체 메모리 장치의 제작시에 사용된 것과 동일한 방법에 의해서 제조될 수 있다. 즉, 도 6A, 6B, 6C에 도시된 처리 단계에서, 제1 플로팅 게이트(4A)(도 21에 도시) 및 제2 플로팅 게이트(4B)(도 21에 도시)를 형성하기 위한 패턴을 갖도록 레지스트 막이 형성된다. 그 후에, 드레인 영역(6A, 6B) 및 소스 영역(8)(도 21에 도시)이 제1 플로팅 게이트(4A)(도 21에 도시) 및 제2 플로팅 게이트(4B)(도 21에 도시)의 대향 단부에 형성된다. 이어서, 도 21에 도시된 바와 같이, 소자 분리용 차폐 전극(9)은 메모리 셀 중 인접한 메모리 셀을 커버하도록 드레인 영역(6A, 6B)의 외부에 형성되며, 여기서, 메모리 셀들 중 인접한 메모리 셀들은 제1 플로팅 게이트(4A) 및 제2 플로팅 게이트(4B) 양자와 병렬로 연장된다.

상술한 설명으로부터 자명한 바와 같이, 본 발명의 제3 실시예의 구성에 있어서도, 본 발명의 제1 실시예에서 얻어지는 것과 동일한 효과가 얻어질 수 있다.

상술한 것 외에도, 본 발명의 제3 실시예의 구성에서는 인접한 2개의 메모리 셀에 공통인 소스 영역을 제공하는 것이 가능하므로, 본 발명의 제3 실시예는 메모리 셀이 차지하는 영역의 사이즈를 감소시킬 수 있다.

도 26 내지 도 29는 매립된 확산층이 비트 라인으로서 사용되는 본 발명의 불휘발성 반도체 메모리 장치의 회로 구성의 도면을 보여주고 있다.

도 26은 AND(즉, 분리된 소스 라인) 형 회로 구성의 예를 보여주고 있으며, 여기서, 메모리 트랜지스터 TQ는 워드 라인 WL과 접속되어 있다. 도 26에서 도면 참조 기호 "BL"은 비트 라인이고, "SL"은 소스 라인이다. 도 26에 도시된 회로 구성의 예에서, 메모리 트랜지스터 TQ의 소스측과 접속되는 라인 및 메모리 트랜지스터 TQ의 드레인측과 접속되는 라인은 매립된 확산층으로서 구성된다.

도 27 및 28은 공통 소스 라인형 회로 구성의 일례를 보여주고 있다. 이들 도면에 도시된 바와 같이, 메모리 트랜지스터 TQ의 한쌍은 워드 라인 WL을 따라 나란히 서로 접속되어 있다. 이들 도면에서 도면 참조 기호 "MSL"은 메인 소스 라인이며, "SSL"은 서브-소스 라인이고, "MBL0" 및 "MBL1"은 메인 비트 라인이며, "SBL0" 및 "SBL1"은 서브-비트 라인이다. 도 27 및 29에 도시된 공통 소스 라인형 회로 구성의 예에서, 한쌍의 메모리 트랜지스터 TQ 사이에 배치된 확산층은 바로 소스 라인을 형성한다. 공통 소스 라인형 회로 구성의 예에서, 서브-소스 라인 및 서브-비트 라인의 각각은 매립된 확산층으로 구성된다.

도 29는 가상 접지 어레이(즉, VGA)형 회로 구성의 예를 보여주고 있는데, 여기서 메모리 트랜지스터 TQ는 워드 라인 WL에 따라서 나란히 서로 접속되어 있다. 도 29에 도시된 VGA형 회로 구성의 예에서, 각 라인은 메모리 트랜지스터 TQ의 선택된 메모리 트랜지스터에 따라서 소스 전극 또는 드레인 전극과 접속된다. VGA형 회로 구성의 예에서, 메모리 트랜지스터 TQ의 소스측과 접속되는 라인 및 메모리 트랜지스터 TQ의 드레인측과 접속되는 라인은 매립된 확산층으로 구성된다.

상기한 바와 같이, 본 발명의 각종 실시예들이 상세히 설명되어 있다. 그러나, 본 발명의 정신 및 영역을 벗어남이 없이 이들 실시예에 대한 다양한 변경 및 수정이 이루어 질 수 있다. 또한, 상술한 설명에 제공되고 첨부한 도면에 예시된 모든 사항은 단지 예시적이며 본 발명의 영역에 대한 제한으로서 해석되어서는 않된다. 예를 들면, 상술한 불휘발성 반도체 메모리 장치를 제작하는 방법 이외에 게이트 전극을 각각 구비하는 다수의 트랜지스터 셀이 집적되는 반도체 장치를 제작하는 방법에서 서로 절연된 개객의 트랜지스터 셀에 적용하는 것이 가능하다.

또한, 하부 플로팅 게이트, 제어 게이트 및 소자 분리용 차폐 전극의 각각에 사용된 도전 물질이 폴리실리콘 이외에 예를 들면 실리콘의 합금 및 텅스턴, 몰리브덴, 탄탈륨 등을 포함하는 고 융점 금속과 같은 임의의 다른 적절한 물질일 수 있다. 또한, 게이트 산화막은 산화막 외에 질화막으로 구성되거나 또는 산화막 및 질화막이 서로 적층된 2층 구성을 가질 수 있다. 즉, 본 발명에서, 반도체 장치가 MIS 형 트랜지스터이면, 반도체 장치를 MNS(즉, 금속 질화물 반도체)형 트랜지스터 또는 MNOS(즉, 금속 질화물 산화물 반도체)형 트랜지스터로 할 수 있다.

또한, 본 발명에 있어서, 플로팅 게이트 피복용 절연막은 ONO막, 산화물막, 단층 질화물막 중의 어느 하나, 또는 산화물막, 및/또는 질화물막, 및/또는 다른 절연막의 어떤 조성막으로 구성될 수 있다. 또한, 본 발명에 있어서, 개개의 반도체 영역의 도전 형태는 P형의 것을 N형의 것으로, 또는 그 역으로 대체할 수 있다. 즉, 본 발명은 N-채널형 MIS 트랜지스터 이외에도 P-채널형 MIS 트랜지스터에도 적용될 수 있다. 또한, 상술한 절연막 및 도전막 각각의 두께 및 불순물의 형태는 단지 예시에 불과하며, 용도 및 사용 목적에 따라 변경될 수 있다.

본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위 내에서 변경 및 변형될 수 있음은 자명하다.

마지막으로, 본원은 본원에 대응하는 일본 특허원 평11-014707호(1999년 1월 22일 출원)에 기초하여 이루어진 것이며 참조로 고려된다.

Claims

게이트 전극 및 상기 게이트 전극의 반대 단부들 각각에 인접하여 배치된 확산층을 구비한 반도체 장치를 제조하는 방법에 있어서,

절연막을 통해 반도체 기판 상에 도전층을 형성하는 단계;

차폐 전극과 함께 상기 게이트 전극을 형성하도록 상기 도전층을 패터닝하는 단계-상기 차폐 전극은 상기 게이트 전극에 평행하게 연장하도록 상기 게이트 전극의 반대 단부들 각각에 인접하여 배치됨-;

트랜지스터 셀들중 인접한 것들을 덮는 상기 확산층을 형성하기 위해 상기 게이트 전극과 상기 차폐 전극 둘다를 마스크로 사용하여 자기 정렬 방식으로 상기 반도체 기판내로 불순물을 주입하는 단계; 및

상기 트랜지스터 셀들 각각내의 상기 게이트 전극을 절연하는 단계

를 포함하는 반도체 장치 제조 방법.
하부 플로팅 게이트, 절연막을 통해 상기 하부 플로팅 게이트 상에 형성된 제어 게이트, 상기 하부 플로팅 게이트의 반대 단부들 각각에 인접하여 배치된 확산층을 각각 포함하는 복수의 집적 불휘발성 반도체 메모리를 구비하는 불휘발성 반도체 메모리 장치에 있어서,

소자 분리용 차폐 전극이 상기 하부 플로팅 게이트의 상기 반대 단부들에 인접하여 배치된 상기 확산층 외부에 형성되고,

상기 소자 분리용 차폐 전극은 상기 불휘발성 메모리 셀들중 인접한 것들을 덮도록 상기 하부 플로팅 게이트에 평행하게 연장하는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 하부 플로팅 게이트보다 영역 크기가 큰 상부 플로팅 게이트가 상기 하부 플로팅 게이트 상에 있는 불휘발성 반도체 메모리 장치.
제2항에 있어서,

상기 하부 플로팅 게이트는 제1 플로팅 게이트 및 상기 제1 플로팅 게이트에 평행하게 연장한 제2 플로팅 게이트로 구성되고,

상기 제1 및 상기 제2 플로팅 게이트 둘다와 공통이 되도록 상기 제1과 상기 제2 플로팅 게이트 사이의 영역과 인접하여 공통 확산층이 배치되는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 하부 플로팅 게이트는 소정의 도전 물질로 이루어지고, 상기 소자 분리 전극도 그 물질로 이루어지는 불휘발성 반도체 메모리 장치.
제5항에 있어서, 상기 소정의 도전 물질은 폴리실리콘으로 구성되는 불휘발성 반도체 메모리.
제2항에 있어서, 상기 확산층은 상기 불휘발성 반도체 메모리 셀들중 인접한 것들을 덮는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 하부 플로팅 게이트는 상기 불휘발성 반도체 메모리 셀들 각각에서 절연되는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 확산층은 상기 불휘발성 반도체 메모리 셀들 각각의 소스 영역 또는 드레인 영역으로 구성되는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 소자 분리용 차폐 전극은 접지 전위 또는 전원 전위로 유지되는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 확산층은 비트 라인의 역할을 하는 불휘발성 반도체 메모리 장치.
하부 플로팅 게이트, 절연막을 통해 상기 하부 플로팅 게이트 상에 형성된 제어 게이트, 상기 하부 플로팅 게이트의 반대 단부들 각각에 인접하여 배치된 확산층을 각각 포함하는 복수의 집적 불휘발성 반도체 메모리를 구비하는 불휘발성 반도체 메모리 장치를 제조하는 방법에 있어서,

절연막을 통해 반도체 기판 상에 제1 도전층을 형성하는 단계;

소자 분리용 차폐 전극과 함께 상기 하부 플로팅 게이트를 형성하도록 상기 제1 도전층을 패터닝하는 단계-상기 차폐 전극은 상기 하부 플로팅 게이트에 평행하게 연장하도록 상기 게이트 전극의 반대 단부들 각각에 인접하여 배치됨-; 및

상기 확산층을 형성하도록 상기 하부 플로팅 게이트 및 상기 소자 분리용 차폐 전극 둘다를 마스크로 사용하여 자기 정렬 방식으로 상기 반도체 기판내로 불순믈을 주입하는 단계

를 포함하는 불휘발성 반도체 메모리 장치 제조 방법.
제12항에 있어서, 상기 소자 분리용 차폐 전극과 함께 상기 하부 플로팅 게이트를 형성하도록 상기 제1 도전층을 패터닝하는 단계에서, 상기 제1 플로팅 게이트에 평행하게 연장하는 제1 플로팅 게이트 및 제2 플로팅 게이트가 형성되는 불휘발성 반도체 메모리 장치 제조 방법.
제12항에 있어서, 상기 확산층을 형성하기 위해 상기 하부 플로팅 게이트와 상기 소자 분리용 차폐 전극 둘다를 마스크로 사용하여 자기 정렬 방식으로 상기 반도체 기판내로 상기 불순물을 주입하는 상기 단계에서, 상기 확산층은 상기 불휘발성 메모리 셀들중 인접한 것들을 덮도록 형성되는 불휘발성 반도체 메모리 장치 제조 방법.
제12항에 있어서, 상기 방법은

상기 하부 플로팅 게이트를 덮기 위한 플로팅 게이트를 덮는 절연막을 형성하는 단계-플로팅 게이트를 덮는 상기 절연막을 형성하는 상기 단계는 상기 확산층을 형성하기 위해 상기 하부 플로팅 게이트와 상기 소자 분리용 차폐 전극 둘다를 마스크로 사용하여 자기 정렬 방식으로 상기 반도체 기판내로 상기 불순물을 주입하는 상기 단계 이후에 이루어짐-;

플로팅 게이트를 덮는 상기 절연층을 덮기 위한 제2 도전층을 형성하는 단계;

상기 하부 플로팅 게이트 및 상기 소자 분리용 차폐 전극 각각의 종방향에 실질적으로 수직한 방향으로 연장하는 상기 제어 게이트를 형셩하기 위해 상기 제2 도전층을 패터닝하는 단계; 및

상기 제어 게이트 바로 아래의 상기 하부 플로팅 게이트의 부분만이 남도록 상기 제어 게이트를 마스크로 사용하여 자기 정렬 방식으로 상기 하부 플로팅 게이트를 패터닝하는 단계를 더 포함하는 불휘발성 반도체 메모리 장치 제조 방법.
제15항에 있어서, 상기 제2 도전층을 패터닝하는 상기 단계는

제2 도전층을 덮는 절연막으로 상기 제2 도전층을 덮고;

마스크 절연막을 형성하도록 상기 제2 도전층을 덮는 절연막을 패터닝하고;

상기 마스크 절연막을 마스크로 사용함으로써 수행되는 불휘발성 반도체 메모리 장치 제조 방법.
제16항에 있어서, 상기 하부 플로팅 게이트를 패터닝하는 상기 단계는 상기 소자 분리용 차폐 전극이 레지스트 막으로 덮히는 상태에서 자기 정렬 방식으로 상기 레지스트 막 및 상기 절연막 둘다를 마스크로 사용하여 수행되는 불휘발성 반도체 메모리 장치 제조 방법.
제15항에 있어서, 상기 방법은

상기 플로팅 게이트를 덮는 절연막을 형성하는 상기 단계가 수행되기 전에 상기 하부 플로팅 게이트를 제3 도전층으로 덮고,

상기 제3 도전층이 상기 하부 플로팅 게이트보다 영역 크기가 크도록 상기 제3 도전층을 패터닝하여, 상부 플로팅 게이트를 형성함으로써,

제3 도전층을 형성하는 단계를 더 포함하는 불휘발성 반도체 메모리 장치 제조 방법.
제18항에 있어서, 상기 제1, 제2 및 상기 제3 도전층 각각은 폴리실리콘으로 이루어진 불휘발성 반도체 메모리 장치 제조 방법.