JP2007273907A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置10は、第1導電型基板20に設けられているゲート酸化層32、ゲートポリシリコン層34、ゲートシリコン窒化層36の積層体を含む略四角柱状のゲート電極30と、ゲート電極より外側の領域に設けられている第2導電型注入領域24と、ゲート電極の頂面30aを露出させており、側面を覆っている側壁マスク酸化層40、電子蓄積窒化層50及び側壁シリコン酸化層60が積層されているサイドウォール90と、ゲート電極及びサイドウォールから露出している第1導電型基板に設けられているソース/ドレイン拡散層80とを具えている。
【選択図】図2
Description
(半導体装置の構成例1)
図1、図2、図3及び図4を参照して、この発明の半導体装置(半導体素子、すなわちトランジスタをも意味する。)の構成例につき説明する。なお、この発明の半導体装置は、ゲート電極及びサイドウォールの構成に特徴を有している。
ここで、図4を参照して、半導体装置10の動作につき説明する。ここでは図4(A)に示した第2セル領域200bを例にとって特に書き込み動作につき説明する。なお、動作電圧は単なる例示であり、目的及び設計により任意好適なものとすることができる。
第1ワード線212に10ボルト(V)の電圧を印加し、第1ビットライン202の第1サブビットライン202a及び第2サブビットライン202bにそれぞれ3Vの電圧を印加し、第2ビットライン204の第2サブビットライン204bに6Vの電圧を印加し、かつ第3サブビットライン204cを0Vとする。
第1ワード線212に10ボルト(V)の電圧を印加し、第1ビットライン202の第1サブビットライン202a及び第2サブビットライン202bにそれぞれ3Vの電圧を印加し、第2ビットライン204の第2サブビットライン204bを0Vとし、かつ第3サブビットライン204cに6Vの電圧を印加する。
第1ワード線212に10ボルト(V)の電圧を印加し、第2ビットライン204の第2サブビットライン204b及び第3サブビットライン204cにそれぞれ3Vの電圧を印加し、第1ビットライン202の第1サブビットライン202aを0Vとし、かつ第2サブビットライン202bに6Vの電圧を印加する。
第1ワード線212に10ボルト(V)の電圧を印加し、第2ビットライン204の第2サブビットライン204b及び第3サブビットライン204cにそれぞれ3Vの電圧を印加し、第1ビットライン202の第2サブビットライン202bを0Vとし、かつ第1サブビットライン202aに6Vの電圧を印加する。
図5、図6、図7及び図8を参照して、この発明の半導体装置の製造方法例につき説明する。
(半導体装置の構成例2)
図9(A)及び(B)を参照して、この発明の半導体装置の構成例につき説明する。なお、この例の半導体装置は、既に説明した第1の実施の形態と比較して、ゲート電極の位置を隣接するサイドウォール間にずらしてある点に特徴を有している。
図10、図11、図12、図13、図14及び図15を参照して、この例の半導体装置の製造方法例につき説明する。
(半導体装置の構成例3)
図16、図17、図18及び図19を参照して、この発明の半導体装置の構成例につき説明する。なお、この例の半導体装置は、第1の実施の形態の構成に比較して、ビットラインの構成に特徴を有している。このビットライン以外の素子構成については、第1の実施の形態とほぼ同様であるので、同一の構成については同一番号を付してその詳細な説明は省略する。
図20、図21、図22、図23、図24及び図25を参照して、この発明の半導体装置の製造方法例につき説明する。
20:第1導電型基板(P型シリコン基板)
20a:表面(露出面)
20b:裏面
21、71:第2導電型(N型)不純物
24:第2導電型(N型)注入領域
24a:第1注入領域
24b:第2注入領域
24c:第3注入領域
24d:第4注入領域
24X:前駆第2導電型注入領域
25:素子分離膜
30:ゲート電極
30X:前駆ゲート電極
30Xa、30a(36a):頂面
30b:底面
31:側面
31a:第1側面
31b:第2側面
31c:第3側面
31d:第4側面
32:ゲート酸化層
32X:ゲート酸化膜
32Y:前駆ゲート酸化層
34:ゲートポリシリコン層
34a:表面
34b底面
34X:ゲートポリシリコン膜
34Y:前駆ゲートポリシリコン層
36:ゲートシリコン窒化層
36X:ゲートシリコン窒化膜
36Y:前駆ゲートシリコン窒化層
37:犠牲酸化膜
38:犠牲窒化膜
38a:開口部
38aa:第1の側面
38ab:第2の側面
38ac:第3の側面
38ad:第4の側面
40:側壁マスク酸化層
40X:側壁マスク酸化膜
40Ya:第1側壁マスク酸化層
40Yb:第2側壁マスク酸化層
50:電子蓄積窒化層
50a:第1部分領域
50b:第2部分領域
50c:第3部分領域
50d:第4部分領域
50X:電子蓄積窒化膜
50Ya:第1電子蓄積窒化層
50Yb:第2電子蓄積窒化層
60:側壁シリコン酸化層
60X:側壁シリコン酸化膜
60Ya:第1側壁シリコン酸化層
60Yb:第2側壁シリコン酸化層
70:埋込み絶縁膜
80:ソース/ドレイン拡散層
80X:前駆ソース/ドレイン拡散層
90:サイドウォール
90X:第1サイドウォール
90Y:第2サイドウォール
100:セル電流ウインドウ(メモリウインドウ)
110:実線
120:点線
200:セル領域
200a:第1セル領域
200b:第2セル領域
200c:第3セル領域
200d:第4セル領域
202:第1ビットライン
202a:第1サブビットライン
202b:第2サブビットライン
202c:第3サブビットライン
204:第2ビットライン
204a:第1サブビットライン
204b:第2サブビットライン
204c:第3サブビットライン
206:溝部
210:ワード線
212:第1ワード線
214:第2ワード線
216:第3ワード線
310:第1絶縁膜
310a、320a、330a:表面
320:第2絶縁膜
330:第3絶縁膜
410a:第1S/D(ソース/ドレイン)埋込みコンタクト
410aa、410ba、420aa、420ba、420ca:頂面
411:第1S/Dコンタクトホール
410b:第2S/D埋込みコンタクト
412:第2S/Dコンタクトホール
420a:第1ゲート埋込みコンタクト
421:第1ゲートコンタクトホール
420b:第2ゲート埋込みコンタクト
422:第2ゲートコンタクトホール
420c:第3ゲート埋込みコンタクト
423:第3ゲートコンタクトホール
Claims (11)
- 第1導電型基板と、
前記第1導電型基板の表面上に設けられているゲート酸化層、当該ゲート酸化層上に設けられているゲートポリシリコン層、当該ゲートポリシリコン層上に設けられているゲートシリコン窒化層の積層体を含む略四角柱状のゲート電極であって、矩形状の頂面、第1側面、当該第1側面と対向している第2側面、前記第1側面及び前記第2側面の間に位置している第3側面、及び当該第3側面と対向しており前記第1側面及び前記第2側面の間に位置している第4側面を有している当該ゲート電極と、
前記ゲート電極より外側の領域を含む前記第1導電型基板に設けられており、前記第1側面に連接して設けられている第1注入領域、前記第2側面に連接して設けられている第2注入領域、前記第3側面に連接して設けられている第3注入領域、及び前記第4側面に連接して設けられている第4注入領域を含む第2導電型注入領域と、
前記ゲート電極の頂面を露出させており、前記第1側面、前記第2側面、前記第3側面及び前記第4側面を覆っている側壁マスク酸化層、前記ゲート電極の前記第1側面に対向している第1部分領域、前記第2側面に対向している第2部分領域、前記第3側面に対向している第3部分領域、及び前記第4側面に対向している第4部分領域を含む電子蓄積窒化層及び側壁シリコン酸化層が積層されているサイドウォールと、
前記ゲート電極及び前記サイドウォールから露出している前記第1導電型基板に設けられているソース/ドレイン拡散層と
を具えていることを特徴とする半導体装置。 - 第1導電型基板と、
前記第1導電型基板の表面上にマトリクス状に設定されている複数の矩形状のセル領域と、
前記セル領域上に設けられているゲート酸化層、当該ゲート酸化層上に設けられているゲートポリシリコン層、当該ゲートポリシリコン層上に設けられているゲートシリコン窒化層の積層体を含む略四角柱状の当該ゲート電極であって、矩形状の頂面、第1側面、当該第1側面と対向している第2側面、前記第1側面及び前記第2側面の間に位置している第3側面、当該第3側面と対向しており前記第1側面及び前記第2側面の間に位置している第4側面を有しており、前記第1側面、前記第2側面、前記第3側面及び前記第4側面それぞれが矩形状の前記セル領域を画成する辺それぞれに対向させて、複数の前記セル領域それぞれに設けられている複数の当該ゲート電極と、
前記ゲート電極より外側の領域を含む前記第1導電型基板に設けられており、前記第1側面に連接して設けられている第1注入領域、前記第2側面に連接して設けられている第2注入領域、前記第3側面に連接して設けられている第3注入領域、及び前記第4側面に連接して設けられている第4注入領域を含む第2導電型注入領域と、
前記ゲート電極の頂面を露出させており、かつ前記第1側面、前記第2側面、前記第3側面及び前記第4側面を覆っていて、側壁マスク酸化層、前記ゲート電極の前記第1側面に対向している第1部分領域、前記第2側面に対向している第2部分領域、前記第3側面に対向している第3部分領域、及び前記第4側面に対向している第4部分領域を含む電子蓄積窒化層及び側壁シリコン酸化層が積層されているサイドウォールと、
前記ゲート電極及び前記サイドウォールから露出している前記第1導電型基板に設けられているソース/ドレイン拡散層と、
互いに隣接する2つの前記セル領域の境界に沿う方向に延在しており、一方の前記セル領域内の前記第1注入領域及び他方の前記セル領域内の前記第2注入領域に接触している前記ソース/ドレイン拡散層に電気的に接続される複数の第1ビットライン並びに当該第1ビットラインとは電気的に独立して、一方の前記セル領域内の前記第3注入領域及び他方の前記セル領域内の前記第4注入領域に接触している前記ソース/ドレイン拡散層に電気的に接続される複数の第2ビットラインと、
複数の矩形状の前記セル領域の対角線方向に延在して、複数の前記セル領域それぞれの前記ゲート電極に電気的に接続されている複数のワード線と
を具えていることを特徴とする半導体装置。 - 第1導電型基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に、ゲートポリシリコン膜を形成する工程と、
前記ゲートポリシリコン膜上に、ゲートシリコン窒化膜を形成する工程と、
前記ゲート酸化膜、前記ゲートポリシリコン膜及び前記ゲートシリコン窒化膜をパターニングして、前記第1導電型基板上に積層されているゲート酸化層、ゲートポリシリコン層及びゲートシリコン窒化層の積層体を含む略四角柱状のゲート電極であって、矩形状の頂面、第1側面、当該第1側面と対向している第2側面、前記第1側面及び前記第2側面の間に位置している第3側面、当該第3側面と対向しており前記第1側面及び前記第2側面の間に位置している第4側面を有している当該ゲート電極を形成する工程と、
露出している前記第1導電型基板の全面及び前記ゲート電極の全面を覆っている側壁マスク酸化膜を形成する工程と、
前記ゲート電極をマスクとして用いて第2導電型の不純物を注入し、前記ゲート電極より外側の領域を含む前記第1導電型基板に、前記第1側面に連接している第1注入領域、前記第2側面に連接している第2注入領域、前記第3側面に連接している第3注入領域、及び前記第4側面に連接している第4注入領域を含む第2導電型注入領域を形成する工程と、
前記側壁マスク酸化膜上に、電子蓄積窒化膜を形成する工程と、
前記電子蓄積窒化膜上に、側壁シリコン酸化膜を形成する工程と、
前記側壁マスク酸化膜、前記電子蓄積窒化膜及び前記側壁シリコン酸化膜それぞれの一部分を除去して、前記ゲート電極の前記頂面を露出させており、前記第1導電型基板の一部分に至って前記第1側面、前記第2側面、前記第3側面及び前記第4側面を一体として覆っていて、側壁マスク酸化層、前記ゲート電極の前記第1側面に対向している第1部分領域、前記第2側面に対向している第2部分領域、前記第3側面に対向している第3部分領域及び前記第4側面に対向している第4部分領域を含む電子蓄積窒化層並びに側壁シリコン酸化層が積層されているサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールから露出している前記第1導電型基板に、第2導電型の不純物を注入して、ソース/ドレイン拡散層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 第1導電型基板の表面上にマトリクス状に配列される複数の矩形状のセル領域を設定する工程と、
第1導電型基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に、ゲートポリシリコン膜を形成する工程と、
前記ゲートポリシリコン膜上に、ゲートシリコン窒化膜を形成する工程と、
前記ゲートシリコン窒化膜上に、ゲート電極形成用パターンを有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、前記ゲート酸化膜、ゲートポリシリコン膜及び前記ゲートシリコン窒化膜をパターニングして、矩形状の頂面、第1側面、当該第1側面と対向している第2側面、前記第1側面及び前記第2側面の間に位置している第3側面、当該第3側面と対向しており前記第1側面及び前記第2側面の間に位置している第4側面を有している略四角柱状のゲート電極であって、ゲート酸化層、当該ゲート酸化層上に設けられているゲートポリシリコン層、当該ゲートポリシリコン層上に設けられているゲートシリコン窒化層を含み、前記第1側面、前記第2側面、前記第3側面及び前記第4側面それぞれが矩形状の前記セル領域を画成する辺それぞれに対向している、複数の前記セル領域内それぞれに複数の当該ゲート電極を形成する工程と、
露出している前記第1導電型基板の全面及び前記ゲート電極の全面を覆っている側壁マスク酸化膜を形成する工程と、
前記ゲート電極をマスクとして用いて第2導電型の不純物を注入し、前記ゲート電極より外側の領域を含む前記第1導電型基板に、前記第1側面に連接している第1注入領域、前記第2側面に連接している第2注入領域、前記第3側面に連接している第3注入領域、及び前記第4側面に連接している第4注入領域を含む第2導電型注入領域を形成する工程と、
前記側壁マスク酸化膜上に、電子蓄積窒化膜を形成する工程と、
前記電子蓄積窒化膜上に、側壁シリコン酸化膜を形成する工程と、
前記側壁マスク酸化膜、前記電子蓄積窒化膜及び前記側壁シリコン酸化膜それぞれの一部分を除去して、前記ゲート電極の前記頂面を露出させており、前記第1導電型基板の一部分に至って前記第1側面、前記第2側面、前記第3側面及び前記第4側面を一体として覆っている、側壁マスク酸化層、前記ゲート電極の前記第1側面に対向している第1部分領域、前記第2側面に対向している第2部分領域、前記第3側面に対向している第3部分領域及び前記第4側面に対向している第4部分領域を含む電子蓄積窒化層並びに側壁シリコン酸化層が積層されているサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールから露出している前記第1導電型基板に、第2導電型の不純物を注入して、ソース/ドレイン拡散層を形成する工程と、
互いに隣接する2つの前記セル領域の境界に沿う方向に延在しており、一方の前記セル領域内の前記第1注入領域及び他方の前記セル領域内の前記第2注入領域に接触している前記ソース/ドレイン拡散層に電気的に接続される複数の第1ビットライン並びに当該第1ビットラインとは電気的に独立して、一方の前記セル領域内の前記第3注入領域及び他方の前記セル領域内の前記第4注入領域に接触している前記ソース/ドレイン拡散層に電気的に接続される複数の第2ビットラインを含むビットラインを形成する工程と
複数の矩形状の前記セル領域の対角線方向に延在させ、当該対角線上に位置する複数の前記セル領域それぞれの前記ゲート電極に電気的に接続して、複数のワード線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第1導電型基板はP型基板であり、前記第2導電型の不純物はN型の不純物として前記工程が行われることを特徴とする請求項3又は4に記載の製造方法。
- 第1導電型基板と、
矩形状の頂面、当該頂面と対向しており前記頂面よりも小さい面積を有している底面、第1側面、当該第1側面と対向している第2側面、前記第1側面及び前記第2側面の間に位置している第3側面、当該第3側面と対向しており前記第1側面及び前記第2側面の間に位置している第4側面を有している略四角柱状のゲート電極であって、前記第1導電型基板の表面上に設けられているゲート酸化層、当該ゲート酸化層上に設けられているゲートポリシリコン層を含む当該ゲート電極と、
前記ゲート電極より外側の領域を含む前記第1導電型基板に設けられており、前記第1側面に連接して設けられている第1注入領域、前記第2側面に連接して設けられている第2注入領域、前記第3側面に連接して設けられている第3注入領域、及び前記第4側面に連接して設けられている第4注入領域を含む第2導電型注入領域と、
前記ゲート電極の頂面を露出させているサイドウォールであって、前記第1側面、前記第2側面、前記第3側面及び前記第4側面を覆って設けられている側壁シリコン酸化層、前記ゲート電極の前記第1側面に対向している第1部分領域、前記第2側面に対向している第2部分領域、前記第3側面に対向している第3部分領域及び前記第4側面に対向している第4部分領域を含む電子蓄積窒化層、並びに当該電子蓄積窒化層を覆っている側壁マスク酸化層が積層されている当該サイドウォールと、
前記ゲート電極及び前記サイドウォールから露出している前記第1導電型基板に設けられているソース/ドレイン拡散層と
を具えていることを特徴とする半導体装置。 - 第1導電型基板と、
前記第1導電型基板の表面上にマトリクス状に設定されている複数の矩形状のセル領域と、
矩形状の頂面、当該頂面と対向しており前記頂面よりも小さい面積を有している底面、第1側面、当該第1側面と対向している第2側面、前記第1側面及び前記第2側面の間に位置している第3側面、当該第3側面と対向しており前記第1側面及び前記第2側面の間に位置している第4側面を有している略四角柱状のゲート電極であって、前記第1導電型基板の表面上に設けられているゲート酸化層、当該ゲート酸化層上に設けられているゲートポリシリコン層を含む前記ゲート電極と、
前記ゲート電極より外側の領域を含む前記第1導電型基板に設けられており、前記第1側面に連接して設けられている第1注入領域、前記第2側面に連接して設けられている第2注入領域、前記第3側面に連接して設けられている第3注入領域、及び前記第4側面に連接して設けられている第4注入領域を含む第2導電型注入領域と、
前記ゲート電極の頂面を露出させているサイドウォールであって、前記第1側面、前記第2側面、前記第3側面及び前記第4側面を覆って設けられている側壁シリコン酸化層、前記ゲート電極の前記第1側面に対向している第1部分領域、前記第2側面に対向している第2部分領域、前記第3側面に対向している第3部分領域及び前記第4側面に対向している第4部分領域を含む電子蓄積窒化層、並びに当該電子蓄積窒化層を覆っている側壁マスク酸化層が積層されている当該サイドウォールと、
前記ゲート電極及び前記サイドウォールから露出している前記第1導電型基板に設けられているソース/ドレイン拡散層と、
互いに隣接する2つの前記セル領域の境界に沿う方向に延在しており、一方の前記セル領域内の前記第1注入領域及び他方の前記セル領域内の前記第2注入領域に接触している前記ソース/ドレイン拡散層に電気的に接続される複数の第1ビットライン並びに当該第1ビットラインとは電気的に独立して、一方の前記セル領域内の前記第3注入領域及び他方の前記セル領域内の前記第4注入領域に接触している前記ソース/ドレイン拡散層に電気的に接続される複数の第2ビットラインを含むビットラインと、
複数の矩形状の前記セル領域の対角線方向に延在して、複数の前記セル領域それぞれの前記ゲート電極に電気的に接続されている複数のワード線と
を具えていることを特徴とする半導体装置。 - 前記第1導電基板上に、犠牲酸化膜を形成する工程と、
前記犠牲酸化膜上に犠牲窒化膜を形成する工程と、
前記犠牲窒化膜を、前記犠牲酸化膜が露出するまでパターニングして、第1の側面、当該第1の側面と対向している第2の側面、前記第1の側面及び前記第2の側面の間に位置している第3の側面、当該第3の側面と対向しており前記第1の側面及び前記第2の側面の間に位置している第4の側面を有する略直方体状の開口部を形成する工程と、
露出した前記犠牲酸化膜及び前記犠牲窒化膜の全面に、側壁マスク酸化膜を形成する工程と、
前記側壁マスク酸化膜上に、電子蓄積窒化膜を形成する工程と、
前記電子蓄積窒化膜上に、側壁シリコン酸化膜を形成する工程と、
前記側壁マスク酸化膜、前記電子蓄積窒化膜及び前記側壁シリコン酸化膜それぞれの一部分を除去して、前記犠牲窒化膜を露出させており、前記第1導電型基板の一部分に至っている、側壁マスク酸化層、複数の前記開口部の前記第1の側面に対向している第1部分領域、前記第2の側面に対向している第2部分領域、前記第3の側面に対向している第3部分領域及び前記第4の側面に対向している第4部分領域を含む電子蓄積窒化層並びに側壁シリコン酸化層が積層されているサイドウォールを形成する工程と、
前記開口部から露出している前記犠牲酸化膜を除去して、露出した前記第1導電型基板上に、ゲート酸化層を形成する工程と、
前記ゲート酸化層上に、前記犠牲窒化膜の高さと同一の高さまで前記開口部内が埋め込まれるゲートポリシリコン層を形成して、複数の前記セル領域内それぞれに複数のゲート電極を完成させる工程と、
前記犠牲窒化膜を除去して、第2導電型の不純物を注入して、前記第1導電型基板に、第2導電型注入領域を形成する工程と、
前記サイドウォール及びゲート電極から露出している前記犠牲酸化膜に第2導電型の不純物を注入して、前記第1導電型基板にソース/ドレイン拡散層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 第1導電型基板の表面上にマトリクス状に配列される複数の矩形状のセル領域を設定する工程と、
前記第1導電基板上に、犠牲酸化膜を形成する工程と、
前記犠牲酸化膜上に犠牲窒化膜を形成する工程と、
前記犠牲窒化膜を、前記犠牲酸化膜が露出するまでパターニングして、第1の側面、当該第1の側面と対向している第2の側面、前記第1の側面及び前記第2の側面の間に位置している第3の側面、当該第3の側面と対向しており前記第1の側面及び前記第2の側面の間に位置している第4の側面を有する略直方体状の開口部を形成する工程と、
露出した前記犠牲酸化膜及び前記犠牲窒化膜の全面に、側壁マスク酸化膜を形成する工程と、
前記側壁マスク酸化膜上に、電子蓄積窒化膜を形成する工程と、
前記電子蓄積窒化膜上に、側壁シリコン酸化膜を形成する工程と、
前記側壁マスク酸化膜、前記電子蓄積窒化膜及び前記側壁シリコン酸化膜それぞれの一部分を除去して、前記犠牲窒化膜を露出させており、前記第1導電型基板の一部分に至っている、側壁マスク酸化層、複数の前記開口部の前記第1の側面に対向している第1部分領域、前記第2の側面に対向している第2部分領域、前記第3の側面に対向している第3部分領域及び前記第4の側面に対向している第4部分領域を含む電子蓄積窒化層並びに側壁シリコン酸化層が積層されているサイドウォールを形成する工程と、
前記開口部から露出している前記犠牲酸化膜を除去して、露出した前記第1導電型基板上に、ゲート酸化層を形成する工程と、
前記ゲート酸化層上に、前記犠牲窒化膜の高さと同一の高さまで前記開口部内が埋め込まれるゲートポリシリコン層を形成して、複数の前記セル領域内それぞれに複数のゲート電極を完成させる工程と、
前記犠牲窒化膜を除去して、第2導電型の不純物を注入して、前記第1導電型基板に、第2導電型注入領域を形成する工程と、
前記サイドウォール及びゲート電極から露出している前記犠牲酸化膜に第2導電型の不純物を注入して、前記第1導電型基板にソース/ドレイン拡散層を形成する工程と、
互いに隣接する2つの前記セル領域の境界に沿う方向に延在しており、一方の前記セル領域内の前記第1注入領域及び他方の前記セル領域内の前記第2注入領域に接触している前記ソース/ドレイン拡散層に電気的に接続される複数の第1ビットライン並びに当該第1ビットラインとは電気的に独立して、一方の前記セル領域内の前記第3注入領域及び他方の前記セル領域内の前記第4注入領域に接触している前記ソース/ドレイン拡散層に電気的に接続される複数の第2ビットラインを含むビットラインを形成する工程と、
複数の矩形状の前記セル領域の対角線方向に延在させ、当該対角線上に位置する複数の前記セル領域それぞれの前記ゲート電極に電気的に接続して、複数のワード線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 第1導電型基板と、
前記第1導電型基板の表面上にマトリクス状に設定されている複数の矩形状のセル領域と、
矩形状の頂面、当該頂面の各辺に連接しており、第1側面、当該第1側面と対向している第2側面、前記第1側面及び前記第2側面の間に位置している第3側面、当該第3側面と対向しており前記第1側面及び前記第2側面の間に位置している第4側面を有している略四角柱状のゲート電極であって、前記セル領域上に設けられているゲート酸化層、当該ゲート酸化層上に設けられているゲートポリシリコン層、当該ゲートポリシリコン層上に設けられているゲートシリコン窒化層を含み、前記第1側面、前記第2側面、前記第3側面及び前記第4側面それぞれが矩形状の前記セル領域を画成する辺それぞれに対向して、複数の前記セル領域それぞれに設けられている複数の当該ゲート電極と、
前記ゲート電極より外側の領域を含む前記第1導電型基板に設けられており、前記第1側面に連接して設けられている第1注入領域、前記第2側面に連接して設けられている第2注入領域、前記第3側面に連接して設けられている第3注入領域、及び前記第4側面に連接して設けられている第4注入領域を含む第2導電型注入領域と、
前記ゲート電極の頂面を露出させており、かつ前記第1側面、前記第2側面、前記第3側面及び前記第4側面を覆っていて、側壁マスク酸化層、前記ゲート電極の前記第1側面に対向している第1部分領域、前記第2側面に対向している第2部分領域、前記第3側面に対向している第3部分領域、及び前記第4側面に対向している第4部分領域を含む電子蓄積窒化層及び側壁シリコン酸化層が積層されているサイドウォールと、
前記ゲート電極及び前記サイドウォールから露出している前記第1導電型基板に設けられているソース/ドレイン拡散層と、
互いに隣接する2つの前記セル領域の境界に沿う方向に延在して前記セル領域の境界を挟んで対向している前記第1側面と前記第2側面との間に位置し、前記ソース/ドレイン拡散層に電気的に接続される複数の第1ビットラインと、
前記第1ビットラインを埋め込み、当該第1ビットラインが非存在の前記セル領域同士間の領域には非存在とされる埋込み絶縁膜と、
互いに隣接する2つの前記セル領域の境界に沿う方向に延在して前記セル領域の境界を挟んで対向している前記第3側面と前記第4側面との間に位置し、前記第1ビットラインとは電気的に独立して、前記第1ビットラインを覆う埋込み絶縁膜を越えて前記ソース/ドレイン拡散層上に延在し、当該ソース/ドレイン拡散層に電気的に接続される複数の第2ビットラインと、
複数の矩形状の前記セル領域の対角線方向に延在して、複数の前記セル領域それぞれの前記ゲート電極に電気的に接続されている複数のワード線と
を具えていることを特徴とする半導体装置。 - 第1導電型基板の表面上にマトリクス状に配列される複数の矩形状のセル領域を設定する工程と、
第1導電型基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に、ゲートポリシリコン膜を形成する工程と、
前記ゲートポリシリコン膜上に、ゲートシリコン窒化膜を形成する工程と、
前記ゲート酸化膜、前記ゲートポリシリコン膜及び前記ゲートシリコン窒化膜をパターニングして、矩形状の頂面を有する前駆ゲート電極を形成する工程であって、前記セル領域内に当該前駆ゲート電極の幅が収まるように前記セル領域の矩形を構成する辺に沿う方向に互いに平行にストライプ状に延在しており、第1側面、当該第1側面と対向している第2側面を有する複数の前記前駆ゲート電極を形成する工程と、
露出している前記第1導電型基板の全面及び前記前駆ゲート電極の全面を覆う側壁マスク酸化膜を形成する工程と、
前記前駆ゲート電極をマスクとして用いて、第2導電型の不純物を注入し、前記第1側面に連接する前記第1導電型基板に設けられる第1注入領域、前記第2側面に連接して前記第1導電型基板に設けられる第2注入領域を含む前駆第2導電型注入領域を形成する工程と、
前記側壁マスク酸化膜上に、電子蓄積窒化膜を形成する工程と、
前記電子蓄積窒化膜上に、側壁シリコン酸化膜を形成する工程と、
前記側壁マスク酸化膜、前記電子蓄積窒化膜及び前記側壁シリコン酸化膜それぞれの一部分を除去して、前記前駆ゲート電極の前記頂面を露出させており、前記第1導電型基板の一部分に至って前記第1側面及び前記第2側面を覆っている、第1側壁マスク酸化層、前記前駆ゲート電極の前記第1側面に対向している第1部分領域及び前記第2側面に対向している第2部分領域を含む第1電子蓄積窒化層並びに第1側壁シリコン酸化層が積層されている第1サイドウォールを形成する工程と、
前記前駆ゲート電極及び前記第1サイドウォールから露出している前記第1導電型基板に、第2導電型の不純物を注入して、前駆ソース/ドレイン拡散層を形成する工程と、
前記前駆ゲート電極の延在方向に沿う方向に延在しており、前記前駆ゲート電極同士間に位置して一方の前記セル領域内の前記第1注入領域及び他方の前記セル領域内の前記第2注入領域に接触している前記前駆ソース/ドレイン拡散層に電気的に接続される複数の第1ビットラインを形成する工程と、
前記第1ビットラインを埋め込み、当該第1ビットラインが非存在の前記セル領域同士間の領域には非形成とされる埋込み絶縁膜を形成する工程と、
前記前駆ゲート電極をパターニングし、かつ前記第1ビットラインを非露出とする溝部を形成して、矩形状の頂面、前記第1側面、前記第2側面、前記第1側面及び前記第2側面の間に位置している第3側面、当該第3側面と対向しており前記第1側面及び前記第2側面の間に位置している第4側面を有している略四角柱状のゲート電極であって、ゲート酸化層、当該ゲート酸化層上に設けられているゲートポリシリコン層、当該ゲートポリシリコン層上に設けられているゲートシリコン窒化層を含み、前記第1側面、前記第2側面、前記第3側面及び前記第4側面それぞれが矩形状の前記セル領域を画成する辺それぞれに対向している複数の前記ゲート電極を、複数の前記セル領域内それぞれに形成する工程と、
露出している前記第3側面及び第4側面を覆う第2側壁マスク酸化膜を形成する工程と、
前記ゲート電極をマスクとして用いて、第2導電型の不純物を注入し、前記第3側面に連接して前記第1導電型基板に設けられる第3注入領域、前記第4側面に連接して前記第1導電型基板に設けられる第4注入領域を形成して、前駆第2導電型注入領域を第2導電型注入領域として完成させる工程と、
前記第2側壁マスク酸化膜上に、第2電子蓄積窒化膜を形成する工程と、
前記第2電子蓄積窒化膜上に、第2側壁シリコン酸化膜を形成する工程と、
前記第2側壁マスク酸化膜、前記第2電子蓄積窒化膜及び前記第2側壁シリコン酸化膜それぞれの一部分を除去して、前記ゲート電極の前記頂面を露出させており、前記第1導電型基板の一部分に至って前記第3側面及び前記第4側面を覆っており、前記第1側壁マスク酸化層に連接している第2側壁マスク酸化層、前記ゲート電極の前記第3側面に対向している第3部分領域及び前記第4側面に対向している第4部分領域を含み、前記第1部分領域及び前記第2部分領域に連接する第2電子蓄積窒化層並びに第2側壁シリコン酸化層が積層されている第2サイドウォールを形成する工程と、
前記ゲート電極及び前記第2サイドウォールから露出しており、前記セル領域の境界を挟んで対向している前記第3側面と前記第4側面との間である前記第1導電型基板に、第2導電型の不純物を注入して、前駆ソース/ドレイン拡散層をソース/ドレイン拡散層として完成させる工程と、
前記セル領域の境界を挟んで対向している前記第3側面と前記第4側面との間に位置し、前記第1ビットラインとは電気的に独立して、前記第1ビットラインを覆う埋込み絶縁膜を越えて前記ソース/ドレイン拡散層上に延在し、当該ソース/ドレイン拡散層に電気的に接続される複数の第2ビットラインを形成する工程と、
複数の矩形状の前記セル領域の対角線方向に延在させ、当該対角線上に位置する複数の前記セル領域それぞれの前記ゲート電極に電気的に接続して、複数のワード線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
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