JPH07193151A - 不揮発性半導体記憶装置及びその記憶方法 - Google Patents
不揮発性半導体記憶装置及びその記憶方法Info
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- JPH07193151A JPH07193151A JP34887493A JP34887493A JPH07193151A JP H07193151 A JPH07193151 A JP H07193151A JP 34887493 A JP34887493 A JP 34887493A JP 34887493 A JP34887493 A JP 34887493A JP H07193151 A JPH07193151 A JP H07193151A
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Abstract
(57)【要約】
【目的】大容量フラッシュＥＥＰＲＯＭが直面している
種々の問題を性能を落とすことなく解決できる不揮発性
半導体記憶装置及びその記憶方法を提供することを目的
としている。 【構成】ゲート絶縁膜の少なくとも一部にシリコン酸化
膜よりもキャリアをトラップしやすい絶縁膜を設け、こ
の絶縁膜にキャリアをトラップしてしきい値電圧を変化
させるか否かに応じてデータを記憶するＭＩＳトランジ
スタを単位記憶セルとし、読み出し時に上記ＭＩＳトラ
ンジスタのソース領域として働く拡散層における端部近
傍のゲート絶縁膜中のみにキャリアをトラップさせてプ
ログラムを行うことを特徴としている。これによって、
酸化膜の欠陥や放射線の入射に対する耐性の向上、構造
並びに製造工程の簡単化、読み出し電流の増大、書き込
み時の選択性の確保とディスターブの問題等を性能を低
下させることなく解決できる。
種々の問題を性能を落とすことなく解決できる不揮発性
半導体記憶装置及びその記憶方法を提供することを目的
としている。 【構成】ゲート絶縁膜の少なくとも一部にシリコン酸化
膜よりもキャリアをトラップしやすい絶縁膜を設け、こ
の絶縁膜にキャリアをトラップしてしきい値電圧を変化
させるか否かに応じてデータを記憶するＭＩＳトランジ
スタを単位記憶セルとし、読み出し時に上記ＭＩＳトラ
ンジスタのソース領域として働く拡散層における端部近
傍のゲート絶縁膜中のみにキャリアをトラップさせてプ
ログラムを行うことを特徴としている。これによって、
酸化膜の欠陥や放射線の入射に対する耐性の向上、構造
並びに製造工程の簡単化、読み出し電流の増大、書き込
み時の選択性の確保とディスターブの問題等を性能を低
下させることなく解決できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の構造及びその動作方法に係り、特に不揮発性で且つ電
気的に書き換え可能なフラッシュＥＥＰＲＯＭ等の大容
量の不揮発性半導体記憶装置及びその記憶方法に関す
る。
の構造及びその動作方法に係り、特に不揮発性で且つ電
気的に書き換え可能なフラッシュＥＥＰＲＯＭ等の大容
量の不揮発性半導体記憶装置及びその記憶方法に関す
る。
【０００２】
【従来の技術】従来、電気的に書き込み消去可能なメモ
リセルとしては、セルフアライン型の２層ゲート構造を
有するメモリセルが一般的である。このメモリセルの場
合、シリコン酸化膜で取り囲まれた浮遊ゲートに電荷
（通常は電子）を注入することにより、セルトランジス
タのスレシホールド電圧を変化させてデータの書き込み
を行う。書き込みは、通常、ドレインとコントロールゲ
ートとの間に高い電圧を印加して例えばホットエレクト
ロンを発生させ、ドレイン側から浮遊ゲートにホットエ
レクトロンを注入する。
リセルとしては、セルフアライン型の２層ゲート構造を
有するメモリセルが一般的である。このメモリセルの場
合、シリコン酸化膜で取り囲まれた浮遊ゲートに電荷
（通常は電子）を注入することにより、セルトランジス
タのスレシホールド電圧を変化させてデータの書き込み
を行う。書き込みは、通常、ドレインとコントロールゲ
ートとの間に高い電圧を印加して例えばホットエレクト
ロンを発生させ、ドレイン側から浮遊ゲートにホットエ
レクトロンを注入する。
【０００３】しかしながら、上述した構成のメモリセル
は、次のような種々の問題を有している。第１の問題
は、ドレイン側から浮遊ゲートに電荷を注入しても、注
入された電荷は浮遊ゲートの全面に均一に拡散した状態
で保持されるため、浮遊ゲートの周囲の酸化膜に一カ所
でも欠陥が発生すると、この欠陥部から電荷が失われて
しまう点にある。このような欠陥は製造工程で発生した
り、使用中に書き込みと消去が繰り返されることにより
酸化膜が劣化して発生する場合もある。また、同じ理由
から放射線の入射に対しても弱く、浮遊ゲートのどこか
一カ所にヒットすると電子が失われることにつながる。
このような浮遊ゲート中の電子の減少は、そのままスレ
シホールド電圧の変動につながり、記憶データの誤読み
出しの原因となる。
は、次のような種々の問題を有している。第１の問題
は、ドレイン側から浮遊ゲートに電荷を注入しても、注
入された電荷は浮遊ゲートの全面に均一に拡散した状態
で保持されるため、浮遊ゲートの周囲の酸化膜に一カ所
でも欠陥が発生すると、この欠陥部から電荷が失われて
しまう点にある。このような欠陥は製造工程で発生した
り、使用中に書き込みと消去が繰り返されることにより
酸化膜が劣化して発生する場合もある。また、同じ理由
から放射線の入射に対しても弱く、浮遊ゲートのどこか
一カ所にヒットすると電子が失われることにつながる。
このような浮遊ゲート中の電子の減少は、そのままスレ
シホールド電圧の変動につながり、記憶データの誤読み
出しの原因となる。
【０００４】第２の問題として、２層ゲート構造のトラ
ンジスタは、通常（１層ゲート構造）のＭＯＳトランジ
スタに比して構造が複雑であり、製造工程数も多いとい
う点があげられる。また、第３の問題は、２層ゲート構
造は読み出しの時の電流値が大きく取れないという点で
ある。これは、ゲート電極が２層構造であるため、等価
的にゲート酸化膜厚が厚くなってしまうことに起因す
る。
ンジスタは、通常（１層ゲート構造）のＭＯＳトランジ
スタに比して構造が複雑であり、製造工程数も多いとい
う点があげられる。また、第３の問題は、２層ゲート構
造は読み出しの時の電流値が大きく取れないという点で
ある。これは、ゲート電極が２層構造であるため、等価
的にゲート酸化膜厚が厚くなってしまうことに起因す
る。
【０００５】第４の問題は過消去セルの発生である。す
なわち、消去する場合には、浮遊ゲートから電子を引き
抜くわけであるが、制御が十分でないと浮遊ゲートから
電子を引き抜き過ぎてゲート電圧が０Ｖでもセルトラン
ジスタがオンしてしまうことがある。この状態は過消去
と呼ばれている。メモリセルアレイ中にこのような過消
去状態のセルが出現すると、同一のビット線に接続され
た他のセルの記憶データが正確に読み出せなくなる。
なわち、消去する場合には、浮遊ゲートから電子を引き
抜くわけであるが、制御が十分でないと浮遊ゲートから
電子を引き抜き過ぎてゲート電圧が０Ｖでもセルトラン
ジスタがオンしてしまうことがある。この状態は過消去
と呼ばれている。メモリセルアレイ中にこのような過消
去状態のセルが出現すると、同一のビット線に接続され
た他のセルの記憶データが正確に読み出せなくなる。
【０００６】更に、第５の問題は、メモリセルアレイを
構成した場合に、あるまとまったセルの単位（セクタ
ー）のみに対して書き込みや消去を行うことが望まれる
ことがあるが、通常は書き込みや消去を行いたくないセ
ルのドレインにもバイアス電位が印加される。この際、
ドレインから浮遊ゲートへキャリアが注入されたり、あ
るいは逆に浮遊ゲートからドレインにキャリアが抜けた
りして記憶データが破壊される恐れがある。これを一般
にドレインディスターブと呼ぶ。このため、十分な書き
換え回数を保証することが困難になる。
構成した場合に、あるまとまったセルの単位（セクタ
ー）のみに対して書き込みや消去を行うことが望まれる
ことがあるが、通常は書き込みや消去を行いたくないセ
ルのドレインにもバイアス電位が印加される。この際、
ドレインから浮遊ゲートへキャリアが注入されたり、あ
るいは逆に浮遊ゲートからドレインにキャリアが抜けた
りして記憶データが破壊される恐れがある。これを一般
にドレインディスターブと呼ぶ。このため、十分な書き
換え回数を保証することが困難になる。
【０００７】上述した第１ないし第３の問題を克服する
従来の技術として、通常のＭＯＳトランジスタのゲート
絶縁膜として酸化膜と窒化膜の多層構造膜を採用し、こ
のゲート絶縁膜中に電子をトラップさせることによりし
きい値電圧を変化させるか否かに応じてデータを記憶す
る、いわゆるＭＮＯＳ（Metal-Nitride-Oxide-Semicond
uctor ）あるいはＭＯＮＯＳ（Metal-Oxide-Nitride-Ox
ide-Semiconductor ）セル等が提案されている。電子が
窒化膜にトラップされて蓄積されている場合には、酸化
膜に欠陥が発生しても、その欠陥のごく近傍のトラップ
された電荷が放出されるだけで済む。また、放射線が入
射した場合も同様に局所的にキャリアが放出されるだけ
であるので、スレシホールド電圧の変動は小さい。この
種の構造では、通常、ゲート電極に高い電圧を加えてＦ
Ｎトンネル電流を流してプログラムする。
従来の技術として、通常のＭＯＳトランジスタのゲート
絶縁膜として酸化膜と窒化膜の多層構造膜を採用し、こ
のゲート絶縁膜中に電子をトラップさせることによりし
きい値電圧を変化させるか否かに応じてデータを記憶す
る、いわゆるＭＮＯＳ（Metal-Nitride-Oxide-Semicond
uctor ）あるいはＭＯＮＯＳ（Metal-Oxide-Nitride-Ox
ide-Semiconductor ）セル等が提案されている。電子が
窒化膜にトラップされて蓄積されている場合には、酸化
膜に欠陥が発生しても、その欠陥のごく近傍のトラップ
された電荷が放出されるだけで済む。また、放射線が入
射した場合も同様に局所的にキャリアが放出されるだけ
であるので、スレシホールド電圧の変動は小さい。この
種の構造では、通常、ゲート電極に高い電圧を加えてＦ
Ｎトンネル電流を流してプログラムする。
【０００８】ところが、上述したＭＮＯＳあるいはＭＯ
ＮＯＳ構造を採用すると、選択トランジスタが必要にな
るという新たな問題が生ずる。すなわち、これらの構造
では、ゲート電極がワード線として用いられ、多数のセ
ルが共通に結線されているので、通常のアレイ構成では
選択的にプログラムすることができない。選択トランジ
スタを設けるのは集積度の低下とコストアップが著し
く、大容量の記憶装置には向かない。
ＮＯＳ構造を採用すると、選択トランジスタが必要にな
るという新たな問題が生ずる。すなわち、これらの構造
では、ゲート電極がワード線として用いられ、多数のセ
ルが共通に結線されているので、通常のアレイ構成では
選択的にプログラムすることができない。選択トランジ
スタを設けるのは集積度の低下とコストアップが著し
く、大容量の記憶装置には向かない。
【０００９】上記選択トランジスタの問題と、更には２
層ゲート構造のセルでの第４の問題である過消去を同時
に解決する方法がIEEE Electron Device Lett.,vol.EDL
-8,no.3,pp.93-95,March 1987,T.Y.Chan et al."A True
Single-Transistor Oxide-Nitride-Oxide EEPROM Devi
ce" に開示されている。この文献に記載された技術で
は、ホットエレクトロン注入方式により、ＭＯＮＯＳト
ランジスタのドレイン側のゲート絶縁膜にホットエレク
トロンを注入する。ホットエレクトロンの注入によっ
て、選択的に特定のセルにプログラムできる。一方、消
去はゲートに負電圧、ドレインに正電圧を印加し、トラ
ップされた電子を引き抜いており、書き込みと同様に選
択的に引き抜くことができる。また、ドレイン近傍のみ
で、電子のトラップと引き抜きを行うため、万一過消去
を行ってもトランジスタのスレシホールド電圧が負にな
る心配がないことも示されている。
層ゲート構造のセルでの第４の問題である過消去を同時
に解決する方法がIEEE Electron Device Lett.,vol.EDL
-8,no.3,pp.93-95,March 1987,T.Y.Chan et al."A True
Single-Transistor Oxide-Nitride-Oxide EEPROM Devi
ce" に開示されている。この文献に記載された技術で
は、ホットエレクトロン注入方式により、ＭＯＮＯＳト
ランジスタのドレイン側のゲート絶縁膜にホットエレク
トロンを注入する。ホットエレクトロンの注入によっ
て、選択的に特定のセルにプログラムできる。一方、消
去はゲートに負電圧、ドレインに正電圧を印加し、トラ
ップされた電子を引き抜いており、書き込みと同様に選
択的に引き抜くことができる。また、ドレイン近傍のみ
で、電子のトラップと引き抜きを行うため、万一過消去
を行ってもトランジスタのスレシホールド電圧が負にな
る心配がないことも示されている。
【００１０】しかしながら、このような構成及び記憶方
法では、２層ゲート構造の問題点で述べた第５の問題で
あるディスターブを回避できない。この文献に記載され
た技術ではドレイン領域近傍のゲート絶縁膜中に電子を
トラップしているが、メモリセルをアレイ状に配置した
場合には、非選択セルのドレインにも書き込みや消去時
に正の比較的高い電圧が印加されるため、電子がデトラ
ップされ、放出されてしまう恐れがある。また、ドレイ
ン領域の近傍のみに電子をトラップさせる場合、かなり
の量の電子をトラップしないとスレシホールド電圧が変
化せず、つまりはプログラムスピードが遅いという問題
を生ずる。この文献によると１０ｍｓものプログラム時
間を要している。
法では、２層ゲート構造の問題点で述べた第５の問題で
あるディスターブを回避できない。この文献に記載され
た技術ではドレイン領域近傍のゲート絶縁膜中に電子を
トラップしているが、メモリセルをアレイ状に配置した
場合には、非選択セルのドレインにも書き込みや消去時
に正の比較的高い電圧が印加されるため、電子がデトラ
ップされ、放出されてしまう恐れがある。また、ドレイ
ン領域の近傍のみに電子をトラップさせる場合、かなり
の量の電子をトラップしないとスレシホールド電圧が変
化せず、つまりはプログラムスピードが遅いという問題
を生ずる。この文献によると１０ｍｓものプログラム時
間を要している。
【００１１】
【発明が解決しようとする課題】上述したように従来の
不揮発性半導体記憶装置は、酸化膜の欠陥や放射線の入
射に対して弱い、構造が複雑であり製造工程数も多い、
読み出し電流が大きく取れない、過消去による誤読み出
しが発生する、及びディスターブが発生する恐れがある
等多くの問題点を有している。上述したいくつかの問題
点を解決する種々の技術が提案されているが、いずれも
一部の問題点に対してしか解決には至っておらず、且つ
選択トランジスタが必要になったり、プログラムスピー
ドが低下する等の新たな問題が発生する。
不揮発性半導体記憶装置は、酸化膜の欠陥や放射線の入
射に対して弱い、構造が複雑であり製造工程数も多い、
読み出し電流が大きく取れない、過消去による誤読み出
しが発生する、及びディスターブが発生する恐れがある
等多くの問題点を有している。上述したいくつかの問題
点を解決する種々の技術が提案されているが、いずれも
一部の問題点に対してしか解決には至っておらず、且つ
選択トランジスタが必要になったり、プログラムスピー
ドが低下する等の新たな問題が発生する。
【００１２】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、酸化膜の欠陥や
放射線の入射に対するデータ保持耐性を向上できる不揮
発性半導体記憶装置及びその記憶方法を提供することに
ある。また、この発明の他の目的は、構造の簡単化並び
に製造工程数を削減できる不揮発性半導体記憶装置及び
その記憶方法を提供することにある。
れたもので、その目的とするところは、酸化膜の欠陥や
放射線の入射に対するデータ保持耐性を向上できる不揮
発性半導体記憶装置及びその記憶方法を提供することに
ある。また、この発明の他の目的は、構造の簡単化並び
に製造工程数を削減できる不揮発性半導体記憶装置及び
その記憶方法を提供することにある。
【００１３】この発明の更に他の目的は、読み出し電流
を大きく取れる不揮発性半導体記憶装置及びその記憶方
法を提供することにある。この発明の別の目的は、メモ
リセルをアレイ状に配置して大規模なメモリセルアレイ
を構成した場合に、書き込み時の選択性を確保するとと
もに、消去時に発生する過消去の問題を回避できる不揮
発性半導体記憶装置及びその記憶方法を提供することに
ある。
を大きく取れる不揮発性半導体記憶装置及びその記憶方
法を提供することにある。この発明の別の目的は、メモ
リセルをアレイ状に配置して大規模なメモリセルアレイ
を構成した場合に、書き込み時の選択性を確保するとと
もに、消去時に発生する過消去の問題を回避できる不揮
発性半導体記憶装置及びその記憶方法を提供することに
ある。
【００１４】この発明の更に別の目的は、メモリセルを
アレイ状に配置して大規模なメモリセルアレイを構成し
た場合に、書き込み時の選択性を確保するとともに、消
去及び書き込み時に発生するディスターブの問題をプロ
グラムスピードを低下させることなく解決できる不揮発
性半導体記憶装置及びその記憶方法を提供することにあ
る。
アレイ状に配置して大規模なメモリセルアレイを構成し
た場合に、書き込み時の選択性を確保するとともに、消
去及び書き込み時に発生するディスターブの問題をプロ
グラムスピードを低下させることなく解決できる不揮発
性半導体記憶装置及びその記憶方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】請求項１に記載したこの
発明の不揮発性半導体記憶装置は、ゲート絶縁膜の少な
くとも一部にシリコン酸化膜よりもキャリアをトラップ
しやすい絶縁膜を備え、この絶縁膜にキャリアをトラッ
プすることによりしきい値電圧を変化させるか否かに応
じてデータを記憶する単位記憶セルとして働くＭＩＳト
ランジスタと、データの読み出し時に上記ＭＩＳトラン
ジスタのソース領域として働く拡散層における端部近傍
の上記ゲート絶縁膜中のみにキャリアをトラップさせ、
上記単位記憶セルに対するプログラムを行うプログラム
手段とを具備することを特徴としている。
発明の不揮発性半導体記憶装置は、ゲート絶縁膜の少な
くとも一部にシリコン酸化膜よりもキャリアをトラップ
しやすい絶縁膜を備え、この絶縁膜にキャリアをトラッ
プすることによりしきい値電圧を変化させるか否かに応
じてデータを記憶する単位記憶セルとして働くＭＩＳト
ランジスタと、データの読み出し時に上記ＭＩＳトラン
ジスタのソース領域として働く拡散層における端部近傍
の上記ゲート絶縁膜中のみにキャリアをトラップさせ、
上記単位記憶セルに対するプログラムを行うプログラム
手段とを具備することを特徴としている。
【００１６】前記プログラム手段は、ゲート電極とソー
ス電極に同じ極性の電圧を印加する電圧印加手段を有
し、この電圧印加手段からゲート電極とソース電極に電
圧を印加することによってドレイン領域からソース領域
へキャリアを流し、これによって発生したホットキャリ
アを前記絶縁膜中に注入してプログラムすることを特徴
とする。
ス電極に同じ極性の電圧を印加する電圧印加手段を有
し、この電圧印加手段からゲート電極とソース電極に電
圧を印加することによってドレイン領域からソース領域
へキャリアを流し、これによって発生したホットキャリ
アを前記絶縁膜中に注入してプログラムすることを特徴
とする。
【００１７】前記ＭＩＳトランジスタのゲート電極とソ
ース電極間に電位差を与え、前記ゲート絶縁膜中にトラ
ップされたキャリアを放出させることによりデータの消
去を行う消去手段を更に具備することを特徴とする。
ース電極間に電位差を与え、前記ゲート絶縁膜中にトラ
ップされたキャリアを放出させることによりデータの消
去を行う消去手段を更に具備することを特徴とする。
【００１８】また、請求項４に記載したこの発明の不揮
発性半導体記憶装置は、ゲート絶縁膜の少なくとも一部
にシリコン酸化膜よりもキャリアをトラップしやすい絶
縁膜を備え、この絶縁膜にキャリアをトラップすること
によりしきい値電圧を変化させるか否かに応じてデータ
を記憶するＭＩＳトランジスタが単位記憶セルとしてア
レイ状に配置されたメモリセルアレイと、データの読み
出し時に上記ＭＩＳトランジスタのソース領域として働
く拡散層における端部近傍のゲート絶縁膜中のみにキャ
リアをトラップさせて上記単位記憶セルへに対するプロ
グラムを行うプログラム手段と、上記メモリセルアレイ
を構成する特定のまとまった単位のＭＩＳトランジスタ
毎にソース領域の電圧を制御することにより、特定の単
位でプログラム及び消去を行うためのソース電圧制御手
段とを具備することを特徴とする。
発性半導体記憶装置は、ゲート絶縁膜の少なくとも一部
にシリコン酸化膜よりもキャリアをトラップしやすい絶
縁膜を備え、この絶縁膜にキャリアをトラップすること
によりしきい値電圧を変化させるか否かに応じてデータ
を記憶するＭＩＳトランジスタが単位記憶セルとしてア
レイ状に配置されたメモリセルアレイと、データの読み
出し時に上記ＭＩＳトランジスタのソース領域として働
く拡散層における端部近傍のゲート絶縁膜中のみにキャ
リアをトラップさせて上記単位記憶セルへに対するプロ
グラムを行うプログラム手段と、上記メモリセルアレイ
を構成する特定のまとまった単位のＭＩＳトランジスタ
毎にソース領域の電圧を制御することにより、特定の単
位でプログラム及び消去を行うためのソース電圧制御手
段とを具備することを特徴とする。
【００１９】前記メモリセルアレイは、同一行のＭＩＳ
トランジスタのソース領域が共通接続されたソース線
と、同一行のＭＩＳトランジスタのゲート電極が共通接
続されたワード線とが平行に配置され、隣接する２行毎
に上記ワード線を共有しない２つのＭＩＳトランジスタ
がドレイン領域を共有し、このドレイン領域が上記ソー
ス線及び上記ワード線と交差して配置されたビット線に
接続されることにより、前記単位記憶セルがＮＯＲ型に
接続されて構成され、単位記憶セルにプログラムする
際、選択された単位記憶セルが接続されているソース線
とワード線に同じ極性の電圧を印加し、且つこの単位記
憶セルが接続されているビット線は接地、他のビット線
は解放または上記選択された単位記憶セルに接続された
ソース線に印加している電圧と同じ極性の電圧を印加す
ることにより、非選択の単位記憶セルへのプログラムを
防止する手段を更に具備することを特徴とする。
トランジスタのソース領域が共通接続されたソース線
と、同一行のＭＩＳトランジスタのゲート電極が共通接
続されたワード線とが平行に配置され、隣接する２行毎
に上記ワード線を共有しない２つのＭＩＳトランジスタ
がドレイン領域を共有し、このドレイン領域が上記ソー
ス線及び上記ワード線と交差して配置されたビット線に
接続されることにより、前記単位記憶セルがＮＯＲ型に
接続されて構成され、単位記憶セルにプログラムする
際、選択された単位記憶セルが接続されているソース線
とワード線に同じ極性の電圧を印加し、且つこの単位記
憶セルが接続されているビット線は接地、他のビット線
は解放または上記選択された単位記憶セルに接続された
ソース線に印加している電圧と同じ極性の電圧を印加す
ることにより、非選択の単位記憶セルへのプログラムを
防止する手段を更に具備することを特徴とする。
【００２０】消去を行う場合に、ワード線とソース線に
電位を印加し、ワード線とソース線を共有するまとまっ
た数の単位記憶セルに対して同時に消去する手段を更に
具備することを特徴とする。前記ゲート絶縁膜は、第１
のシリコン酸化膜、シリコン窒化膜、及び第２のシリコ
ン酸化膜の３層構造膜であることを特徴とする。
電位を印加し、ワード線とソース線を共有するまとまっ
た数の単位記憶セルに対して同時に消去する手段を更に
具備することを特徴とする。前記ゲート絶縁膜は、第１
のシリコン酸化膜、シリコン窒化膜、及び第２のシリコ
ン酸化膜の３層構造膜であることを特徴とする。
【００２１】前記第１，第２のシリコン酸化膜の膜厚は
それぞれ、少なくとも５ｎｍであることを特徴とする。
前記各ＭＩＳトランジスタにおけるソース領域の近傍の
半導体基板中に設けられ、この半導体基板と同一導電型
で、半導体基板よりも不純物濃度が高い第１の不純物領
域を更に具備することを特徴とする。
それぞれ、少なくとも５ｎｍであることを特徴とする。
前記各ＭＩＳトランジスタにおけるソース領域の近傍の
半導体基板中に設けられ、この半導体基板と同一導電型
で、半導体基板よりも不純物濃度が高い第１の不純物領
域を更に具備することを特徴とする。
【００２２】前記各ＭＩＳトランジスタにおけるドレイ
ン領域におけるチャネル領域側の端部に、ドレイン領域
と同一導電型でこのドレイン領域よりも不純物濃度が低
い第２の不純物領域を更に具備することを特徴とする。
ン領域におけるチャネル領域側の端部に、ドレイン領域
と同一導電型でこのドレイン領域よりも不純物濃度が低
い第２の不純物領域を更に具備することを特徴とする。
【００２３】更に、請求項１１に記載したこの発明によ
る不揮発性半導体記憶装置の記憶方法は、ゲート絶縁膜
の少なくとも一部にシリコン酸化膜よりもキャリアをト
ラップしやすい絶縁膜を備え、この絶縁膜にキャリアを
トラップすることによりしきい値電圧を変化させるか否
かに応じてデータを保持するＭＩＳトランジスタを単位
記憶セルとして備えた不揮発性半導体記憶装置におい
て、データの読み出し時に上記ＭＩＳトランジスタのソ
ース領域として働く拡散層における端部近傍のゲート絶
縁膜中のみにキャリアをトラップさせてプログラムする
ことを特徴とする。
る不揮発性半導体記憶装置の記憶方法は、ゲート絶縁膜
の少なくとも一部にシリコン酸化膜よりもキャリアをト
ラップしやすい絶縁膜を備え、この絶縁膜にキャリアを
トラップすることによりしきい値電圧を変化させるか否
かに応じてデータを保持するＭＩＳトランジスタを単位
記憶セルとして備えた不揮発性半導体記憶装置におい
て、データの読み出し時に上記ＭＩＳトランジスタのソ
ース領域として働く拡散層における端部近傍のゲート絶
縁膜中のみにキャリアをトラップさせてプログラムする
ことを特徴とする。
【００２４】前記キャリアのトラップは、ゲート電極と
ソース電極に同じ極性の電圧を印加し、ドレイン領域か
らソース領域へキャリアを流すことによって発生したホ
ットキャリアを前記ゲート絶縁膜中に注入して行うこと
を特徴とする。ゲート電極とソース電極間に電位差を与
えて前記ゲート絶縁膜中にトラップされたキャリアを放
出させることにより記憶データの消去を行うことを特徴
とする。
ソース電極に同じ極性の電圧を印加し、ドレイン領域か
らソース領域へキャリアを流すことによって発生したホ
ットキャリアを前記ゲート絶縁膜中に注入して行うこと
を特徴とする。ゲート電極とソース電極間に電位差を与
えて前記ゲート絶縁膜中にトラップされたキャリアを放
出させることにより記憶データの消去を行うことを特徴
とする。
【００２５】前記単位記憶セルをアレイ状に配置してメ
モリセルアレイを形成し、まとまった単位の単位記憶セ
ル毎にソース線の電圧を制御することにより、特定の単
位でプログラム及び消去を行うことを特徴とする。
モリセルアレイを形成し、まとまった単位の単位記憶セ
ル毎にソース線の電圧を制御することにより、特定の単
位でプログラム及び消去を行うことを特徴とする。
【００２６】前記メモリセルアレイは、同一行のＭＩＳ
トランジスタのソース領域が共通接続されたソース線
と、同一行のＭＩＳトランジスタのゲート電極が共通接
続されたワード線とが平行に配置され、隣接する２行毎
に上記ワード線を共有しない２つのＭＩＳトランジスタ
がドレイン領域を共有し、このドレイン領域が上記ソー
ス線及び上記ワード線と交差して配置されたビット線に
接続されることにより、前記単位記憶セルがＮＯＲ型に
接続されて構成され、単位記憶セルにプログラムする
際、選択された単位記憶セルが接続されているソース線
とワード線に同じ極性の電圧を印加し、且つこの単位記
憶セルが接続されているビット線は接地、他のビット線
は解放または上記選択された単位記憶セルに接続された
ソース線に印加している電圧と同じ極性の電圧を印加す
ることにより、非選択の単位記憶セルへのプログラムを
防止することを特徴とする。ワード線とソース線に電位
を印加し、ワード線とソース線を共有する単位記憶セル
のデータを同時に消去することを特徴とする。
トランジスタのソース領域が共通接続されたソース線
と、同一行のＭＩＳトランジスタのゲート電極が共通接
続されたワード線とが平行に配置され、隣接する２行毎
に上記ワード線を共有しない２つのＭＩＳトランジスタ
がドレイン領域を共有し、このドレイン領域が上記ソー
ス線及び上記ワード線と交差して配置されたビット線に
接続されることにより、前記単位記憶セルがＮＯＲ型に
接続されて構成され、単位記憶セルにプログラムする
際、選択された単位記憶セルが接続されているソース線
とワード線に同じ極性の電圧を印加し、且つこの単位記
憶セルが接続されているビット線は接地、他のビット線
は解放または上記選択された単位記憶セルに接続された
ソース線に印加している電圧と同じ極性の電圧を印加す
ることにより、非選択の単位記憶セルへのプログラムを
防止することを特徴とする。ワード線とソース線に電位
を印加し、ワード線とソース線を共有する単位記憶セル
のデータを同時に消去することを特徴とする。
【００２７】
【作用】上記のような構成並びに方法によれば、ゲート
絶縁膜として、シリコン酸化膜よりもキャリアをトラッ
プしやすい絶縁膜（例えばシリコン窒化膜）を含む絶縁
膜を採用し、キャリアをこの絶縁膜中にトラップさせて
スレシホールド電圧を変化させるか否かに応じてデータ
を記憶するので、酸化膜に欠陥が発生しても、その欠陥
のごく近傍のトラップされた電荷が放出されるだけで済
む。また、放射線が入射した場合も同様に局所的にキャ
リアが放出されるだけであるので、スレシホールド電圧
の変動は小さい。従って、酸化膜の欠陥や放射線の入射
による影響を低減して保持特性を向上できる。
絶縁膜として、シリコン酸化膜よりもキャリアをトラッ
プしやすい絶縁膜（例えばシリコン窒化膜）を含む絶縁
膜を採用し、キャリアをこの絶縁膜中にトラップさせて
スレシホールド電圧を変化させるか否かに応じてデータ
を記憶するので、酸化膜に欠陥が発生しても、その欠陥
のごく近傍のトラップされた電荷が放出されるだけで済
む。また、放射線が入射した場合も同様に局所的にキャ
リアが放出されるだけであるので、スレシホールド電圧
の変動は小さい。従って、酸化膜の欠陥や放射線の入射
による影響を低減して保持特性を向上できる。
【００２８】ゲート電極は１層構造であるので構造が単
純であり、且つ２層ゲート構造に比べて製造工程数を削
減できる。ゲート電極が１層構造であるので、２層構造
に比して等価的にゲート酸化膜厚を薄くでき、読み出し
電流を大きくできる。消去に際して、限定された領域の
電荷を引き抜くので、引き抜き過ぎてもＭＩＳトランジ
スタのチャネル領域全体が反転することはなく、過消去
の問題は起きない。
純であり、且つ２層ゲート構造に比べて製造工程数を削
減できる。ゲート電極が１層構造であるので、２層構造
に比して等価的にゲート酸化膜厚を薄くでき、読み出し
電流を大きくできる。消去に際して、限定された領域の
電荷を引き抜くので、引き抜き過ぎてもＭＩＳトランジ
スタのチャネル領域全体が反転することはなく、過消去
の問題は起きない。
【００２９】データの読み出し時にソース領域として働
く拡散層の端部近傍のゲート絶縁膜中に限局して電荷を
注入することによりプログラムを行うので、非選択セル
のドレイン領域に書き込みや消去時に正の比較的高い電
圧が印加されても電子がデトラップされて放出されるこ
とはない。また、ソース領域の近傍のみに電子をトラッ
プさせると少数の電子のトラップでスレシホールド電圧
を大きく変化させることができる。よって、ドレイン領
域として働く拡散層の端部近傍のゲート絶縁膜中に電荷
を注入してプログラムを行うのに比してプログラムスピ
ードの大幅な高速化を達成できる。更に、電荷をソース
領域近傍のゲート絶縁膜のみにトラップするので、非選
択セルのドレイン領域にストレスがかかっても影響はな
くディスターブの問題は発生しない。
く拡散層の端部近傍のゲート絶縁膜中に限局して電荷を
注入することによりプログラムを行うので、非選択セル
のドレイン領域に書き込みや消去時に正の比較的高い電
圧が印加されても電子がデトラップされて放出されるこ
とはない。また、ソース領域の近傍のみに電子をトラッ
プさせると少数の電子のトラップでスレシホールド電圧
を大きく変化させることができる。よって、ドレイン領
域として働く拡散層の端部近傍のゲート絶縁膜中に電荷
を注入してプログラムを行うのに比してプログラムスピ
ードの大幅な高速化を達成できる。更に、電荷をソース
領域近傍のゲート絶縁膜のみにトラップするので、非選
択セルのドレイン領域にストレスがかかっても影響はな
くディスターブの問題は発生しない。
【００３０】大規模アレイで、特定のまとまった単位で
ソース線の電位を独立してコントロールするので、ゲー
ト電極とソース領域間に高い電圧を印加してトラップさ
れていた電荷を引き抜いてデータを消去する際、選択さ
れたソース線に接続されているメモリセルのデータのみ
を消去することが可能となる。よって、消去したくない
メモリセルには一切電圧がかからないので、消去ディス
ターブは発生しない。
ソース線の電位を独立してコントロールするので、ゲー
ト電極とソース領域間に高い電圧を印加してトラップさ
れていた電荷を引き抜いてデータを消去する際、選択さ
れたソース線に接続されているメモリセルのデータのみ
を消去することが可能となる。よって、消去したくない
メモリセルには一切電圧がかからないので、消去ディス
ターブは発生しない。
【００３１】従って、この発明を、キャリアをトラップ
させるタイプのメモリセルに適用することで、現在の大
容量フラッシュＥＥＰＲＯＭが直面している種々の問題
点、つまり、酸化膜の欠陥や放射線の入射に対する耐性
が低いという問題点、２層ゲート構造のために構造が複
雑で製造工程数も多いという問題点、読み出し電流が大
きく取れないという問題点、更に大規模セルアレイにお
いて消去時に発生する過消去の問題や、消去及び書き込
み時に発生するディスターブの問題をプログラムスピー
ドが遅くなる等の性能の低下を伴うことなく解決でき
る。
させるタイプのメモリセルに適用することで、現在の大
容量フラッシュＥＥＰＲＯＭが直面している種々の問題
点、つまり、酸化膜の欠陥や放射線の入射に対する耐性
が低いという問題点、２層ゲート構造のために構造が複
雑で製造工程数も多いという問題点、読み出し電流が大
きく取れないという問題点、更に大規模セルアレイにお
いて消去時に発生する過消去の問題や、消去及び書き込
み時に発生するディスターブの問題をプログラムスピー
ドが遅くなる等の性能の低下を伴うことなく解決でき
る。
【００３２】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１ないし図３はそれぞれ、この発明
の第１の実施例に係る不揮発性半導体記憶装置における
単位記憶セルの構成、並びに各動作モードにおける電荷
の保持及び移動状態を示したもので、図１は書き込みモ
ード、図２は読み出しモード、及び図３は消去モードを
それぞれ模式的に示している。
照して説明する。図１ないし図３はそれぞれ、この発明
の第１の実施例に係る不揮発性半導体記憶装置における
単位記憶セルの構成、並びに各動作モードにおける電荷
の保持及び移動状態を示したもので、図１は書き込みモ
ード、図２は読み出しモード、及び図３は消去モードを
それぞれ模式的に示している。
【００３３】単位記憶セルは、ゲート絶縁膜としてＯＮ
Ｏ（Oxide-Nitride-Oxide ）積層膜が用いられたＮチャ
ネル型のＭＩＳ（ＭＯＳ）トランジスタからなり、次の
ように構成されている。Ｐ型半導体基板の表面領域に、
Ｎ型のドレイン領域２及びソース領域３が離隔して形成
される。上記ドレイン，ソース領域２，３間のチャネル
領域上にはゲート絶縁膜１０が設けられ、このゲート絶
縁膜１０上にゲート電極７が設けられている。上記ゲー
ト絶縁膜１０には、ＯＮＯの３層構造の積層膜、すなわ
ちシリコン酸化膜４、シリコン窒化膜５及びシリコン酸
化膜６を用いている。上記各シリコン酸化膜４，６の膜
厚は６ｎｍ、シリコン窒化膜５の膜厚も６ｎｍである。
シリコン窒化膜５の上下に５ｎｍ以上の膜厚の酸化膜が
あると、注入された電子の保持特性が向上する。上記ゲ
ート電極７には、多結晶シリコン、ポリサイド、メタル
等を必要に応じて選択して使用する。
Ｏ（Oxide-Nitride-Oxide ）積層膜が用いられたＮチャ
ネル型のＭＩＳ（ＭＯＳ）トランジスタからなり、次の
ように構成されている。Ｐ型半導体基板の表面領域に、
Ｎ型のドレイン領域２及びソース領域３が離隔して形成
される。上記ドレイン，ソース領域２，３間のチャネル
領域上にはゲート絶縁膜１０が設けられ、このゲート絶
縁膜１０上にゲート電極７が設けられている。上記ゲー
ト絶縁膜１０には、ＯＮＯの３層構造の積層膜、すなわ
ちシリコン酸化膜４、シリコン窒化膜５及びシリコン酸
化膜６を用いている。上記各シリコン酸化膜４，６の膜
厚は６ｎｍ、シリコン窒化膜５の膜厚も６ｎｍである。
シリコン窒化膜５の上下に５ｎｍ以上の膜厚の酸化膜が
あると、注入された電子の保持特性が向上する。上記ゲ
ート電極７には、多結晶シリコン、ポリサイド、メタル
等を必要に応じて選択して使用する。
【００３４】図１に示すように、単位記憶セルへの書き
込み時には、例えばソース領域３に６Ｖ、ゲート電極７
に６Ｖ、ドレイン領域２に０Ｖ（接地）を印加する。但
し、ここではソース，ドレイン領域２，３の用語の区別
は、読み出し時の動作を基準にして定義している。上記
バイアス電圧の印加により、電子がチャネル領域中をド
レイン領域２側からソース領域３側へ流れ、ソース領域
３の近傍の高電界部で発生したチャネルホットエレクト
ロンがゲート絶縁膜１０中に注入される。上記ゲート絶
縁膜１０はＯＮＯ積層膜であるので、かなりの量の電子
がシリコン窒化膜５中にトラップされる。ソース領域３
の近傍のシリコン窒化膜５中に電子がトラップされる
と、この下のチャネル領域が反転しずらくなり、電流が
流れにくくなる。この結果、セルトランジスタのスレシ
ホールド電圧が上昇するので、電子をトラップするか否
かに応じてプログラムが行えることになる。
込み時には、例えばソース領域３に６Ｖ、ゲート電極７
に６Ｖ、ドレイン領域２に０Ｖ（接地）を印加する。但
し、ここではソース，ドレイン領域２，３の用語の区別
は、読み出し時の動作を基準にして定義している。上記
バイアス電圧の印加により、電子がチャネル領域中をド
レイン領域２側からソース領域３側へ流れ、ソース領域
３の近傍の高電界部で発生したチャネルホットエレクト
ロンがゲート絶縁膜１０中に注入される。上記ゲート絶
縁膜１０はＯＮＯ積層膜であるので、かなりの量の電子
がシリコン窒化膜５中にトラップされる。ソース領域３
の近傍のシリコン窒化膜５中に電子がトラップされる
と、この下のチャネル領域が反転しずらくなり、電流が
流れにくくなる。この結果、セルトランジスタのスレシ
ホールド電圧が上昇するので、電子をトラップするか否
かに応じてプログラムが行えることになる。
【００３５】この発明で重要なのは、キャリアの注入を
ソース領域３近傍のシリコン窒化膜５中に限局している
ことである。例えば、ゲート電極７に印加する電圧が高
いと、チャネル領域の全面から窒化膜５中に電子が注入
され、スレシホールド電圧の上昇が起こる。１つのセル
トランジスタを用いて、データを記憶させる用途の場合
には、この方法でも問題はないが、多数のセルトランジ
スタをアレイ状に配置し、１本のワード線に多数のセル
トランジスタのゲートが接続されている構造の場合に
は、同一のワード線に接続された全てのセルトランジス
タに書き込みが行われてしまい、選択的に書き込むこと
ができない。また、チャネル領域の全面上の窒化膜５中
に電子をトラップさせてしまうとチャネル全面から消去
する必要があり、この場合には消去しすぎて、スレシホ
ールド電圧が負となってしまうという過消去の問題が発
生する。従って、例えば、前述したソース領域３に６
Ｖ、ゲート電極７に６Ｖのバイアス電圧を印加する場合
には、ソース領域３に０Ｖを印加する条件下においてゲ
ート電極７に６Ｖを印加してもスレシホールド電圧の変
動がないことを確認して設定する必要がある。
ソース領域３近傍のシリコン窒化膜５中に限局している
ことである。例えば、ゲート電極７に印加する電圧が高
いと、チャネル領域の全面から窒化膜５中に電子が注入
され、スレシホールド電圧の上昇が起こる。１つのセル
トランジスタを用いて、データを記憶させる用途の場合
には、この方法でも問題はないが、多数のセルトランジ
スタをアレイ状に配置し、１本のワード線に多数のセル
トランジスタのゲートが接続されている構造の場合に
は、同一のワード線に接続された全てのセルトランジス
タに書き込みが行われてしまい、選択的に書き込むこと
ができない。また、チャネル領域の全面上の窒化膜５中
に電子をトラップさせてしまうとチャネル全面から消去
する必要があり、この場合には消去しすぎて、スレシホ
ールド電圧が負となってしまうという過消去の問題が発
生する。従って、例えば、前述したソース領域３に６
Ｖ、ゲート電極７に６Ｖのバイアス電圧を印加する場合
には、ソース領域３に０Ｖを印加する条件下においてゲ
ート電極７に６Ｖを印加してもスレシホールド電圧の変
動がないことを確認して設定する必要がある。
【００３６】読み出しの場合には、図２に示すようにゲ
ート電極７に３Ｖ、ソース領域３に０Ｖ（接地）、ドレ
イン領域２に２Ｖのバイアス電圧を印加する。ソース領
域３の近傍のシリコン窒化膜５中に電子がトラップされ
ていると、その下のチャネル領域が反転し難くなるため
電流が流れなくなる。ソース領域３近傍の窒化膜中５へ
の電子のトラップは、ドレイン領域近傍の窒化膜中に電
子をトラップさせる従来の方法に比して読み出し時の電
流への影響が大きい。換言すれば、少数の電子のトラッ
ピングでスレシホールド電圧の大きな上昇が起こり、プ
ログラムスピードを高速化できる。条件にもよるが、ド
レイン領域の近傍の窒化膜に電子をトラップする場合と
比較すると１〜２桁の高速化が可能となる。
ート電極７に３Ｖ、ソース領域３に０Ｖ（接地）、ドレ
イン領域２に２Ｖのバイアス電圧を印加する。ソース領
域３の近傍のシリコン窒化膜５中に電子がトラップされ
ていると、その下のチャネル領域が反転し難くなるため
電流が流れなくなる。ソース領域３近傍の窒化膜中５へ
の電子のトラップは、ドレイン領域近傍の窒化膜中に電
子をトラップさせる従来の方法に比して読み出し時の電
流への影響が大きい。換言すれば、少数の電子のトラッ
ピングでスレシホールド電圧の大きな上昇が起こり、プ
ログラムスピードを高速化できる。条件にもよるが、ド
レイン領域の近傍の窒化膜に電子をトラップする場合と
比較すると１〜２桁の高速化が可能となる。
【００３７】また、単位記憶セルとして働くＭＩＳトラ
ンジスタは、２層ゲート構造ではなく、単純な１層ゲー
ト構造であるので、書き込みを行っていないセルの読み
出し電流は、例えばゲート電圧が３Ｖ程度の低い電圧で
も２層ゲート構造のセルに比べて大きく取れる。
ンジスタは、２層ゲート構造ではなく、単純な１層ゲー
ト構造であるので、書き込みを行っていないセルの読み
出し電流は、例えばゲート電圧が３Ｖ程度の低い電圧で
も２層ゲート構造のセルに比べて大きく取れる。
【００３８】消去に際しては、図３に示すようにゲート
電極７に−９Ｖ、ソース領域３に５Ｖのバイアス電圧を
印加し、ドレイン領域２は開放とする。これによって、
シリコン窒化膜５中にトラッピングされていた電子がソ
ース領域３に抜ける。この際、一部ではあるがソース領
域３と基板１との接合部の近傍で発生したホールがゲー
ト絶縁膜１０中に注入され、窒化膜５中にトラッピング
されていた電子を中和する作用も働き、消去スピードの
高速化に寄与する。この消去時に、電子を引き抜き過ぎ
て窒化膜５が正に帯電することがあっても、正に帯電す
る領域はソース領域３の近傍の窒化膜５の一部に限局し
ているため、ゲート電極７に印加する電圧を０Ｖにすれ
ば、残りの大部分のチャネル領域でセルトランジスタが
オフするので過消去の心配はない。
電極７に−９Ｖ、ソース領域３に５Ｖのバイアス電圧を
印加し、ドレイン領域２は開放とする。これによって、
シリコン窒化膜５中にトラッピングされていた電子がソ
ース領域３に抜ける。この際、一部ではあるがソース領
域３と基板１との接合部の近傍で発生したホールがゲー
ト絶縁膜１０中に注入され、窒化膜５中にトラッピング
されていた電子を中和する作用も働き、消去スピードの
高速化に寄与する。この消去時に、電子を引き抜き過ぎ
て窒化膜５が正に帯電することがあっても、正に帯電す
る領域はソース領域３の近傍の窒化膜５の一部に限局し
ているため、ゲート電極７に印加する電圧を０Ｖにすれ
ば、残りの大部分のチャネル領域でセルトランジスタが
オフするので過消去の心配はない。
【００３９】図４は、上記単位記憶セルの他の構成例を
示している。この図４に示すＭＩＳトランジスタは、ソ
ース領域３側にｐ−ポケット層を設けるとともにドレイ
ン領域２側にＬＤＤ構造を採用したものである。上述し
た構成並びに記憶方法では、従来技術と異なり、読み出
し時と書き込み時でソース領域とドレイン領域が逆にな
るので、例えばソース領域３側にｐ−ポケット層のよう
に基板１と同一導電型で不純物濃度が高い不純物領域８
を形成することによりプログラムスピードをより高速化
できる。読み出しと書き込みを同一の拡散層を用いて行
う従来の技術では、不純物濃度が高いｐ−ポケット層を
導入すると、確かにプログラムスピードは早くなるが、
読み出し中に浮遊ゲート中に電子が注入され易くなり、
長期間の読み出し動作中にデータが反転してしまう（ソ
フトライトとも言う）危険が増す問題があったが、この
発明の記憶方法ではその心配はない。また、ソース領域
３にｐ−ポケット層を導入しておくと、消去時にソース
領域３と基板１との接合付近でホットホールが発生し易
くなる。このホットホールの一部は、上述したように絶
縁膜１０中に注入され、シリコン窒化膜５にトラップさ
れていた電子を中和する働きもあるので、消去スピード
が早くなるという効果も得られる。
示している。この図４に示すＭＩＳトランジスタは、ソ
ース領域３側にｐ−ポケット層を設けるとともにドレイ
ン領域２側にＬＤＤ構造を採用したものである。上述し
た構成並びに記憶方法では、従来技術と異なり、読み出
し時と書き込み時でソース領域とドレイン領域が逆にな
るので、例えばソース領域３側にｐ−ポケット層のよう
に基板１と同一導電型で不純物濃度が高い不純物領域８
を形成することによりプログラムスピードをより高速化
できる。読み出しと書き込みを同一の拡散層を用いて行
う従来の技術では、不純物濃度が高いｐ−ポケット層を
導入すると、確かにプログラムスピードは早くなるが、
読み出し中に浮遊ゲート中に電子が注入され易くなり、
長期間の読み出し動作中にデータが反転してしまう（ソ
フトライトとも言う）危険が増す問題があったが、この
発明の記憶方法ではその心配はない。また、ソース領域
３にｐ−ポケット層を導入しておくと、消去時にソース
領域３と基板１との接合付近でホットホールが発生し易
くなる。このホットホールの一部は、上述したように絶
縁膜１０中に注入され、シリコン窒化膜５にトラップさ
れていた電子を中和する働きもあるので、消去スピード
が早くなるという効果も得られる。
【００４０】また、図４のセル構造では、読み出しの際
のソフトライトの問題を避けるために、Ｎ- 型の不純物
領域９をドレイン領域２とチャネル領域との接合部に設
け、いわゆるＬＤＤ（Lightly-Doped-Drain ）構造にし
ている。この構造を採用している。これによって、読み
出し時のドレイン電圧を高くしてもソフトライトを起き
難くできるので、ドレイン電圧を高くして読み出し電流
を大きくできる。
のソフトライトの問題を避けるために、Ｎ- 型の不純物
領域９をドレイン領域２とチャネル領域との接合部に設
け、いわゆるＬＤＤ（Lightly-Doped-Drain ）構造にし
ている。この構造を採用している。これによって、読み
出し時のドレイン電圧を高くしてもソフトライトを起き
難くできるので、ドレイン電圧を高くして読み出し電流
を大きくできる。
【００４１】なお、図４では、ｐ−ポケット層とＬＤＤ
構造の両方を採用した場合の構成を示したが、いずれか
一方のみでもそれぞれに対応した効果が得られるのは勿
論である。次に、上記図１ないし図４に示した単位記憶
セルの構造並びに記憶方法を、多数のセルをアレイ状に
配置した大規模メモリセルアレイに適用する場合につい
て説明する。
構造の両方を採用した場合の構成を示したが、いずれか
一方のみでもそれぞれに対応した効果が得られるのは勿
論である。次に、上記図１ないし図４に示した単位記憶
セルの構造並びに記憶方法を、多数のセルをアレイ状に
配置した大規模メモリセルアレイに適用する場合につい
て説明する。
【００４２】図５は、２本のワード線と、それに挟まれ
た１本のソース線に接続されたセル群を特定のまとまっ
た単位（セクター）として用いる場合のセルアレイの構
成図である。図５において、Ｓ１はセクター１に対応し
たソース線、Ｗ１，Ｗ２はソース線Ｓ１の両側に配置さ
れたワード線で、多数個のセルのゲートが接続されてい
る。Ｂ１，Ｂ２はビット線で、隣り合ったワード線に接
続されている２個のセルのドレインに接続されている。
Ｓ２はセクター２に対応したソース線で、ソース線Ｓ１
とは独立に電位をコントロールできるように周辺回路を
構成している。セクター１のセルＭＣに書き込みを行う
場合は、ビット線Ｂ１を接地し、ワード線Ｗ１に６Ｖ、
ソース線Ｓ１に６Ｖをそれぞれ印加する。この際、ワー
ド線Ｗ２を接地しておけば、ワード線Ｗ２に接続された
セルにはプログラムされない。ワード線Ｗ１に接続され
た他のセルについてはビット線Ｂ１以外のビット線Ｂ
２，…を解放またはソース線Ｓ１と同じ電位、もしくは
ソース線Ｓ１の電位と接地電位の間の適当な電位を印加
することにより、ソース，ドレイン間の電位差を書き込
みが起きない状態に設定すれば良い。この時、ビット線
Ｂ２を始めとする非選択のビット線が例えば６Ｖ等の高
電圧になる。これによって非選択セクター、例えばセク
ター２に接続されたセルのドレインにも６Ｖが印加され
る。通常の２層ゲート構造のセルでは、この時にドレイ
ンディスターブが問題となるが、この発明のセルでは電
子はソース領域３の近傍のみに蓄積されているので問題
にならない。消去時には、ソース線Ｓ１を例えば５Ｖ、
ワード線Ｗ１，Ｗ２を例えば−９Ｖとすることでソース
線Ｓ１に接続されている全てのセルに対して消去を行
う。ソース線Ｓ１とＳ２は分離されているので、ソース
線Ｓ２に接続されているセルには電気的なストレスは一
切印加されない。
た１本のソース線に接続されたセル群を特定のまとまっ
た単位（セクター）として用いる場合のセルアレイの構
成図である。図５において、Ｓ１はセクター１に対応し
たソース線、Ｗ１，Ｗ２はソース線Ｓ１の両側に配置さ
れたワード線で、多数個のセルのゲートが接続されてい
る。Ｂ１，Ｂ２はビット線で、隣り合ったワード線に接
続されている２個のセルのドレインに接続されている。
Ｓ２はセクター２に対応したソース線で、ソース線Ｓ１
とは独立に電位をコントロールできるように周辺回路を
構成している。セクター１のセルＭＣに書き込みを行う
場合は、ビット線Ｂ１を接地し、ワード線Ｗ１に６Ｖ、
ソース線Ｓ１に６Ｖをそれぞれ印加する。この際、ワー
ド線Ｗ２を接地しておけば、ワード線Ｗ２に接続された
セルにはプログラムされない。ワード線Ｗ１に接続され
た他のセルについてはビット線Ｂ１以外のビット線Ｂ
２，…を解放またはソース線Ｓ１と同じ電位、もしくは
ソース線Ｓ１の電位と接地電位の間の適当な電位を印加
することにより、ソース，ドレイン間の電位差を書き込
みが起きない状態に設定すれば良い。この時、ビット線
Ｂ２を始めとする非選択のビット線が例えば６Ｖ等の高
電圧になる。これによって非選択セクター、例えばセク
ター２に接続されたセルのドレインにも６Ｖが印加され
る。通常の２層ゲート構造のセルでは、この時にドレイ
ンディスターブが問題となるが、この発明のセルでは電
子はソース領域３の近傍のみに蓄積されているので問題
にならない。消去時には、ソース線Ｓ１を例えば５Ｖ、
ワード線Ｗ１，Ｗ２を例えば−９Ｖとすることでソース
線Ｓ１に接続されている全てのセルに対して消去を行
う。ソース線Ｓ１とＳ２は分離されているので、ソース
線Ｓ２に接続されているセルには電気的なストレスは一
切印加されない。
【００４３】ところで、通常、ビット線Ｂ１，Ｂ２は、
第１層目の金属配線層で形成される。従って、ソース線
電位制御用の配線Ｓ１，Ｓ２は第２層目の金属配線層を
用いると良い。
第１層目の金属配線層で形成される。従って、ソース線
電位制御用の配線Ｓ１，Ｓ２は第２層目の金属配線層を
用いると良い。
【００４４】なお、上記実施例では、Ｎチャネル型のＭ
ＩＳトランジスタのゲート絶縁膜に電子をトラップさせ
る場合について説明したが、トランジスタの種類やトラ
ップさせるキャリアの組み合わせ等は作用が同じになる
ように変更しても構わない。また、動作電圧もＭＩＳト
ランジスタのサイズ、ゲート絶縁膜の構造や材質、ソー
ス，ドレイン領域の不純物濃度等に応じて適宜変えても
良いのは勿論である。更に、上記実施例ではゲート絶縁
膜としてＯＮＯ積層膜を使用したが、電子またはホール
をトラップして保持できれば他の絶縁膜の単層膜や多層
膜を使用しても良い。
ＩＳトランジスタのゲート絶縁膜に電子をトラップさせ
る場合について説明したが、トランジスタの種類やトラ
ップさせるキャリアの組み合わせ等は作用が同じになる
ように変更しても構わない。また、動作電圧もＭＩＳト
ランジスタのサイズ、ゲート絶縁膜の構造や材質、ソー
ス，ドレイン領域の不純物濃度等に応じて適宜変えても
良いのは勿論である。更に、上記実施例ではゲート絶縁
膜としてＯＮＯ積層膜を使用したが、電子またはホール
をトラップして保持できれば他の絶縁膜の単層膜や多層
膜を使用しても良い。
【００４５】
【発明の効果】以上説明したように、この発明によれ
ば、酸化膜の欠陥や放射線の入射に対するデータ保持耐
性を向上でき、構造を簡単化して製造工程数を削減で
き、読み出し電流を大きく取れ、メモリセルをアレイ状
に配置して大規模なメモリセルアレイを構成した場合
に、書き込み時の選択性を確保するとともに、消去時に
発生する過消去の問題を回避でき、更にメモリセルをア
レイ状に配置して大規模なメモリセルアレイを構成した
場合に、書き込み時の選択性を確保するとともに、消去
及び書き込み時に発生するディスターブの問題をプログ
ラムスピードを低下させることなく解決できる不揮発性
半導体記憶装置及びその記憶方法が得られる。
ば、酸化膜の欠陥や放射線の入射に対するデータ保持耐
性を向上でき、構造を簡単化して製造工程数を削減で
き、読み出し電流を大きく取れ、メモリセルをアレイ状
に配置して大規模なメモリセルアレイを構成した場合
に、書き込み時の選択性を確保するとともに、消去時に
発生する過消去の問題を回避でき、更にメモリセルをア
レイ状に配置して大規模なメモリセルアレイを構成した
場合に、書き込み時の選択性を確保するとともに、消去
及び書き込み時に発生するディスターブの問題をプログ
ラムスピードを低下させることなく解決できる不揮発性
半導体記憶装置及びその記憶方法が得られる。
【図１】この発明の第１の実施例に係る不揮発性半導体
記憶装置における単位記憶セルの構造並びに書き込みモ
ードの電圧印加例について説明するための断面図。
記憶装置における単位記憶セルの構造並びに書き込みモ
ードの電圧印加例について説明するための断面図。
【図２】この発明の第１の実施例に係る不揮発性半導体
記憶装置における単位記憶セルの構造並びに読み出しモ
ードの電圧印加例について説明するための断面図。
記憶装置における単位記憶セルの構造並びに読み出しモ
ードの電圧印加例について説明するための断面図。
【図３】この発明の第１の実施例に係る不揮発性半導体
記憶装置における単位記憶セルの構造並びに消去モード
の電圧印加例について説明するための断面図。
記憶装置における単位記憶セルの構造並びに消去モード
の電圧印加例について説明するための断面図。
【図４】この発明の第２の実施例に係る不揮発性半導体
記憶装置における単位記憶セルの構造について説明する
ための断面図。
記憶装置における単位記憶セルの構造について説明する
ための断面図。
【図５】図１ないし図４に示した単位記憶セルをアレイ
状に配置した不揮発性半導体記憶装置を構成する場合の
構成例を示す回路図。
状に配置した不揮発性半導体記憶装置を構成する場合の
構成例を示す回路図。
１…半導体基板、２…ドレイン領域、３…ソース領域、
４…第１のシリコン酸化膜、５…シリコン窒化膜、６…
第２のシリコン酸化膜、７…ゲート電極、８…第１の不
純物領域、９…第２の不純物領域、１０…ゲート絶縁
膜、Ｗ１〜Ｗ４…ワード線、Ｓ１，Ｓ２…ソース線、Ｂ
１，Ｂ２…ビット線。
４…第１のシリコン酸化膜、５…シリコン窒化膜、６…
第２のシリコン酸化膜、７…ゲート電極、８…第１の不
純物領域、９…第２の不純物領域、１０…ゲート絶縁
膜、Ｗ１〜Ｗ４…ワード線、Ｓ１，Ｓ２…ソース線、Ｂ
１，Ｂ２…ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02 16/06 Ｇ１１Ｃ 17/00 ５３０ Ｄ
Claims (16)
- 【請求項１】 ゲート絶縁膜の少なくとも一部にシリコ
ン酸化膜よりもキャリアをトラップしやすい絶縁膜を備
え、この絶縁膜にキャリアをトラップすることによりし
きい値電圧を変化させるか否かに応じてデータを記憶す
る単位記憶セルとして働くＭＩＳトランジスタと、デー
タの読み出し時に上記ＭＩＳトランジスタのソース領域
として働く拡散層における端部近傍の上記ゲート絶縁膜
中のみにキャリアをトラップさせ、上記単位記憶セルに
対するプログラムを行うプログラム手段とを具備するこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記プログラム手段は、ゲート電極とソ
ース電極に同じ極性の電圧を印加する電圧印加手段を有
し、この電圧印加手段からゲート電極とソース電極に電
圧を印加することによってドレイン領域からソース領域
へキャリアを流し、これによって発生したホットキャリ
アを前記絶縁膜中に注入してプログラムすることを特徴
とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記ＭＩＳトランジスタのゲート電極と
ソース電極間に電位差を与え、前記ゲート絶縁膜中にト
ラップされたキャリアを放出させることによりデータの
消去を行う消去手段を更に具備することを特徴とする請
求項１または２いずれかに記載の不揮発性半導体記憶装
置。 - 【請求項４】 ゲート絶縁膜の少なくとも一部にシリコ
ン酸化膜よりもキャリアをトラップしやすい絶縁膜を備
え、この絶縁膜にキャリアをトラップすることによりし
きい値電圧を変化させるか否かに応じてデータを記憶す
るＭＩＳトランジスタが単位記憶セルとしてアレイ状に
配置されたメモリセルアレイと、データの読み出し時に
上記ＭＩＳトランジスタのソース領域として働く拡散層
における端部近傍のゲート絶縁膜中のみにキャリアをト
ラップさせて上記単位記憶セルへに対するプログラムを
行うプログラム手段と、上記メモリセルアレイを構成す
る特定のまとまった単位のＭＩＳトランジスタ毎にソー
ス領域の電圧を制御することにより、特定の単位でプロ
グラム及び消去を行うためのソース電圧制御手段とを具
備することを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 前記メモリセルアレイは、同一行のＭＩ
Ｓトランジスタのソース領域が共通接続されたソース線
と、同一行のＭＩＳトランジスタのゲート電極が共通接
続されたワード線とが平行に配置され、隣接する２行毎
に上記ワード線を共有しない２つのＭＩＳトランジスタ
がドレイン領域を共有し、このドレイン領域が上記ソー
ス線及び上記ワード線と交差して配置されたビット線に
接続されることにより、前記単位記憶セルがＮＯＲ型に
接続されて構成され、単位記憶セルにプログラムする
際、選択された単位記憶セルが接続されているソース線
とワード線に同じ極性の電圧を印加し、且つこの単位記
憶セルが接続されているビット線は接地、他のビット線
は解放または上記選択された単位記憶セルに接続された
ソース線に印加している電圧と同じ極性の電圧を印加す
ることにより、非選択の単位記憶セルへのプログラムを
防止する手段を更に具備することを特徴とする請求項４
に記載の不揮発性半導体記憶装置。 - 【請求項６】 消去を行う場合に、ワード線とソース線
に電位を印加し、ワード線とソース線を共有するまとま
った数の単位記憶セルに対して同時に消去する手段を更
に具備することを特徴とする請求項４または５いずれか
に記載の不揮発性半導体記憶装置。 - 【請求項７】 前記ゲート絶縁膜は、第１のシリコン酸
化膜、シリコン窒化膜、及び第２のシリコン酸化膜の３
層構造膜であることを特徴とする請求項１ないし６いず
れか１つの項に記載の不揮発性半導体記憶装置。 - 【請求項８】 前記第１，第２のシリコン酸化膜の膜厚
はそれぞれ、少なくとも５ｎｍであることを特徴とする
請求項７に記載の不揮発性半導体記憶装置。 - 【請求項９】 前記各ＭＩＳトランジスタにおけるソー
ス領域の近傍の半導体基板中に設けられ、この半導体基
板と同一導電型で、半導体基板よりも不純物濃度が高い
第１の不純物領域を更に具備することを特徴とする請求
項１ないし８いずれか１つの項に記載の不揮発性半導体
記憶装置。 - 【請求項１０】 前記各ＭＩＳトランジスタにおけるド
レイン領域におけるチャネル領域側の端部に、ドレイン
領域と同一導電型でこのドレイン領域よりも不純物濃度
が低い第２の不純物領域を更に具備することを特徴とす
る請求項１ないし９いずれか１つの項に記載の不揮発性
半導体記憶装置。 - 【請求項１１】 ゲート絶縁膜の少なくとも一部にシリ
コン酸化膜よりもキャリアをトラップしやすい絶縁膜を
備え、この絶縁膜にキャリアをトラップすることにより
しきい値電圧を変化させるか否かに応じてデータを保持
するＭＩＳトランジスタを単位記憶セルとして備えた不
揮発性半導体記憶装置において、データの読み出し時に
上記ＭＩＳトランジスタのソース領域として働く拡散層
における端部近傍のゲート絶縁膜中のみにキャリアをト
ラップさせてプログラムすることを特徴とする不揮発性
半導体記憶装置の記憶方法。 - 【請求項１２】 前記キャリアのトラップは、ゲート電
極とソース電極に同じ極性の電圧を印加し、ドレイン領
域からソース領域へキャリアを流すことによって発生し
たホットキャリアを前記ゲート絶縁膜中に注入して行う
ことを特徴とする請求項１１に記載の不揮発性半導体記
憶装置の記憶方法。 - 【請求項１３】 ゲート電極とソース電極間に電位差を
与えて前記ゲート絶縁膜中にトラップされたキャリアを
放出させることにより記憶データの消去を行うことを特
徴とする請求項１１または１２いずれかに記載の不揮発
性半導体記憶装置の記憶方法。 - 【請求項１４】 前記単位記憶セルをアレイ状に配置し
てメモリセルアレイを形成し、まとまった単位の単位記
憶セル毎にソース線の電圧を制御することにより、特定
の単位でプログラム及び消去を行うことを特徴とする請
求項１１ないし１３いずれか１つの項に記載の不揮発性
半導体記憶装置の記憶方法。 - 【請求項１５】 前記メモリセルアレイは、同一行のＭ
ＩＳトランジスタのソース領域が共通接続されたソース
線と、同一行のＭＩＳトランジスタのゲート電極が共通
接続されたワード線とが平行に配置され、隣接する２行
毎に上記ワード線を共有しない２つのＭＩＳトランジス
タがドレイン領域を共有し、このドレイン領域が上記ソ
ース線及び上記ワード線と交差して配置されたビット線
に接続されることにより、前記単位記憶セルがＮＯＲ型
に接続されて構成され、単位記憶セルにプログラムする
際、選択された単位記憶セルが接続されているソース線
とワード線に同じ極性の電圧を印加し、且つこの単位記
憶セルが接続されているビット線は接地、他のビット線
は解放または上記選択された単位記憶セルに接続された
ソース線に印加している電圧と同じ極性の電圧を印加す
ることにより、非選択の単位記憶セルへのプログラムを
防止することを特徴とする請求項１４に記載の不揮発性
半導体記憶装置の記憶方法。 - 【請求項１６】 ワード線とソース線に電位を印加し、
ワード線とソース線を共有する単位記憶セルのデータを
同時に消去することを特徴とする請求項１４または１５
いずれかに記載の不揮発性半導体記憶装置の記憶方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34887493A JPH07193151A (ja) | 1993-12-27 | 1993-12-27 | 不揮発性半導体記憶装置及びその記憶方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34887493A JPH07193151A (ja) | 1993-12-27 | 1993-12-27 | 不揮発性半導体記憶装置及びその記憶方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193151A true JPH07193151A (ja) | 1995-07-28 |
Family
ID=18399975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34887493A Pending JPH07193151A (ja) | 1993-12-27 | 1993-12-27 | 不揮発性半導体記憶装置及びその記憶方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193151A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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- 1993-12-27 JP JP34887493A patent/JPH07193151A/ja active Pending
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