KR20230119514A - 비휘발성 메모리 소자 및 이의 구동 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 129
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 230000001939 inductive effect Effects 0.000 claims abstract description 18
- 230000001133 acceleration Effects 0.000 claims abstract description 5
- 230000000630 rising effect Effects 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 241000134884 Ericales Species 0.000 claims 4
- 239000007772 electrode material Substances 0.000 description 18
- 239000000463 material Substances 0.000 description 13
- 230000015654 memory Effects 0.000 description 10
- 230000006399 behavior Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000011651 chromium Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229920002799 BoPET Polymers 0.000 description 1
- 229910004613 CdTe Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- -1 HgSe Inorganic materials 0.000 description 1
- 229910004262 HgTe Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910007709 ZnTe Inorganic materials 0.000 description 1
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0061—Timing circuits or methods
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Abstract
본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자는, 기판; 상기 기판 상에 배치되는 제1 전극; 상기 제1 전극과 접하는 절연막; 상기 절연막과 접하는 반도체층; 및 상기 반도체층과 접하는 제2 전극을 포함하고, 상기 제1 전극의 적어도 일 부분이 상기 반도체층과 접하고, 상기 반도체층에 유도되는 ALES(asymmetrical local energy state)를 이용하여 구동되는 것을 특징으로 하는 한다.
본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 구동 방법은, 반도체층에 주입된 전자의 순간적 가속에 의해 발생하는 ALES(asymmetrical local energy state)를 유도하는 단계; 및 상기 반도체층에 ALES를 제거하여 복원하는 단계를 포함할 수 있다.
본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 구동 방법은, 반도체층에 주입된 전자의 순간적 가속에 의해 발생하는 ALES(asymmetrical local energy state)를 유도하는 단계; 및 상기 반도체층에 ALES를 제거하여 복원하는 단계를 포함할 수 있다.
Description
본 발명의 다양한 실시예는 비휘발성 메모리 소자 및 이의 구동 방법에 관한 것이다. 자세하게는 새로운 메커니즘으로 구동가능한 비휘발성 메모리 소자 및 이의 구동 방법에 관한 것이다.
현대 정보 통신사회는 문자, 음성 및 영상 등을 복합적으로 이용한 쌍방향 통신을 교환하기 위하여 더 많은 정보를 더욱 빠르게 처리할 수 있는 능력을 가진 반도체 소자를 필요로 한다. 그러나, 현재의 저장장치 중에서 휘발성 메모리의 성장은 그 한계에 다다랐다는 분석과 이를 대체할 차세대 메모리의 개발에 박차를 가하고 있다. 이러한 경제적/산업적인 고용량 정보 저장에 필요한 초고집적화가 가능한 비휘발성 메모리 소자 개발의 필요성이 그 어느 때보다 커지고 있다.
비휘발성 메모리 소자 중 저항변화 메모리 소자(ReRAM; Resistive Random Access Memory Device)는 외부 전압을 가함으로써 물질의 전기저항을 변화시켜 그 저항차이를 On/Off로 이용하는 비휘발성 메모리 소자로서, 다른 종류의 비휘발성 메모리에 비해서 간단한 구조로 인해 높은 집적도를 구현할 수 있어 DRAM과 플래쉬 메모리 중심의 현재 메모리 소자 시장을 대체할 차세대 비휘발성 기억소자 후보 가운데 하나이다.
종래의 저항변화 메모리 소자는 산소 원자의 결함을 이용하여 전자가 이동하는 채널(channel)을 만들어 저항의 단계를 조절하는 필라멘트(filament) 방식이 있다. 그러나, 이 방식은 저항의 재현성이 매우 낮으며, 다양한 level의 저항을 생성시킬 수 없다는 문제가 있다.
또한, 산화막을 두 개의 전극 사이에 끼워 넣어 산화막의 두께로 그 저항의 차이를 제어하는 Wall motion 구조를 이용한 방식이 있다. 그러나, 반응 속도가 느리고, 저항의 on/off ratio가 낮으며, 특정 물질에 한정되어 물질 선택에 제약이 있다는 문제가 있다.
이와 같이, 저항을 이용한 토글(toggle)형 비휘발성 메모리 소자(R-RAM)에서 안정적인 신호를 발생시킬 수 있는 저항 기반의 비휘발성 메모리 소자의 필요성을 지속적으로 대두되고 있으나 기존의 저항 메모리는 다양한 문제점이 있어 이를 극복하기 위한 대체 기술이 필요한 실정이다.
본 발명의 다양한 실시예에서는, 기존의 저항 메모리와는 다른 새로운 메커니즘으로 구동할 수 있고, 다중 저항의 멀티-레벨 특성을 구현할 수 있는 비휘발성 메모리 소자 및 이의 구동 방법을 제공할 수 있다.
본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자는, 기판; 상기 기판 상에 배치되는 제1 전극; 상기 제1 전극과 접하는 절연막; 상기 절연막과 접하는 반도체층; 및 상기 반도체층과 접하는 제2 전극을 포함하고, 상기 제1 전극의 적어도 일 부분이 상기 반도체층과 접하고, 상기 반도체층에 유도되는 ALES(asymmetrical local energy state)를 이용하여 구동되는 것을 특징으로 하는 한다.
본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 구동 방법은, 반도체층에 주입된 전자의 순간적 가속에 의해 발생하는 ALES(asymmetrical local energy state)를 유도하는 단계; 및 상기 반도체층에 ALES를 제거하여 복원하는 단계를 포함할 수 있다.
본 발명은 간단한 2 단자(2-terminals) 구조를 이용하여 토글(toggle)형 비휘발성 메모리 소자에서 안정적인 신호를 발생시킬 수 있다. 특히, 본 발명은 기존의 저항 메모리와는 다른 새로운 메커니즘으로 구동할 수 있고, 다중 저항의 멀티-레벨 특성을 구현할 수 있다. 즉, 본 발명은 반도체층에 주입된 전자의 순간적 가속에 의해 발생하는 ALES(asymmetrical local energy state)를 이용하여 비휘발성 메모리를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 7은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 8은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 9는 반도체층에 ALES를 유도하는 단계를 설명한기 위한 도면이다.
도 10은 셋(set) 거동을 통해서 변형된 저항 상태에 따른 다양한 레벨의 저항 또는 전류 능력을 보여주는 예시이다.
도 11은 펄스의 상승 시간(rising time, rt) 및 하강 시간(falling time, ft)을 설명하기 위한 도면이다.
도 12는 반도체층에 ALES를 제거하여 복원하는 단계를 설명하기 위한 도면이다.
도 13의 (a)는 리셋(reset)을 진행하는 모식도이고, (b)는 센싱(sensing)을 진행하는 모식도이고, (c)는 리셋 진행한 이후 전기적 특성 곡선이다.
도 14는 셋(set), 리셋(reset) 및 센싱(sensing) 과정을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 7은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 8은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 9는 반도체층에 ALES를 유도하는 단계를 설명한기 위한 도면이다.
도 10은 셋(set) 거동을 통해서 변형된 저항 상태에 따른 다양한 레벨의 저항 또는 전류 능력을 보여주는 예시이다.
도 11은 펄스의 상승 시간(rising time, rt) 및 하강 시간(falling time, ft)을 설명하기 위한 도면이다.
도 12는 반도체층에 ALES를 제거하여 복원하는 단계를 설명하기 위한 도면이다.
도 13의 (a)는 리셋(reset)을 진행하는 모식도이고, (b)는 센싱(sensing)을 진행하는 모식도이고, (c)는 리셋 진행한 이후 전기적 특성 곡선이다.
도 14는 셋(set), 리셋(reset) 및 센싱(sensing) 과정을 설명하기 위한 도면이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다. 실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
먼저, 도 1을 참고하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 1을 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(10)는 기판(100), 제1 전극(110), 절연막(130), 반도체층(140) 및 제2 전극(120)을 포함할 수 있다. 본 발명의 비휘발성 메모리 소자(10)는 2 단자(2-terminals) 구조로써, 반도체층(140)에 유도되는 ALES(asymmetrical local energy state)를 이용하여 구동될 수 있다. 또한, 도 1의 비휘발성 메모리 소자(10) 구조는, 기판(100) 상에 제1 전극(110), 절연막(130), 반도체층(140) 및 제2 전극(120)이 수평하게 배치되는 수평 구조일 수 있다.
기판(100)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)와 같은 절연층이 성장 또는 증착된 실리콘(Si), 저마늄(Ge) 기판, 유리(glass), PET 필름 중 적어도 어느 하나로 이루어질 수 있으나 이에 한정된 것은 아니다.
기판(100) 상에 제1 전극(110)이 배치될 수 있다. 제1 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 팔라듐(Pd), 백금(Pt), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금과 같은 저 저항성 금속 물질로 이루어질 수 있으나 이에 한정된 것을 아니다.
제1 전극(110)을 포함하는 기판(100) 상에 절연막(130)이 배치될 수 있다. 절연막(130)은 제1 전극(110)을 절연시키는 역할을 하는 것으로, 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)로 이루어지거나 이들의 다층으로 이루어질 수도 있다.
반도체층(140)은 절연막(130) 상에 배치될 수 있다. 반도체층(140)은 나노와이어, 나노 파티클, 유기물, 하이브리드 물질 등을 포함할 수 있다. 구체적으로, 반도체층(140)으로 사용될 수 있는 물질의 예로서는 InGaZnO, ZnO, GaN, Si, SiGe, CdS, V2O5, NiO, C, GaAs, SiC, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgSe, HgTe, CuAls, AlInP, AlGaAs, AlInAs, AlGaSb, AlInSb, GaInP, GaInAs, GaInSb, GaPAs, GaAsSb, InPAs, InAsSb 등을 들 수 있다.
반도체층(140) 상에는 제1 전극(110) 및 제2 전극(120)이 배치될 수 있다.
제1 전극(110) 및 제2 전극(120)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 팔라듐(Pd), 백금(Pt), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금과 같은 저 저항성 금속 물질로 이루어질 수 있으나 이에 한정된 것을 아니다.
본 발명에서 제1 전극(110)은 제1 전극부(110a), 제2 전극부(110b) 및 제3 전극부(110c)를 포함할 수 있다. 구체적으로, 제1 전극부(110a)는 제1 전극(110)에서 기판(100)과 수평하게 배치되는 부분이다. 제2 전극부(110b)는 제1 전극(110)에서 기판(100)과 수평하게 배치되고, 반도체층(140)과 접하는 부분이다. 제3 전극부(110c)는 제1 전극부(110a) 및 제2 전극부(110b)를 연결하는 부분이다.
절연막(130) 및 반도체층(140)은 기판(100)과 수평하게 배치되고, 이들을 관통하는 비아홀(H)을 포함할 수 있다. 제3 전극부(110c)는 비아홀(H) 내에 배치될 수 있다. 즉, 제3 전극부(110c)는 비아홀(H)을 통해 제1 전극부(110a) 및 제2 전극부(110b)를 연결할 수 있다.
한편, 제1 전극(110) 및 제2 전극(120) 상에 반도체층(140)을 보호하는 보호막이 더 형성될 수 있다.
본 발명의 비휘발성 메모리 소자(10)는 반도체층(140)에 ALES의 생성을 유도하거나 제거함으로써 저항 상태의 변화를 유도할 수 있다. 구체적으로, 제2 전극(120)에 펄스 형태의 전압을 인가하고, 제1 전극(110)에 그라운드를 연결하거나 제2 전극(120)에 인가된 펄스보다 낮은 전압을 인가함으로써, 반도체층(140)에 ALES가 생성될 수 있다. 제1 전극(110)에 그라운드 또는 펄스보다 낮은 전압이 유지됨으로써, 반도체층(140)에 펄스에 의한 전류 인가는 방지하면서 ALES가 생성될 수 있다. 즉, 펄스에 의해서 제2 전극(120)에서 반도체층(140)으로 주입되는 전자가 순간적으로 가속되면서 발생하는 hot electron에 의해 ALES가 생성될 수 있다. Hot electron은 높은 에너지를 가진 가속된 전자로써, 가속된 전자가 반도체층(140)으로 주입되면 반도체 원소들과 충돌로 인해서 국소적인 작은 에너지 준위(local energy state)를 만들게 된다. 이러한 state는 펄스가 주입되는 제2 전극(120) 아래에만 비대칭적으로 국소 영역에서만 생성될 수 있다. 즉, ALES는 제2 전극(120)의 아래에서 제2 전극(120)의 에지 부분에 생성될 수 있다. 이렇게 생성된 ALES는 전기장 왜곡을 일으키며 전자의 흐름을 방해할 수 있다. 이로 인해 저항이 높아지는 고저항 상태를 유도할 수 있다.
한편, 제1 전극(110)에 양전압을 인가하고, 제2 전극(120)에 음전압을 연결하거나 그라운드에 연결함으로써 반도체층(140)에 생성된 ALES를 제거할 수 있다. 즉, 반도체층(140)에 전류를 흐르게 하여 줄히팅(joule heating)을 유도하여 ALES가 제거되고 원래 상태로 복원될 수 있다. 이를 통해 저항이 낮아지는 저저항 상태를 유도할 수 있다.
이러한 상태 변화를 통해 데이터 쓰기 과정을 수행하거나, 데이터 읽기 과정을 수행할 수 있다.
이하, 도 2를 참고하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명한다. 한편, 도 1에서 설명한 내용과 동일 또는 유사한 내용은 설명을 생략한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 2를 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(12)는 기판(102), 제1 전극(112), 절연막(132), 반도체층(142) 및 제2 전극(122)을 포함할 수 있다. 본 발명의 비휘발성 메모리 소자(12)는 2단자(2-terminals) 구조로써, 기판(102) 상에 제1 전극(112), 절연막(132), 반도체층(142) 및 제2 전극(122)의 적어도 일부가 수직하게 배치되는 수직 구조일 수 있다. 본 발명의 비휘발성 메모리 소자(12)는 반도체층(142)에 유도되는 ALES(asymmetrical local energy state)를 이용하여 구동될 수 있다.
더 구체적으로, 기판(102) 상에 배치되는 제1 전극(112)은 제4 전극부(112a) 및 제5 전극부(112b)를 포함할 수 있다.
제4 전극부(112a)는 기판(102)과 수직하게 배치되는 부분을 포함하는 영역이다. 제5 전극부(112b)는 기판(102)과 수평하게 배치되고, 반도체층(142)과 접하는 영역이다. 즉, 기판(102) 상에 제1 전극(112)의 제5 전극부(112b)가 배치되고, 제5 전극부(112b) 상에 반도체층(142), 절연막(132) 및 제4 전극부(112a)가 수직하게 배치될 수 있다.
제2 전극(122)은 반도체층(142)과 접하면서 배치될 수 있다. 즉, 제2 전극(122)은 반도체층(142) 상에 배치될 수 있다. 이러한 제2 전극(122)에 펄스 신호를 인가함으로써 반도체층(142)에 ALES의 생성을 유도할 수 있다. 또한, 제1 전극(112)에 양전압을 DC 형태로 인가함으로써, 반도체층(142)에 생성된 ALES를 제거할 수 있다.
이하, 도 3을 참고하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명한다. 한편, 도 1에서 설명한 내용과 동일 또는 유사한 내용은 설명을 생략한다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일 단면도이다.
도 3을 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(14)는 기판(104), 제1 전극(114), 절연막(134), 반도체층(144) 및 제2 전극(124)을 포함할 수 있다. 본 발명의 비휘발성 메모리 소자(14)는 2단자(2-terminals) 구조로써, 기판(104) 상에 제1 전극(114), 절연막(134), 반도체층(144) 및 제2 전극(124)의 적어도 일부가 수직하게 배치되는 수직 구조일 수 있다. 본 발명의 비휘발성 메모리 소자(14)는 반도체층(144)에 유도되는 ALES(asymmetrical local energy state)를 이용하여 구동될 수 있다.
기판(104) 상에 배치되는 제1 전극(114)은 제4 전극부(114a) 및 제5 전극부(114b)를 포함할 수 있다.
제4 전극부(114a)는 기판(104)과 수직하게 배치되는 부분을 포함하는 영역이다. 이때, 제4 전극부(114a)는 반도체층(144)을 사이에 두고 양 측에 배치될 수 있다. 제4 전극부(114a) 및 반도체층(144) 사이에는 절연막(134)이 각각 배치될 수 있다. 제5 전극부(114b)는 기판(104)과 수평하게 배치되고, 반도체층(144)과 접하는 영역이다. 즉, 기판(104) 상에 제1 전극(114)의 제5 전극부(114b)가 배치되고, 제5 전극부(114b) 상에 반도체층(144), 절연막(134) 및 제4 전극부(114a)가 수직하게 배치될 수 있다.
제2 전극(124)은 반도체층(144)과 접하면서 배치될 수 있다. 즉, 제2 전극(124)은 반도체층(144) 상에 배치될 수 있다. 이러한 제2 전극(124)에 펄스 신호를 인가함으로써 반도체층(144)에 ALES의 생성을 유도할 수 있다. 또한, 제1 전극(114)에 양전압을 DC 형태로 인가함으로써, 반도체층(144)에 생성된 ALES를 제거할 수 있다.
이하, 도 4 내지 도 6을 참고하여, 3 단자(3-terminals) 구조에서 2 단자(2-terminals) 구조로 변경된 부분을 중심으로 설명한다.
도 4를 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(20)는 기판(100), 게이트 전극(G), 게이트 절연막(GI), 반도체층(A), 소스 전극(S) 및 드레인 전극(D)을 포함할 수 있다. 도 4에 따른 비휘발성 메모리 소자(20)는 기판(100) 상에 게이트 전극(G), 게이트 절연막(GI), 반도체층(A), 소스 전극(S) 및 드레인 전극(D)이 수평하게 배치되는 수평 구조일 수 있다.
소스 전극(S) 및 드레인 전극(D)은 반도체층(A)의 서로 다른 부분과 각각 접하도록 배치될 수 있다. 이때, 소스 전극(S) 및 드레인 전극(D) 중 어느 하나는 게이트 전극(G)과 연결되어 접촉할 수 있다. 설명의 편의를 위해 도 4에서는 소스 전극(S)이 게이트 전극(G)과 연결되는 것으로 도시하였으나, 실시예가 이에 한정되는 것은 아니고, 드레인 전극(D)이 게이트 전극(G)과 연결되고 소스 전극(S)이 독립된 구조일 수 있다.
게이트 전극(G)은 기판(100)과 수평하게 배치되고, 게이트 절연막(GI) 및 반도체층(A)을 관통하는 비아홀(H)을 통해 소스 전극(S)과 게이트 전극(G)이 연결될 수 있다.
독립되어 배치되는 드레인 전극(D)에 펄스 신호를 인가하고, 게이트 전극(G)과 연결된 소스 전극(S)에 그라운드 또는 펄스 보다 낮은 전압을 인가함으로써 반도체층(A)에 ALES의 생성을 유도할 수 있다. 이때, 생성되는 ALES는 드레인 전극(D)의 하부에 비대칭적이고 국소적으로 생성될 수 있다. 또한, 게이트 전극(G)과 연결된 소스 전극(S)에 양전압을 인가하고, 드레인 전극(D)에 음전압 또는 그라운드에 연결함으로써, 반도체층(A)에 생성된 ALES를 제거할 수 있다.
도 5를 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(22)는 기판(102), 게이트 전극(G), 게이트 절연막(GI), 반도체층(A), 소스 전극(S) 및 드레인 전극(D)을 포함할 수 있다. 도 5에 따른 비휘발성 메모리 소자(22)는 기판(102) 상에 게이트 전극(G), 게이트 절연막(GI), 및 반도체층(A)이 수직하게 배치되는 수직 구조일 수 있다.
소스 전극(S) 및 드레인 전극(D)은 반도체층(A)의 서로 다른 부분과 각각 접하도록 배치될 수 있다. 이때, 소스 전극(S) 및 드레인 전극(D) 중 어느 하나는 게이트 전극(G)과 연결되어 접촉할 수 있다. 설명의 편의를 위해 도 5에서는 소스 전극(S)이 게이트 전극(G)과 연결되는 것으로 도시하였으나, 실시예가 이에 한정되는 것은 아니고, 드레인 전극(D)이 게이트 전극(G)과 연결되고 소스 전극(S)이 독립된 구조일 수 있다.
기판(102) 상에 소스 전극(S)이 수평하게 배치되고, 게이트 전극(G)은 소스 전극(S)과 접촉하면서 수직하게 배치될 수 있다.
이때, 게이트 전극(G) 및 반도체층(A) 사이에 게이트 절연막(GI)이 수직하게 배치될 수 있다.
드레인 전극(D)은 소스 전극(S) 및 게이트 전극(G)과 분리되어 반도체층(A) 상에 배치될 수 있다.
독립되어 배치되는 드레인 전극(D)에 펄스 신호를 인가하고, 게이트 전극(G)과 연결된 소스 전극(S)에 그라운드 또는 펄스 보다 낮은 전압을 인가함으로써 반도체층(A)에 ALES의 생성을 유도할 수 있다. 이때, 생성되는 ALES는 드레인 전극(D)의 하부에 비대칭적이고 국소적으로 생성될 수 있다. 또한, 게이트 전극(G)과 연결된 소스 전극(S)에 양전압을 인가하고, 드레인 전극(D)에 음전압 또는 그라운드에 연결함으로써, 반도체층(A)에 생성된 ALES를 제거할 수 있다.
도 6을 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(24)는 기판(104), 게이트 전극(G), 게이트 절연막(GI), 반도체층(A), 소스 전극(S) 및 드레인 전극(D)을 포함할 수 있다. 도 6에 따른 비휘발성 메모리 소자(24)는 기판(104) 상에 게이트 전극(G), 게이트 절연막(GI), 및 반도체층(A)이 수직하게 배치되는 수직 구조일 수 있다.
소스 전극(S) 및 드레인 전극(D)은 반도체층(A)의 서로 다른 부분과 각각 접하도록 배치될 수 있다. 이때, 소스 전극(S) 및 드레인 전극(D) 중 어느 하나는 게이트 전극(G)과 연결되어 접촉할 수 있다. 설명의 편의를 위해 도 6에서는 소스 전극(S)이 게이트 전극(G)과 연결되는 것으로 도시하였으나, 실시예가 이에 한정되는 것은 아니고, 드레인 전극(D)이 게이트 전극(G)과 연결되고 소스 전극(S)이 독립된 구조일 수 있다.
기판(104) 상에 소스 전극(S)이 수평하게 배치되고, 게이트 전극(G)은 소스 전극(S)과 접촉하면서 수직하게 배치될 수 있다. 또한, 게이트 전극(G)은 반도체층(A)을 사이에 두고 양 측에 배치되는 구조일 수 있다.
이때, 게이트 전극(G) 및 반도체층(A) 사이에 게이트 절연막(GI)이 각각 수직하게 배치될 수 있다.
드레인 전극(D)은 소스 전극(S) 및 게이트 전극(G)과 분리되어 반도체층(A) 상에 배치될 수 있다.
독립되어 배치되는 드레인 전극(D)에 펄스 신호를 인가하고, 게이트 전극(G)과 연결된 소스 전극(S)에 그라운드 또는 펄스 보다 낮은 전압을 인가함으로써 반도체층(A)에 ALES의 생성을 유도할 수 있다. 이때, 생성되는 ALES는 드레인 전극(D)의 하부에 비대칭적이고 국소적으로 생성될 수 있다. 또한, 게이트 전극(G)과 연결된 소스 전극(S)에 양전압을 인가하고, 드레인 전극(D)에 음전압 또는 그라운드에 연결함으로써, 반도체층(A)에 생성된 ALES를 제거할 수 있다.
이하, 도 7을 참고하여, 본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명한다.
도 7의 (a)를 참고하면, 기판(102) 상에 제1 전극 물질(210)을 형성할 수 있다.
도 7의 (b)를 참고하면, 제1 전극 물질(210) 상에 반도체 물질(220)을 형성할 수 있다.
도 7의 (c)를 참고하면, 반도체 물질(220) 상에 제2 전극 물질(230)을 형성할 수 있다.
도 7의 (d)를 참고하면, 반도체 물질(220) 및 제2 전극 물질(230)의 일 측면 및 상면을 커버하는 절연 물질(240)을 형성할 수 있다.
도 7의 (e)를 참고하면, 절연 물질(240)의 일부를 제거할 수 있다. 즉, 도 7의 (d)에 표시한 바와 같이, 제2 전극 물질(230) 상의 절연 물질(240) 일부(240a)를 제거할 수 있다.
도 7의 (f)를 참고하면, 반도체 물질(220), 제2 전극 물질(230), 절연 물질(240)을 모두 커버하는 제3 전극 물질(250)을 형성할 수 있다.
도 7의 (g)를 참고하면, 제3 전극 물질(250)의 일부를 제거할 수 있다. 도 7의 (f)에 표시한 바와 같이, 제3 전극 물질의 일부(250a)를 제거하여 독립된 제2 전극(122)을 제조할 수 있다. 이를 통해, 제1 전극(112) 및 제2 전극(122)의 2 단자 수직 구조의 비휘발성 메모리 소자를 제조할 수 있다.
이하, 도 8을 참고하여, 본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명한다.
도 8의 (a)를 참고하면, 기판(104) 상에 제1 전극 물질(310)을 형성할 수 있다.
도 8의 (b)를 참고하면, 제1 전극 물질(310) 상에 반도체 물질(320)을 형성할 수 있다.
도 8의 (c)를 참고하면, 반도체 물질(320) 상에 제2 전극 물질(330)을 형성할 수 있다.
도 8의 (d)를 참고하면, 반도체 물질(320) 및 제2 전극 물질(330)을 모두 커버하는 절연 물질(340)을 형성할 수 있다.
도 8의 (e)를 참고하면, 절연 물질(340)의 일부를 제거할 수 있다. 즉, 도 8의 (d)에 표시한 바와 같이, 제2 전극 물질(330) 상의 절연 물질의 일부(340a)를 제거할 수 있다.
도 8의 (f)를 참고하면, 반도체 물질(320), 제2 전극 물질(330), 절연 물질(340)을 모두 커버하는 제3 전극 물질(350)을 형성할 수 있다.
도 8의 (g)를 참고하면, 제3 전극 물질(350)의 일부를 제거할 수 있다. 도 8의 (f)에 표시한 바와 같이, 제3 전극 물질의 일부(350a)를 제거하여 독립된 제2 전극(124)을 형성할 수 있다. 이를 통해, 제1 전극(114) 및 제2 전극(124)의 2 단자 수직 구조의 비휘발성 메모리 소자를 제조할 수 있다.
이하, 도 9 및 도 10을 참고하여, 본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 구동 방법을 설명한다.
본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 구동 방법은, 반도체층에 ALES(asymmetrical local energy state)를 유도하는 단계; 및 상기 반도체층에 ALES를 제거하여 복원하는 단계를 포함할 수 있다.
구체적으로, 도 9를 참고하여 반도체층에 ALES를 유도하는 단계를 설명한다. 반도체층(140)에 ALES를 유도하는 단계에서는 저항을 변화시켜 셋(set) 거동을 구현할 수 있다. 즉, 제2 전극(120)에 펄스 형태의 전압을 인가하고, 제1 전극(110)에 그라운드를 연결하거나 제2 전극(120)에 인가된 펄스보다 낮은 전압을 인가함으로써, 반도체층(140)에 ALES 생성을 유도할 수 있다. ALES는 반도체층(140)으로 주입된 가속된 전자 및 반도체층(140) 내의 반도체 원소들의 충돌로 생성되는 국소 에너지 준위(local energy state)이다.
구체적으로, 제1 전극(110)에 그라운드 또는 펄스보다 낮은 전압이 유지됨으로써, 반도체층(140)에 펄스에 의한 전류 인가는 방지하면서 ALES가 생성될 수 있다. 즉, 펄스에 의해서 제2 전극(120)에서 반도체층(140)으로 주입되는 전자가 순간적으로 가속되면서 발생하는 hot electron에 의해 ALES가 생성될 수 있다. Hot electron은 높은 에너지를 가진 가속된 전자로써, 가속된 전자가 반도체층(140)으로 주입되면 반도체 원소들과 충돌로 인해서 국소적인 작은 에너지 준위(local energy state)를 만들게 된다. 이러한 state는 펄스가 주입되는 제2 전극(120) 아래에만 비대칭적으로 국소 영역에서만 생성될 수 있다. 즉, ALES는 제2 전극(120)의 아래에서 제2 전극(120)의 에지 부분에 생성될 수 있다. 이렇게 생성된 ALES는 전기장 왜곡을 일으키며 전자의 흐름을 방해할 수 있다. 이로 인해 저항이 높아지는 고저항 상태를 유도할 수 있다.
한편, 도 10은 셋(set) 거동을 통해서 변형된 저항 상태에 따른 다양한 레벨의 저항 또는 전류 능력을 보여주는 예시이다. 즉, 도 10의 (a)를 참고하면, 인가되는 펄스 형태에 따라 특정 전압의 일 예인 3 V에서 다양한 전류를 가지는 것을 알 수 있다. 또한, 도 10의 (b) 내지 (e)를 참고하면, 펄스 형태에 따라 ALES가 다양한 크기로 성장할 수 있음을 알 수 있다. 이를 통해, 본 발명의 비휘발성 메모리 소자는 저항 레벨을 다양하게 변화시켜 멀티-레벨 특성을 구현할 수 있다.
도 11을 참고하면, 펄스의 상승 시간(rising time, rt) 및 하강 시간(falling time, ft) 중 적어도 어느 하나를 조절함으로써, ALES 생성 및/또는 성장을 제어할 수 있다.
셋 거동에서 제2 전극(120)으로 주입되는 펄스는 상승 시간(rising time, rt) 및 하강 시간(falling time, ft)이 매우 중요하다. 즉, 펄스의 횟수에 따라 반도체층(140)에 생성되는 ALES의 크기 또는 생성 속도를 제어할 수 있다. 예를 들면, 펄스의 횟수가 많아지면 ALES의 크기가 커질 수 있다. 또는, rt 또는 ft 시간이 짧아지면 ALES의 생성이 가속화될 수 있다. 따라서, 저항의 변화를 크게 바꾸고 싶을 경우 rt 또는 ft를 급격하게 할 수 있고, 저항의 변화를 미세하게 바꾸고 싶을 경우 rt 또는 ft를 완만하게 조절할 수 있다.
본 발명에서는 바람직하게는, rf 또는 ft이 10-7 sec 이하일 수 있다. 한편, 10-7 sec 이상에서는 ALES가 발생하지 않거나 매우 미약하게 발생할 수 있다.
한편, 펄스의 크기는 반도체층의 두께, 전극들 사이의 간격 등에 따라 달라질 수 있다.
다음으로, 도 12를 참고하여 반도체층에 ALES를 제거하여 복원하는 단계를 설명한다. 반도체층(140)에 ALES를 제거하여 원래 상태로 복원함으로써, 리셋(reset) 거동을 구현할 수 있다. 리셋(reset) 거동은 변형된 혹은 프로그래밍 된(원하는 수준으로 저항이 변화된 상태) 상태의 ALES를 기존 초기 상태의 저항 레벨(level)로 복원 시키는 과정이다.
구체적으로, 제1 전극(110)에 양전압을 DC 형태로 인가하고, 제2 전극(120)에 음전압을 연결하거나 그라운드에 연결함으로써 반도체층(140)에 생성된 ALES를 제거할 수 있다. 한편, 제1 전극(110)에 DC 형태가 아닌 AC 또는 펄스 형태로 전압을 인가할 수도 있다. 이를 통해, 반도체층(140)에 전류를 흐르게 하여 줄히팅(joule heating)을 유도하여 ALES가 제거되고 원래 상태로 복원될 수 있다. 이를 통해 저항이 낮아지는 저저항 상태를 유도할 수 있다.
한편, 도 13의 (c)를 참고하면, state를 특정 전압(예를 들면, 2V)으로 구분할 경우 두 개의 다른 state를 정의할 수 있다. 또한, 앞서 설명한 바와 같이, 생성되는 ALES의 크기를 다르게 유도함으로써 서로 다른 저항을 발생시켜 다중 저항의 멀티-레벨 특성을 구현할 수 있다. 이러한 상태 변화를 통해 데이터 쓰기 과정을 수행하거나, 데이터 읽기 과정을 수행할 수 있다.
도 13의 (a) 및 (b)를 참고하면, 리셋 거동 이후 센싱(sensing)을 진행할 수 있다. 이때, 센싱은 저항 레벨을 확인할 수 있는 평가 방법이다.
보다 구체적으로, 본 발명의 비휘발성 메모리 소자의 구동 방법은, ALES를 유도하는 단계 및 ALES를 제거하여 복원하는 단계 중 적어도 어느 하나의 단계 이후, 센싱하는 단계를 더 포함할 수 있다. 즉, 센싱은 각각의 상태 변화(set 또는 reset)를 진행시킨 이후 저항 레벨를 확인하기 위한 평가 방법으로, 도 13의 (b), 도 14의 (c) 및 (d)와 같이 진행할 수 있다. 예를 들면, 도 14의 (a)는 앞서 설명한 바와 같이, ALES를 유도하는 단계로써, 제2 전극에 펄스 형태의 전압을 인가하고, 제1 전극에 그라운드를 연결할 수 있다. 도 14의 (c)를 참고하면 이러한 셋 거동 이후 센싱을 위해, 제2 전극에 낮은 전압을 인가하고, 제1 전극의 그라운드 연결은 유지함으로써 저항 레벨을 확인할 수 있다. 또한, 도 14의 (b)는 앞서 설명한 바와 같이, ALES를 제거하여 복원하는 단계로써, 제2 전극에 그라운드를 연결하고 제1 전극에 양전압을 인가할 수 있다. 이러한 리셋 거동 이후 센싱을 위해, 제2 전극의 그라운드 연결은 유지하고, 제1 전극에 낮은 전압을 인가할 수 있다.
이러한 센싱하는 단계는 줄히팅(joule heating)이 발생하지 않을 정도의 낮은 전압으로 평가를 진행할 수 있다. 예를 들면, 2 V 이하의 전압으로 한정하여 진행할 수 있다.
이하, 본 발명은 실시예에 의해서 상세히 설명한다. 단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐 본 발명이 하기 실시예에 의해서 한정되는 것은 아니다.
실시예
도 1의 구조를 가지는 소자를 이용하여 비휘발성 반도체 저항 메모리를 구현하였다. 실험에 사용된 소자에서 제1 전극 및 제2 전극은 몰리브덴(Mo)으로 형성되었고, 절연막은 산화 질화물(SiNx) 및 산화 실리콘(SiOx)의 두 층으로 형성되었다. 이때, 산화 질화물(SiNx)은 150 nm의 두께를 가지고, 산화 실리콘(SiOx)은 50 nm의 두께를 가진다. 반도체층은 InGaZnO를 포함하여 40 nm의 두께로 형성되었다. 반도체층 상에 배치되는 제1 전극 및 제2 전극 사이의 폭은 4 μm 이다.
ALES를 유도하는 단계에서, 제2 전극에 인가된 펄스는 20 V, 상승 시간(rising time, rt) 및 하강 시간(falling time, ft)은 10-7 sec, 듀티 사이클(duty cycle)은 20 %이었다. 한편, 제1 전극은 그라운드에 연결하였다.
다음으로 ALES를 제거하여 복원하는 단계에서는, 제1 전극에 20 V의 DC 전압을 인가하였고, 제2 전극은 그라운드에 연결하였다.
그 결과, 앞서 설명한 도 10과 같이 ALES의 생성 및 복원에 따라 비휘발성 메모리로의 응용이 가능함을 확인하였다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (22)
- 기판;
상기 기판 상에 배치되는 제1 전극;
상기 제1 전극과 접하는 절연막;
상기 절연막과 접하는 반도체층; 및
상기 반도체층과 접하는 제2 전극을 포함하고,
상기 제1 전극의 적어도 일 부분이 상기 반도체층과 접하고,
상기 반도체층에 유도되는 ALES(asymmetrical local energy state)를 이용하여 구동되는 것을 특징으로 하는 비휘발성 메모리 소자. - 제1항에 있어서,
상기 ALES는 반도체층으로 주입된 가속된 전자 및 반도체층 내의 반도체 원소들의 충돌로 생성되는 국소 에너지 준위(local energy state)인 것을 특징으로 하는 비휘발성 메모리 소자. - 제1항에 있어서,
상기 제1 전극은,
상기 기판과 수평하게 배치되는 제1 전극부;
상기 기판과 수평하게 배치되고, 상기 반도체층과 접하는 제2 전극부; 및
상기 제1 전극부 및 상기 제2 전극부를 연결하는 제3 전극부를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자. - 제3항에 있어서,
상기 절연막 및 반도체층은 상기 기판과 수평하게 배치되고,
상기 절연막 및 반도체층을 관통하는 비아홀을 포함하고,
상기 제3 전극부의 적어도 일부는 상기 비아홀 내에 배치되는 것을 특징으로 하는, 비휘발성 메모리 소자. - 제1항에 있어서,
상기 제1 전극은,
상기 기판과 수직하게 배치되는 제4 전극부; 및
상기 기판과 수평하게 배치되고, 상기 반도체층과 접하는 제5 전극부를 포함하는 것을 특징으로 하는, 비휘발성 메모리 소자. - 기판;
상기 기판 상에 배치되는 게이트 전극;
상기 게이트 전극과 접하는 게이트 절연막;
상기 게이트 절연막과 접하는 반도체층; 및
상기 반도체층의 서로 다른 부분과 각각 접하도록 배치되는 소스 전극 및 드레인 전극을 포함하고,
상기 소스 전극 및 드레인 전극 중 어느 하나가 상기 게이트 전극과 접촉하고,
상기 반도체층에 유도되는 ALES(asymmetrical local energy state)를 이용하여 구동되는 것을 특징으로 하는 비휘발성 메모리 소자. - 제6항에 있어서,
상기 ALES는 반도체층으로 주입된 가속된 전자 및 반도체층 내의 반도체 원소들의 충돌로 생성되는 국소 에너지 준위(local energy state)인 것을 특징으로 하는 비휘발성 메모리 소자. - 제6항에 있어서,
상기 게이트 전극은 상기 기판과 수평하게 배치되고,
상기 게이트 절연막 및 반도체층을 관통하는 비아홀을 포함하고,
상기 게이트 전극은 상기 소스 전극 및 드레인 전극 중 적어도 어느 하나와 상기 비아홀을 통해 접촉하는 것을 특징으로 하는 비휘발성 메모리 소자. - 제6항에 있어서,
상기 게이트 전극은 상기 기판과 수직하게 배치되고,
상기 소스 전극 및 드레인 전극 중 적어도 어느 하나가 상기 기판과 수평하게 배치되면서 상기 게이트 전극과 접촉하는 것을 특징으로 하는 비휘발성 메모리 소자. - 제1 전극, 제2 전극 및 반도체층을 포함하는 비휘발성 메모리 소자에 있어서,
상기 반도체층에 주입된 전자의 순간적 가속에 의해 발생하는 ALES(asymmetrical local energy state)를 유도하는 단계; 및
상기 반도체층에 ALES를 제거하여 복원하는 단계를 포함하는 비휘발성 메모리 소자의 구동 방법. - 제10항에 있어서,
상기 ALES를 유도하는 단계에서는,
상기 제2 전극에 펄스 형태의 전압을 인가하고,
상기 제1 전극에 그라운드 또는 상기 펄스보다 낮은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법. - 제10항에 있어서,
상기 펄스의 상승 시간(rising time) 및 하강 시간(falling time) 중 적어도 어느 하나를 조절함으로써, ALES 생성을 제어하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법. - 제10항에 있어서,
상기 펄스의 상승 시간(rising time) 및 하강 시간(falling time) 중 적어도 어느 하나는 10-7 sec 이하인 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법. - 제11항에 있어서,
상기 ALES를 유도하는 단계에서는,
상기 제2 전극의 하부에 ALES가 비대칭적이고 국소적으로 생성되는 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법. - 제11항에 있어서,
상기 ALES를 제거하여 복원하는 단계에서는,
상기 제1 전극에 양전압을 인가하고,
상기 제2 전극에 음전압을 연결하거나 그라운드에 연결하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법. - 제10항에 있어서,
상기 ALES를 유도하는 단계 및 ALES를 제거하여 복원하는 단계 중 적어도 어느 하나의 단계 이후, 센싱하는 단계를 더 포함하고,
상기 센싱하는 단계는 각 단계의 저항 레벨을 평가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법. - 소스 전극, 드레인 전극, 게이트 전극 및 반도체층을 포함하는 비휘발성 메모리 소자에 있어서,
상기 반도체층에 주입된 전자의 순간적 가속에 의해 발생하는 ALES(asymmetrical local energy state)를 유도하는 단계; 및
상기 반도체층에 ALES를 제거하여 복원하는 단계를 포함하는 비휘발성 메모리 소자의 구동 방법. - 제17항에 있어서,
상기 소스 전극 및 드레인 전극 중 어느 하나가 게이트 전극과 연결되고,
상기 ALES를 유도하는 단계에서는,
상기 소스 전극 및 드레인 전극 중 상기 게이트 전극과 연결되지 않은 전극에 펄스 형태의 전압을 인가하고,
상기 소스 전극 및 드레인 전극 중 상기 게이트 전극과 연결된 전극에 그라운드 또는 상기 펄스보다 낮은 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법. - 제18항에 있어서,
상기 펄스의 상승 시간(rising time) 및 하강 시간(falling time) 중 적어도 어느 하나를 조절함으로써, ALES 생성을 제어하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법. - 제18항에 있어서,
상기 펄스의 상승 시간(rising time) 및 하강 시간(falling time) 중 적어도 어느 하나는 10-7 sec 이하인 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법. - 제17항에 있어서,
상기 ALES를 유도하는 단계에서는,
상기 상기 소스 전극 및 드레인 전극 중 상기 게이트 전극과 연결되지 않은 전극의 하부에 ALES가 비대칭적이고 국소적으로 생성되는 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법. - 제18항에 있어서,
상기 ALES를 제거하여 복원하는 단계에서는,
상기 소스 전극 및 드레인 전극 중 상기 게이트 전극과 연결된 전극에 연결된 곳에 양전압을 인가하고,
상기 소스 전극 및 드레인 전극 중 상기 게이트 전극과 연결되지 않은 전극에 음전압을 연결하거나 그라운드에 연결하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220015751A KR102616908B1 (ko) | 2022-02-07 | 2022-02-07 | 비휘발성 메모리 소자 및 이의 구동 방법 |
| PCT/KR2023/000119 WO2023149670A1 (ko) | 2022-02-07 | 2023-01-04 | 비휘발성 메모리 소자 및 이의 구동 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220015751A KR102616908B1 (ko) | 2022-02-07 | 2022-02-07 | 비휘발성 메모리 소자 및 이의 구동 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20230119514A true KR20230119514A (ko) | 2023-08-16 |
| KR102616908B1 KR102616908B1 (ko) | 2023-12-20 |
Family
ID=87552528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220015751A KR102616908B1 (ko) | 2022-02-07 | 2022-02-07 | 비휘발성 메모리 소자 및 이의 구동 방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR102616908B1 (ko) |
| WO (1) | WO2023149670A1 (ko) |
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- 2022-02-07 KR KR1020220015751A patent/KR102616908B1/ko active IP Right Grant
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- 2023-01-04 WO PCT/KR2023/000119 patent/WO2023149670A1/ko unknown
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2023149670A1 (ko) | 2023-08-10 |
| KR102616908B1 (ko) | 2023-12-20 |
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