KR20170000331A - 반도체 장치 및 반도체 장치의 구동 방법 - Google Patents

반도체 장치 및 반도체 장치의 구동 방법 Download PDF

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쯔요시 아리가네
다이스께 오까다
다이 히사모또
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 불휘발성 메모리를 갖는 반도체 장치의 특성을 향상시키는 것을 과제로 한다. 불휘발성 메모리의 메모리 게이트 전극부 MG의 단부(1S)에 제1 전위(1V)를 인가하고, 메모리 게이트 전극부 MG의 단부(2S)에 제1 전위(1V)보다 낮은 제2 전위 0V를 인가함으로써, 메모리 게이트 전극부 MG의 연장 방향으로 전류 i를 흘린 후(St1), 메모리 게이트 전극부 MG로부터 그 하방의 전하 축적부로 홀 h를 주입함으로써, 전하 축적부에 축적된 전자를 소거한다(St2). 이와 같이, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG에 전류를 흘림으로써, 줄 열을 발생시켜서, 메모리 셀을 가열할 수 있다. 따라서, 저온에서 소거 특성이 열화되는 FN 터널 방식에 의한 소거 시, 메모리 게이트 전극부 MG를 가열함으로써, 소거 속도를 향상시킬 수 있다.

Description

반도체 장치 및 반도체 장치의 구동 방법{SEMICONDUCTOR DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은, 반도체 장치 및 반도체 장치의 구동 방법에 관한 것으로, 예를 들어, 불휘발성 메모리 셀을 갖는 반도체 장치에 적합하게 이용할 수 있는 것이다.
불휘발성 메모리의 일종으로서, MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)막을 사용한 스플릿 게이트형 셀로 이루어지는 메모리 셀이 사용되는 경우가 있다. 이때, 메모리 셀은, 제어 게이트 전극을 갖는 제어 트랜지스터와, 메모리 게이트 전극을 갖는 메모리 트랜지스터의 2개의 MISFET에 의해 구성된다.
예를 들어, 특허문헌 1(일본 특허공개 제2005-277032호 공보)에는, 불휘발성 반도체 메모리 장치의 전하 주입 방법이 개시되어 있다. 구체적으로는, 반도체 기판과 소스·드레인 영역의 다른 쪽에 제1 전하와 역극성의 제2 전하를 유기시키고, 제2 전하를 전하 축적층에 주입함으로써 데이터의 소거를 행하는 소거 스텝과, 전하 축적층 근방의 도전층에 전류를 흘려서 전하 축적층을 가열하고, 당해 전하 축적층에 축적되어 있는 전하의 재배치를 행하는 가열 스텝을 갖는 전하 주입 방법이 개시되어 있다.
또한, 특허문헌 2(일본 특허공개 제2013-93546호 공보)에는, 제어 게이트 전극과 반도체 기판의 사이에 형성된 절연막과, 메모리 게이트 전극과 반도체 기판의 사이 및 제어 게이트 전극과 메모리 게이트 전극의 사이에 형성된 절연막으로서, 그 내부에 전하 축적부를 갖는 절연막을 갖는 불휘발성 메모리가 개시되어 있다.
일본 특허공개 제2005-277032호 공보 일본 특허공개 제2013-93546호 공보
본 발명자는, 상기와 같은 불휘발성 메모리 셀을 갖는 반도체 장치의 연구 개발에 종사하고 있으며, 메모리 게이트(MG)로부터 홀을 주입해서 축적 전하를 소거하는 FN(Fowler-Nordheim) 소거 방식을 검토하고 있다. 이 경우, 주입 홀 전도 기구(PF(Pool-Frenkel) 전도)에 온도 특성이 있으며, 저온에서 소거 특성이 열화되는 것이 판명되었다.
따라서, 저온 시에 있어서도, 소거 특성이 양호한 불휘발성 메모리 셀을 갖는 반도체 장치의 개발이 요망된다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본 원에 있어서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 원에 있어서 개시되는 일 실시 형태에 나타낸 반도체 장치는, 게이트 전극부의 제1단에 제1 전위를 인가하고, 게이트 전극부의 제2단에 제1 전위보다 낮은 제2 전위를 인가함으로써, 게이트 전극부의 연장 방향으로 전류를 흘리면서, 또는 흘린 후, 게이트 전극부로부터 그 하방의 전하 축적부로 홀을 주입함으로써, 전하 축적부에 축적된 전자를 소거한다.
본 원에 있어서 개시되는 일 실시 형태에 나타낸 반도체 장치의 구동 방법은, (a) 게이트 전극부의 제1단에 제1 전위를 인가하고, 게이트 전극부의 제2단에 제1 전위보다 낮은 제2 전위를 인가함으로써, 게이트 전극부의 연장 방향으로 전류를 흘리는 공정과, (b) 게이트 전극부로부터 전하 축적부로 홀을 주입함으로써, 전하 축적부에 축적된 전자를 소거하는 공정을 갖는다. 또한, (a)의 공정과 (b)의 공정을 동시에 행해도 된다.
본 원에 있어서 개시되는 대표적인 실시 형태에 나타낸 반도체 장치에 의하면, 반도체 장치의 특성을 향상시킬 수 있다.
본 원에 있어서 개시되는 대표적인 실시 형태에 나타낸 반도체 장치의 구동 방법에 의하면, 반도체 장치의 구동 특성을 향상시킬 수 있다.
도 1은, 실시 형태 1의 반도체 장치를 나타내는 단면도이다.
도 2는, 실시 형태 1의 반도체 장치를 나타내는 단면도이다.
도 3은, 실시 형태 1의 반도체 장치를 나타내는 단면도이다.
도 4는, 실시 형태 1의 반도체 장치의 메모리 어레이를 나타내는 평면도이다.
도 5는, 실시 형태 1의 반도체 장치의 메모리 어레이를 나타내는 회로도이다.
도 6은, 실시 형태 1의 반도체 장치의 구성예를 나타내는 블록도이다.
도 7은, 실시 형태 1의 반도체 장치의 메모리 어레이의 구성을 나타내는 블록도이다.
도 8은, 실시 형태 1의 반도체 장치의 메모리 어레이의 일부의 구성을 나타내는 블록도이다.
도 9는, 실시 형태 1의 판독 동작을 모식적으로 나타내는 단면도이다.
도 10은, 실시 형태 1의 기입 동작을 모식적으로 나타내는 단면도이다.
도 11은, 기입 개시부터 기입 종료까지의 흐름을 나타내는 도면이다.
도 12는, 기입 펄스의 제1 예를 나타내는 도면이다.
도 13은, 기입 펄스의 제2 예를 나타내는 도면이다.
도 14는, 실시 형태 1의 소거 개시부터 소거 종료까지의 흐름을 나타내는 도면이다.
도 15는, 실시 형태 1의 소거 동작을 모식적으로 나타내는 단면도이다.
도 16은, 소거 펄스의 제1 예를 나타내는 도면이다.
도 17은, 소거 펄스의 제2 예를 나타내는 도면이다.
도 18은, 가열 펄스를 인가하는 스텝을 적용한 경우의 메모리 셀의 소거 특성을 나타내는 그래프이다.
도 19는, FN 터널 방식에 있어서의 소거 특성의 온도 변화를 나타내는 그래프이다.
도 20은, 재기입에 수반되는 리텐션 특성의 저하를 나타내는 그래프이다.
도 21은, 실시 형태 2의 소거 개시부터 소거 종료까지의 흐름을 나타내는 도면이다.
도 22는, 실시 형태 2의 소거 동작을 모식적으로 나타내는 단면도이다.
도 23은, 실시 형태 3의 소거 개시부터 소거 종료까지의 흐름을 나타내는 도면이다.
도 24는, 실시 형태 3의 소거 동작을 모식적으로 나타내는 단면도이다.
도 25는, 실시 형태 4의 반도체 장치의 메모리 어레이의 구성을 나타내는 블록도이다.
도 26은, 실시 형태 4의 소거 동작을 모식적으로 나타내는 단면도이다.
도 27은, 실시 형태 4의 소거 동작을 모식적으로 나타내는 단면도이다.
도 28은, 실시 형태 5의 반도체 장치의 메모리 어레이의 구성을 나타내는 블록도이다.
도 29는, 실시 형태 5의 소거 동작을 모식적으로 나타내는 단면도이다.
도 30은, 실시 형태 6의 반도체 장치의 메모리 어레이의 구성을 나타내는 블록도이다.
도 31은, 실시 형태 6의 소거 동작을 모식적으로 나타내는 단면도이다.
도 32는, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 33은, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이며, 도 32에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 34는, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 35는, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이며, 도 33에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 36은, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이며, 도 35에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 37은, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이며, 도 36에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 38은, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이며, 도 37에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 39는, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이며, 도 38에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 40은, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이며, 도 39에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 41은, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이며, 도 40에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 42는, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이며, 도 41에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 43은, 실시 형태 7의 반도체 장치의 제조 공정을 나타내는 단면도이며, 도 42에 이어지는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 44는, 실시 형태 8의 반도체 장치를 나타내는 단면도이다.
도 45는, 1-트랜지스터형 MONOS의 메모리 셀 어레이의 일례를 나타내는 회로도이다.
도 46은, 실시 형태 9의 소거 동작을 모식적으로 나타내는 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 나누어 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것이 아니라, 특정한 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 또는 관련된 부호를 부여하고, 그 반복되는 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가하여 개별 또는 특정한 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도이더라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한, 평면도이더라도 도면을 보기 쉽게 하기 위해서 해칭을 넣는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는 실제로 디바이스와 대응하는 것은 아니며, 도면을 이해하기 쉽게 하기 위해서, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 단면도와 평면도가 대응하는 경우에 있어서도, 도면을 이해하기 쉽게 하기 위해서, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다.
(실시 형태 1)
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치의 구조에 대하여 설명한다. 본 실시 형태의 반도체 장치는, 메모리 셀 영역 MA에 형성된 메모리 셀(메모리 트랜지스터, 제어 트랜지스터)을 갖는다. 여기에서 의미하는 트랜지스터는, MISFET(Metal Insulator Semiconductor Field Effect Transistor)라고도 불린다.
(메모리 셀의 구조 설명)
도 1 내지 도 3은, 본 실시 형태의 반도체 장치를 나타내는 단면도이다. 도 4는, 본 실시 형태의 반도체 장치의 메모리 어레이를 나타내는 평면도이다. 예를 들어, 도 1은, 도 4의 A-A 단면에 대응하고, 도 2는, 도 4의 B-B 단면, C-C 단면에 대응하고, 도 3은, 도 4의 D-D 단면에 대응한다. 도 5는, 본 실시 형태의 반도체 장치의 메모리 어레이를 나타내는 회로도이다. 도 6은, 본 실시 형태의 반도체 장치의 구성예를 나타내는 블록도이다.
도 1 내지 도 3에 도시한 바와 같이, 메모리 셀(메모리 소자)은, 제어 게이트 전극부 CG를 갖는 제어 트랜지스터와, 메모리 게이트 전극부 MG를 갖는 메모리 트랜지스터로 이루어진다.
구체적으로, 메모리 셀은, 반도체 기판(100)(p형 웰 PW)의 상방에 배치된 제어 게이트 전극부 CG와, 반도체 기판(100)(p형 웰 PW)의 상방에 배치되고, 제어 게이트 전극부 CG와 인접하는 메모리 게이트 전극부 MG를 갖는다. 예를 들어, 제어 게이트 전극부 CG 및 메모리 게이트 전극부 MG는, 각각, 실리콘막으로 이루어진다. 또한, 이 실리콘막의 상부에는, 금속 실리사이드막 SIL이 형성되어 있다.
메모리 셀은, 또한, 제어 게이트 전극부 CG와 반도체 기판(100)(p형 웰 PW)의 사이에 배치된 절연막(113)을 갖는다. 절연막(113)은, 예를 들어 산화실리콘막으로 이루어진다.
메모리 셀은, 또한, 메모리 게이트 전극부 MG와 반도체 기판(100)(p형 웰 PW)의 사이에 배치된 절연막 ONO(106, 107, 108)를 갖는다. 절연막 ONO는, 예를 들어 하층 절연막(106)과, 그 위의 중층 절연막(107)과, 그 위의 상층 절연막(108)으로 이루어진다. 중층 절연막(107)은, 전하 축적부로 된다. 하층 절연막(106)은, 예를 들어 산화실리콘막으로 이루어진다. 중층 절연막(107)은, 예를 들어 질화실리콘막으로 이루어진다. 상층 절연막(108)은, 예를 들어 중층 절연막(107) 위에 형성된 산질화실리콘막(108a)과, 이 위에 형성된 질화실리콘막(108b)과, 이 위에 형성된 산화실리콘막(108c)과의 적층막으로 이루어진다(도 36 참조). 또한, 상층 절연막(108)을 단층막(예를 들어, 산질화실리콘막 등)으로 하여도 된다. 단, 상층 절연막(108)으로서, 상기 적층막을 사용함으로써, 메모리 게이트 전극부 MG의 홀 주입에 대한 배리어를 내릴 수 있어, 후술하는 소거 동작 시에 있어서, 보다 효율적으로 홀을 주입할 수 있다. 또한, 하층 절연막(106)을 적층막(예를 들어, 산화실리콘막/질화실리콘막/산화실리콘막)으로 하여도 된다.
절연막 ONO(106, 107, 108)는, 메모리 게이트 전극부 MG와 반도체 기판(100)(p형 웰 PW)의 사이 및 제어 게이트 전극부 CG와 메모리 게이트 전극부 MG의 사이에 배치되어 있다.
또한, 메모리 셀은, 또한, 반도체 기판(100)의 p형 웰 PW 내에 형성된 드레인 영역 MD 및 소스 영역 MS를 갖는다. 또한, 메모리 게이트 전극부 MG 및 제어 게이트 전극부 CG의 합성 패턴의 측벽부에는, 절연막으로 이루어지는 측벽 절연막(사이드 월, 사이드 월 스페이서) SW가 형성되어 있다.
드레인 영역 MD는, n+형 반도체 영역(119b)과 n-형 반도체 영역(119a)으로 이루어진다. n-형 반도체 영역(119a)은, 제어 게이트 전극부 CG의 측벽에 대하여 자기 정합적으로 형성되어 있다. 또한, n+형 반도체 영역(119b)은, 제어 게이트 전극부 CG측의 측벽 절연막 SW의 측면에 대하여 자기 정합적으로 형성되고, n-형 반도체 영역(119a)보다도 접합 깊이가 깊고 또한 불순물 농도가 높다.
소스 영역 MS는, n+형 반도체 영역(111b)과 n-형 반도체 영역(111a)으로 이루어진다. n-형 반도체 영역(111a)은, 메모리 게이트 전극부 MG의 측벽에 대하여 자기 정합적으로 형성되어 있다. 또한, n+형 반도체 영역(111b)은, 메모리 게이트 전극부 MG측의 측벽 절연막 SW의 측면에 대하여 자기 정합적으로 형성되고, n-형 반도체 영역(111a)보다도 접합 깊이가 깊고 또한 불순물 농도가 높다.
이와 같은, 저농도 반도체 영역 및 고농도 반도체 영역으로 이루어지는 소스 영역(또는, 드레인 영역)은, LDD(Lightly doped Drain) 구조라 불린다.
또한, 본 명세서에서는, 드레인 영역 MD 및 소스 영역 MS를 동작 시를 기준으로 정의하고 있다. 후술하는 판독 동작 시에 저전압을 인가하는 반도체 영역을 소스 영역 MS, 판독 동작 시에 고전압을 인가하는 반도체 영역을 드레인 영역 MD로 통일해서 부르기로 한다.
또한, 드레인 영역 MD(n+형 반도체 영역(119b)), 소스 영역 MS(n+형 반도체 영역(111b))의 상부에는, 금속 실리사이드막 SIL이 형성되어 있다.
또한, 메모리 셀 위에는, 층간 절연막으로서 산화실리콘막(124)이 형성되어 있다. 이 산화실리콘막(124) 위에는, 배선(125) 등이 형성된다.
여기서, 도 1에 도시한 2개의 메모리 셀은, 소스 영역 MS를 사이에 두고 거의 대칭으로 배치된다. 또한, 후술하는 바와 같이, 메모리 셀 영역 MA에는 또한 복수의 메모리 셀이 배치된다. 예를 들어, 도 1에 도시한 메모리 셀 영역 MA의 좌측의 메모리 셀의 더 좌측에는 드레인 영역 MD를 공유하는 메모리 셀(도시생략)이 배치된다.
이 드레인 영역 MD를 사이에 두고 배치되는 제어 게이트 전극부 CG 간의 영역을 영역 CCA라 한다. 또한, 소스 영역 MS를 사이에 두고 배치되는 메모리 게이트 전극부 MG 간의 영역을 영역 MMA라 한다. 도 1에 있어서는, 영역 MMA의 양측에 영역 CCA가 배치되어 있다. 이 영역 MMA에는, 메모리 게이트 전극부 MG의 측벽을 따라 배치되어 있는 절연막 ONO(106, 107, 108)의 형성 영역도 포함하는 것으로 한다.
전술한 바와 같이, 공유되는 소스 영역 MS 및 공유되는 드레인 영역 MD가 교대로 배치되도록, 도 1 중의 좌우 방향(게이트 길이 방향)으로 복수의 메모리 셀이 배치되고, 메모리 셀 군(행)을 구성하고 있다. 또한, 도 1의 지면에 수직인 방향(게이트 폭 방향)에도, 복수의 메모리 셀이 배치되고, 메모리 셀 군(열)을 구성하고 있다. 이와 같이, 복수의 메모리 셀이 어레이 형상으로 형성되어 있다. 이하에, 도 4 내지 도 6을 참조하면서, 메모리 어레이에 대하여 설명한다.
(메모리 어레이)
도 4에 도시한 바와 같이, 메모리 셀의 제어 게이트 전극부 CG(CG1, CG2, CG3, CG4)와 메모리 게이트 전극부 MG(MG1, MG2, MG3, MG4)는, Y 방향(A-A 단면부와 교차하는 방향, 도 4의 지면 세로 방향)으로 연장되어 있다.
또한, 활성 영역(해칭부)은, X 방향으로 연장되는 라인 형상으로 복수 설치되고, X 방향으로 연장되는 각 라인은, Y 방향으로 연장되는 접속부에 의해, 접속되어 있다. 이 활성 영역은, 소자 분리 영역(103)에 의해 구획되고, p형 웰 PW의 노출 영역이다(도 2, 도 3 참조).
상기 접속부에 대하여 대칭적으로, 제어 게이트 전극부 CG 및 메모리 게이트 전극부 MG가 배치되어 있다. 제어 게이트 전극부 CG(CG1, CG2, CG3, CG4)측의 활성 영역 위에는, 콘택트부가 설치되어 있다. X 방향으로 배열하여 배치되는 콘택트부를 접속하도록, 배선(ML1, ML2, ML3, ML4)이 X 방향으로 배치되어 있다. 상기 접속부 및 접속부 간에, 소스 영역 MS가 설치된다. 따라서, 이 영역(접속부 및 접속부 간)은, 후술하는 소스선으로 된다(Source1, Source2, 도 5 참조). 또한, 상기 콘택트부의 아래에 드레인 영역 MD가 설치된다. 따라서, 배선(ML1, ML2, ML3, ML4)은, 후술하는 드레인선(Drain1, Drain2, Drain3, Drain4, 도 5 참조)으로 된다.
도 5에 도시한 바와 같이, 메모리 셀(메모리 트랜지스터, 제어 트랜지스터)은, 소스선(Source1, Source2)과 드레인선(Drain1, Drain2, Drain3, Drain4)과의 교점에 어레이 형상으로 배치된다.
도 6에 도시한 바와 같이, 메모리 셀 어레이(1009)는, 메모리부 B 내에 설치되어 있다. 예를 들어, 이 메모리부 B와 로직부 A에서, 본 실시 형태의 반도체 장치 C가 구성된다.
메모리부 B는, 예를 들어 제어 회로(1001), 입출력 회로(1002), 어드레스 버퍼(1003), 행 디코더(1004), 열 디코더(1005), 베리파이 감지 증폭기 회로(1006), 고속 리드 감지 증폭기 회로(1007), 기입 회로(1008), 메모리 셀 어레이(1009) 및 전원 회로(10010) 등으로 구성되어 있다. 제어 회로(1001)는, 로직부 A로부터 입력되는 제어용 신호를 일시적으로 저장하고, 제어한다. 또한, 제어 회로(1001)는 메모리 셀 어레이(1009) 내의 메모리 셀 제어 게이트 전극부 CG 및 메모리 게이트 전극부 MG의 전위의 제어를 행한다. 입출력 회로(1002)에는, 메모리 셀 어레이(1009)로부터 판독하거나 또는 메모리 셀 어레이(1009)에 기입하는 데이터나 프로그램 데이터 등의 각종 데이터가 입출력된다. 어드레스 버퍼(1003)는, 로직부 A로부터 입력된 어드레스를 일시적으로 저장한다. 어드레스 버퍼(1003)에는, 행 디코더(1004) 및 열 디코더(1005)가 각각 접속되어 있다. 행 디코더(1004)는, 어드레스 버퍼(1003)로부터 출력된 행 어드레스에 기초하여 디코드를 행하고, 열 디코더(1005)는, 어드레스 버퍼(1003)로부터 출력된 열 어드레스에 기초하여 디코드를 행한다. 베리파이 감지 증폭기 회로(1006)는, 소거/기입 베리파이용 감지 증폭기이며, 고속 리드 감지 증폭기 회로(1007)는, 데이터 리드 시에 사용되는 리드용 감지 증폭기이다. 기입 회로(1008)는, 입출력 회로(1002)를 개재해서 입력된 기입 데이터를 래치하고, 데이터 기입의 제어를 행한다. 전원 회로(10010)는, 데이터 기입이나 소거, 베리파이 시 등에 사용되는 다양한 전압을 생성하는 전압 발생 회로, 및 임의의 전압값을 생성하여 기입 회로에 공급하는 전류 트리밍 회로(10011) 등으로 구성된다.
또한, 도 4 내지 도 6에 도시한 구성은 일례이며, 본 실시 형태의 반도체 장치의 구성은, 이것으로 한정되는 것은 아니다.
도 7은, 본 실시 형태의 반도체 장치의 메모리 어레이의 구성을 나타내는 블록도이다. 도 8은, 본 실시 형태의 반도체 장치의 메모리의 어레이의 일부 구성을 나타내는 블록도이다. 도 7 및 도 8에 도시한 바와 같이, 메모리 셀 어레이(1009)는, 복수의 메모리 셀 영역 MA를 갖는다. 다른 말로 표현하자면, 메모리 셀 어레이(1009)를, 복수의 메모리 셀 영역(서브블록 영역) MA로 분할해도 된다. 도 7에 있어서는, 4개의 메모리 셀 영역 MA(MA1-1, MA1-2, MA2-1, MA2-2)가 도시되어 있다. 각 메모리 셀 영역 MA는, 예를 들어 m개×n개의 메모리 셀로 이루어진다. 또한, 부호 "MA"에 계속되는 기호는, 개별의 메모리 셀 영역을 나타낸다. 다른 부호, 예를 들어 VSA, VS, SW1, SW2 등에 대해서도 마찬가지이다.
이 메모리 셀 영역 MA의 양측에는, 전압 공급 회로 영역 VSA가 설치되어 있다. 다른 관점에서 보면, 메모리 셀 영역 MA 간에는, 전압 공급 회로 영역 VSA가 설치되어 있다.
이 전압 공급 회로 영역 VSA에는, 전압 공급 회로 VS 및 스위치 회로 SC1, SC2가 설치되어 있다. 이 전압 공급 회로 VS는, 메모리 셀에 소정의 전압을 공급하는 회로이다. 스위치 회로 SC1에는, 복수의 스위치 소자(SW11∼SW1n)가 설치되어 있다. 또한, 스위치 회로 SC2에는, 복수의 스위치 소자(SW21∼SW2n)가 설치되어 있다(도 8). 스위치 소자는, 예를 들어 MISFET로 이루어진다. 또한, 스위치 소자로서, 복수의 소자의 조합(회로)을 사용해도 된다.
도 7에 있어서는, 4개의 전압 공급 회로 영역 VSA(VSA1-1, VSA1-2, VSA2-1, VSA2-2)가 도시되어 있다.
또한, 메모리 셀 영역 MA의 한쪽 측(도 7에 있어서는, 좌측)에는, 스위치 회로 SC1이 설치되어 있다. 다른 말로 표현하자면, 메모리 셀 영역 MA와, 전압 공급 회로 VS의 사이에는, 스위치 회로 SC1이 설치되어 있다. 예를 들어, 메모리 셀 영역 MA1-1과, 전압 공급 회로 VS1-1의 사이에는, 스위치 회로 SC11-1이 설치되어 있다. 스위치 회로 SC11-1에는, 복수의 스위치 소자 SW11∼SW1n이 설치되어 있다. 구체적으로는, 스위치 소자 SW11∼SW1n은, 메모리 셀 영역 MA1-1의 메모리 게이트 전극부 MG1, MG2…MGn의 각각과, 전압 공급 회로 VS1-1의 사이에, 각각 설치되어 있다(도 8). 이 스위치 소자 SW11∼SW1n을 선택적으로 온함으로써, 메모리 게이트 전극부 MG1, MG2…MGn 중, 선택된 메모리 게이트 전극부에만 전압을 공급할 수 있다. 물론, 스위치 소자 SW11∼SW1n의 모두를 온하고, 메모리 셀 영역 MA 중의 메모리 게이트 전극부 MG1, MG2…MGn의 모두에 전압을 공급할 수도 있다. 스위치 소자 SW11∼SW1n의 온, 오프는, 어드레스 버퍼(1003), 행 디코더(1004) 또는 열 디코더(1005) 등에 의해 제어된다.
메모리 셀 영역 MA의 다른 쪽 측(도 7에 있어서는, 우측)에는, 스위치 회로 SC2가 설치되어 있다. 다른 말로 표현하자면, 메모리 셀 영역 MA와, 인접한 전압 공급 회로 VS의 사이에는, 스위치 회로 SC2가 설치되어 있다. 예를 들어, 메모리 셀 영역 MA1-1과, 전압 공급 회로 VS1-2의 사이에는, 스위치 회로 SC21-1이 설치되어 있다. 스위치 회로 SC21-1에는, 복수의 스위치 소자 SW21∼SW2n이 설치되어 있다. 구체적으로는, 스위치 소자 SW21∼SW2n은, 메모리 셀 영역 MA1-1의 메모리 게이트 전극부 MG1, MG2…MGn의 각각과, 인접한 전압 공급 회로 VS1-2의 사이에, 각각 설치되어 있다(도 8). 이 스위치 소자 SW21∼SW2n을 선택적으로 온함으로써, 메모리 게이트 전극부 MG1, MG2…MGn 중, 선택된 메모리 게이트 전극부에만 전압을 공급할 수 있다. 물론, 스위치 소자 SW21∼SW2n의 모두를 온하고, 메모리 셀 영역 MA 중의 메모리 게이트 전극부 MG1, MG2…MGn의 모두에 전압을 공급할 수도 있다. 스위치 소자 SW21∼SW2n의 온, 오프는, 어드레스 버퍼(1003), 행 디코더(1004) 또는 열 디코더(1005) 등에 의해 제어된다.
이와 같이, 메모리 셀 영역 MA의 양측에는, 스위치 회로 SC1, SC2가 각각 설치되어 있다. 그리고, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG1, MG2…MGn의 한쪽 측(도 7, 도 8에 있어서는, 좌측)의 단부(1S)에는, 각각 스위치 소자 SW11∼SW1n이 접속된다. 또한, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG1, MG2…MGn의 다른 쪽의 측(도 7, 도 8에 있어서는, 우측)의 단부(2S)에는, 각각 스위치 소자 SW21∼SW2n이 접속된다.
다른 말로 표현하자면, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG1, MG2…MGn은, 한쪽의 단부(1S)의 스위치 소자 SW11∼SW1n을 개재해서 하나의 전압 공급 회로 VS1-1과 접속되고, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG1, MG2…MGn은, 다른 쪽 단부(2S)의 스위치 소자 SW21∼SW2n을 개재해서 다른 전압 공급 회로 VS1-2와 접속된다(도 8).
이와 같이, 메모리 게이트 전극부 MG1, MG2…MGn의 양측에 전압 공급 회로 VS를 설치하고, 스위치 소자(SW11∼SW1n, SW21∼SW2n)를 개재해서 접속함으로써, 라인 형상의 메모리 게이트 전극부 MG의 양단부(1S, 2S)에 서로 다른 전위를 인가할 수 있어, 메모리 게이트 전극부 MG에 전류를 흘릴 수 있다. 바꿔 말하자면, 메모리 게이트 전극부 MG에 전위 구배를 형성할 수 있어, 메모리 게이트 전극부 MG에 전류를 흘릴 수 있다. 이에 의해, 메모리 게이트 전극부 MG를 가열할 수 있다.
(동작)
계속해서, 메모리 셀의 기본적인 동작(구동 방법)의 일례에 대하여 설명한다. 메모리 셀의 동작으로서, (1) 판독 동작, (2) 기입 동작, (3) 소거 동작의 3가지 동작에 대하여 설명한다. 단, 이들 동작의 정의에는 다양한 것이 있으며, 특히 소거 동작과 기입 동작에 대해서는, 반대의 동작으로서 정의되는 경우도 있다. 도 9는, 본 실시 형태의 판독 동작을 모식적으로 나타내는 단면도이다. 도 10은, 본 실시 형태의 기입 동작을 모식적으로 나타내는 단면도이다.
(1) 판독 동작
메모리 셀 영역 MA(예를 들어, MA1-1) 중 1개의 셀(선택 셀)의 기억 정보(데이터)를 판독하는 경우에 대하여 설명한다.
메모리 셀 영역 MA(예를 들어, MA1-1)의 선택 셀의 기억 정보를 판독하는 경우, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 무효화한다(디스에이블로 함, 도 7, 도 8 참조). 여기서, 스위치 회로 SC11-1의 유효화란, 스위치 소자 SW11∼SW1n 중, 모두 및 일부를 온할 수 있는 상태를 의미한다. 다른 말로 표현하자면, 스위치 소자 SW11∼SW1n을 선택적으로 온할 수 있는 상태를 의미한다. 스위치 회로 SC21-1의 무효화란, 스위치 소자 SW21∼SW2n 중, 어느 것도 온시킬 수 없는 상태를 의미한다. 다른 말로 표현하자면, 스위치 소자 SW21∼SW2n의 모두를 오프시키고 있는 상태를 의미한다.
그리고, 도 9의 우측 도면에 도시한 바와 같이, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 오프(off)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측(도 7, 도 8, 도 9에 있어서는, 좌측)의 전압 공급 회로 VS1-1로부터만 선택 셀의 메모리 게이트 전극부 MG에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측(도 7, 도 8, 도 9에 있어서는, 우측)의 전압 공급 회로 VS1-2로부터는, 선택 셀의 메모리 게이트 전극부 MG에 전위를 공급하지 않는다.
그리고, 예를 들어 도 9의 좌측 도면에 도시한 바와 같이, 선택 셀의 제어 게이트 전극부 CG측의 드레인 영역 MD에 1.35V 정도의 정전위를 인가하고, 메모리 게이트 전극부 MG측의 소스 영역 MS 및 반도체 기판(100, p형 웰 PW)에 0V를 인가한다. 그리고, 제어 게이트 전극부 CG에 1.35V 정도의 정전위를 인가함으로써, 제어 게이트 전극부 CG 아래의 채널을 온 상태로 한다. 그리고, 메모리 게이트 전극부 MG를 소정의 전위(즉, 기입 상태의 임계값과 소거 상태의 임계값의 중간 전위)로 함으로써, 유지하고 있던 전하 정보를 전류로서 판독할 수 있다. 여기서, 기입 상태의 임계값과 소거 상태의 임계값의 중간 전위가 0V가 되도록 설정함으로써, 메모리 게이트 전극부 MG에 인가하는 전압을 전원 회로 내에서 승압할 필요가 없어, 판독을 고속화할 수 있다.
(2) 기입 동작
메모리 셀 영역 MA(예를 들어, MA1-1) 중 1개의 셀(선택 셀)에 기억 정보(데이터)를 기입하는 경우에 대하여 설명한다.
메모리 셀 영역 MA(예를 들어, MA1-1) 중 선택 셀에, 기억 정보(데이터)를 기입하는 경우, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 무효화한다(디스에이블로 함, 도 7, 도 8 참조).
그리고, 도 10의 우측 도면에 도시한 바와 같이, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 오프(off)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측(도 7, 도 8, 도 10에 있어서는, 좌측)의 전압 공급 회로 VS1-1로부터만 선택 셀의 메모리 게이트 전극부 MG에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측(도 7, 도 8, 도 10에 있어서는, 우측)의 전압 공급 회로 VS1-2로부터는, 선택 셀의 메모리 게이트 전극부 MG에 전위를 공급하지 않는다.
그리고, 예를 들어 도 10의 좌측 도면에 도시한 바와 같이, 메모리 게이트 전극부 MG에 9.5V의 전압을 인가하고, 제어 게이트 전극부 CG에 0.9V의 전압을 인가하고, 메모리 게이트 전극부 MG측의 소스 영역 MS에 5.7V를, 제어 게이트 전극부 CG측의 드레인 영역 MD에 소스 영역보다 낮은 전위, 예를 들어 0.3V를 인가한다. 반도체 기판(100, p형 웰 PW)은 0V이다. 이에 의해 메모리 게이트 전극부 MG의 제어 게이트 전극부 CG측의 단부에 집중적으로 전자의 주입이 행해진다. 이 주입 방식은, SSI(Source Side Hot Electron) 주입 방식이라 불린다.
도 11은, 기입 개시부터 기입 종료까지의 흐름을 나타내는 도면이다. 또한, 흐름을 나타내는 도면에 있어서, "St"는, 스텝(공정, 기간)을 나타낸다. 도 11에 도시한 바와 같이, SSI 펄스를 인가(St1)하여 전하 축적부(107) 내에 전자를 주입함으로써 기입을 행하고, 그 후, 베리파이 동작(St2)에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다. 원하는 임계값에 도달하지 못한 경우에는, 다시 SSI 펄스를 인가한다. 이와 같이, 원하는 임계값에 도달할 때까지, 베리파이와 SSI 펄스 인가를 반복한다. 원하는 임계값에 도달한 경우에는, 기입 종료로 된다. 도 11 중의 N은, 펄스 넘버(PULSE NUMBER)를 나타낸다.
또한, 1회째(N=1)의 기입 후에 베리파이를 행한 후, 기입을 더 행하는 경우(N>1)의 기입 조건은 반드시 1회째의 기입 조건과 동일할 필요는 없다. 기입 펄스의 제1 예를 도 12에 나타낸다. 도 12에 도시한 바와 같이, 1회째의 기입(N=1)에 있어서는, 메모리 게이트 전극부 MG를 9.5V, 제어 게이트 전극부 CG를 0.9V, 소스 영역 MS를 5.7V, 드레인 영역 MD를 0.3V, p형 웰 PW(Well)를 0V로 한다. 또한, 2회째 이후의 소거(N>1)에 있어서는, 메모리 게이트 전극부 MG를 11V, 제어 게이트 전극부 CG를 0.9V, 소스 영역 MS를 4.9V, 드레인 영역 MD를 0.3V, p형 웰 PW(Well)를 0V로 한다.
기입 펄스의 제2 예를 도 13에 나타낸다. 도 13에 도시한 바와 같이, p형 웰 PW(Well)에 부전위를 인가하여도 된다. 도 13에 도시한 바와 같이, 1회째의 기입(N=1)에 있어서는, 메모리 게이트 전극부 MG를 9.5V, 제어 게이트 전극부 CG를 1.5V, 소스 영역 MS를 5.7V, 드레인 영역 MD를 0.3V, p형 웰 PW(Well)를 -1V로 한다. 또한, 2회째 이후의 소거(N>1)에 있어서는, 메모리 게이트 전극부 MG를 11V, 제어 게이트 전극부 CG를 1.5V, 소스 영역 MS를 4.9V, 드레인 영역 MD를 0.3V, p형 웰 PW(Well)를 -1V로 한다. 이 경우에는, 소스 영역 MS와 p형 웰 PW(Well) 사이의 전위차나, 메모리 게이트 전극부 MG와 p형 웰 PW(Well) 사이의 전위차를 크게 할 수 있기 때문에, 기입 속도의 고속화를 도모할 수 있다.
(3) 소거 동작
메모리 셀 영역 MA(예를 들어, MA1-1) 중, 1개의 메모리 게이트 전극부 MG에 접속된 복수의 셀(선택 셀)의 기억 정보(데이터)를 소거하는 경우에 대하여 설명한다. 1개의 메모리 게이트 전극부 MG에 접속된 복수의 셀이란, 예를 들어 도 4에 있어서, Y 방향으로 배열되는 복수의 메모리 셀 군(메모리 셀 열)을 의미하고, 또한 도 5에 도시한 1개의 메모리 게이트 전극부(MG1 등의 메모리 게이트선)에 접속된 복수의 셀을 의미한다.
본 실시 형태의 소거 동작에 있어서는, 메모리 게이트 전극부 MG에 전류를 흘리고, 메모리 게이트 전극부 MG를 가열하는 동작(스텝)을 포함한다. 즉, 전술한 바와 같이, 메모리 셀 영역 MA의 양측의 전압 공급 회로 VS에 의해, 라인 형상의 메모리 게이트 전극부 MG의 양단부(1S, 2S)에 다른 전위를 인가함으로써, 메모리 게이트 전극부 MG를 가열한다.
도 14는, 본 실시 형태의 소거 개시부터 소거 종료까지의 흐름을 나타내는 도면이다. 도 15는, 본 실시 형태의 소거 동작을 모식적으로 나타내는 단면도이다.
도 14에 도시한 바와 같이, 메모리 게이트 전극부 MG에 가열 펄스를 인가(St1)한다. 즉, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 유효화한다(인에이블로 함, 도 7, 도 8 참조). 그리고, 메모리 게이트 전극부 MG에 소거 펄스를 인가하고(St2), 전하 축적부(107) 내에 홀을 주입함으로써 소거를 행하고, 그 후, 베리파이 동작(St3)에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다.
예를 들어, 도 15(St1)의 우측 도면 및 좌측 도면에 도시한 바와 같이, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 온(on)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측(도면 중 좌측)의 전압 공급 회로 VS1-1로부터 선택 셀의 메모리 게이트 전극부 MG의 단부(1S)에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측(도면 중 우측)의 전압 공급 회로 VS1-2로부터, 선택 셀의 메모리 게이트 전극부 MG의 단부(2S)에 전위를 공급한다. 구체적으로, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG의 단부(1S)에 제1 전위(예를 들어, 1V)의 전압을 인가하고, 메모리 게이트 전극부 MG의 단부(2S)에 제1 전위보다 낮은 제2 전위(예를 들어, 0V)의 전압을 인가한다. 이에 의해 메모리 셀 영역 MA의 선택된 메모리 게이트 전극부 MG에 전류 i가 흐르고, 줄 열을 발생시킬 수 있다. 이에 의해, 메모리 셀 영역 MA의 선택 셀을 가열할 수 있다.
계속해서, 도 15(St2)의 우측 도면에 도시한 바와 같이, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 오프(off)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측(도면 중 좌측)의 전압 공급 회로 VS1-1로부터만 선택 셀의 메모리 게이트 전극부 MG에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측(도면 중 우측)의 전압 공급 회로 VS1-2로부터는, 선택 셀의 메모리 게이트 전극부 MG에 전위를 공급하지 않는다.
그리고, 예를 들어 도 15(St2)의 좌측 도면에 도시한 바와 같이, 메모리 게이트 전극부 MG에 13V의 전압을 인가하고, 제어 게이트 전극부 CG에 0V의 전압을 인가하고, 메모리 게이트 전극부 MG측의 소스 영역 MS에 0V를 제어 게이트 전극부 CG측의 드레인 영역 MD에 0V를 인가한다. 이에 의해 메모리 게이트 전극부 MG측으로부터 질화실리콘막(107)(전하 축적부)으로 FN 터널 현상에 의해 홀 h를 주입함으로써 소거를 행한다(FN 터널 방식). 단, 제어 게이트 전극부 CG측의 드레인 영역 MD는 전기적으로 Open 상태로 해도 된다. 또한, 제어 게이트 전극부 CG에 1V 정도의 전위를 인가해도 된다. 이와 같이, 메모리 게이트 전극부 MG로부터 질화실리콘막(107)(전하 축적부)에 홀 h를 주입함으로써 메모리 게이트 전극부 MG에 접속된 복수의 셀(선택 셀)을 일괄하여 소거할 수 있다.
그 후, 도 14에 도시한 바와 같이, 베리파이 동작(St3)에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다. 원하는 임계값에 도달하지 못한 경우에는, 다시 가열 펄스의 인가(St1) 및 소거 펄스의 인가(St2)를 행한다. 이와 같이, 원하는 임계값에 도달할 때까지, 가열 펄스의 인가(St1), 소거 펄스의 인가(St2) 및 베리파이(St3)를 반복한다. 원하는 임계값에 도달된 경우에는, 소거 종료로 된다.
또한, 1회째(N=1)의 소거 후에 베리파이를 행한 후, 소거를 더 행하는 경우(N>1)의 소거 조건은 반드시 1회째의 소거 조건과 동일할 필요는 없다. 소거 펄스의 제1 예를 도 16에 나타낸다. 도 16에 도시한 바와 같이, 1회째의 소거(N=1)에 있어서는, 메모리 게이트 전극부 MG를 13V, 제어 게이트 전극부 CG를 0V, 소스 영역 MS를 0V, 드레인 영역 MD를 0V, p형 웰 PW(Well)를 0V로 한다. 또한, 2회째이후의 소거(N>1)에 있어서는, 메모리 게이트 전극부 MG를 14V, 제어 게이트 전극부 CG를 0V, 소스 영역 MS를 0V, 드레인 영역 MD를 0V, p형 웰 PW(Well)를 0V로 한다.
소거 펄스의 제2 예를 도 17에 나타낸다. 도 17에 도시한 바와 같이, p형 웰 PW(Well)에 부전위를 인가해도 된다. 도 17에 도시한 바와 같이, 1회째의 소거(N=1)에 있어서는, 메모리 게이트 전극부 MG를 11V, 제어 게이트 전극부 CG를 0V, 소스 영역 MS를 -1V, 드레인 영역 MD를 -1V, p형 웰 PW(Well)를 -1V로 한다. 또한, 2회째 이후의 소거(N>1)에 있어서는, 메모리 게이트 전극부 MG를 13V, 제어 게이트 전극부 CG를 0V, 소스 영역 MS를 -1V, 드레인 영역 MD를 -1V, p형 웰 PW(Well)를 -1V로 한다. 이 경우에는, 메모리 게이트 전극부 MG와 제어 게이트 전극부 CG 사이의 전위차에 대하여 메모리 게이트 전극부 MG와 p형 웰 PW(Well) 사이의 전위차가 커지게 된다. 이로 인해, 메모리 게이트 전극부 MG 아래의 전하 축적부(107) 내에 홀이 주입되기 쉬워지기 때문에, 전하 축적부(107) 중의 전자를 효율적으로 소거할 수 있다.
또한, 본 실시 형태에 있어서는, 1개의 메모리 게이트 전극부 MG마다의 소거를 행하였지만, 물론, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG를 모두 선택함으로써, 메모리 셀 영역 MA의 메모리 셀을 일괄하여 소거하여도 된다. 또한, 복수의 메모리 셀 영역 MA를 일괄하여 소거하여도 된다.
이와 같이, 본 실시 형태에 있어서는, 소거 동작 시에 있어서, 메모리 게이트 전극부 MG에 가열 펄스를 인가하는 스텝(St1)을 마련하고, 메모리 게이트 전극부 MG를 가열하였으므로, 소거 속도를 향상할 수 있다. 즉, 가열 펄스를 인가해서 메모리 셀을 가열함으로써, 메모리 게이트 전극부 MG로부터 주입한 홀의 전도가 가속된다. 이에 의해, 소거 속도를 향상시킬 수 있다.
본 실시 형태의 메모리 셀의 구성에 있어서는, 메모리 게이트 전극부 MG를 가열함으로써, 그 하층에 위치하는 절연막 ONO의 상층 절연막(108)이나 중층 절연막(107)(전하 축적부) 등의 홀 전도에 기여하는 막을 효율적으로 가열할 수 있다. 예를 들어, 메모리 게이트 전극부 MG에 실리콘막을 사용하고, 절연막(113)으로서 산화실리콘막을 사용한 경우, 산화실리콘막은 실리콘과 비교해서 열전도율이 작다. 이와 같은 열전도율이 작은 절연막(113)이 메모리 게이트 전극부 MG와 접하고 있는 경우, 반도체 기판(100)에 전류를 흘려서 반도체 기판(100)측으로부터 가열하면, 열전도가 저하된다.
이에 반하여, 본 실시 형태에 있어서는, 메모리 게이트 전극부 MG를 가열함으로써, 홀 전도에 기여하는 막을 효율적으로 가열할 수 있다. 또한, 메모리 게이트 전극부 MG의 주위가 열전도율이 비교적 낮은 산화실리콘막(124)으로 둘러싸여 있기 때문에 메모리 게이트 전극부 MG를 효율적으로 가열할 수 있다.
또한, FN 터널 방식을 사용한 소거 공정에 있어서는, BTBT 방식을 이용한 소거 공정과 반대의 온도 특성으로 된다. 즉, BTBT 방식에서는, 고온에서 소거 특성이 열화하는 데 반하여, FN 터널 방식에서는, 저온에서 소거 특성이 열화된다. 따라서, FN 터널 방식을 이용하는 경우에, 메모리 게이트 전극부 MG의 가열을 적용하기에 적합하다. 또한, BTBT 방식은, p형 웰 PW(Well)측에서 밴드 간 터널에 의해 핫 홀을 발생시키고, 전하 축적부(107) 내에 핫 홀을 주입함으로써 소거를 행하는 방식이다.
또한, 절연막 ONO 내에, 질소를 함유하는 막(질화막이나 산질화막)을 갖는 경우에는, 온도의 영향을 받기 쉽다. 따라서, 상층 절연막(108)이나 중층 절연막(107)(전하 축적부)에, 질소를 함유하는 막을 갖는 경우에, 메모리 게이트 전극부 MG의 가열을 적용하기에 적합하다.
도 18은, 가열 펄스를 인가하는 스텝을 적용한 경우의 메모리 셀의 소거 특성을 나타내는 그래프이다. 종축은, 메모리 셀의 임계값 [V]를 나타내고, 횡축은, 시간 [s]를 나타낸다. (a)는, 가열 펄스를 인가하는 스텝을 적용한 경우의 그래프이며, (b)는, 가열 펄스를 인가하는 스텝을 적용하지 않고, 통상의 소거를 행한 경우의 그래프이다. 도시한 바와 같이, 가열 펄스를 인가하는 스텝을 적용한 경우의 그래프 (a)는, 그래프 (b)의 경우보다, 임계값의 저가속도, 즉 소거 속도가 향상되었다.
도 19는, FN 터널 방식에 있어서의 소거 특성의 온도 변화를 나타내는 그래프이다. 종축은, 메모리 셀의 임계값 [V]를 나타내고, 횡축은, 소거 시간 [s]를 나타낸다. 도시한 바와 같이, 도 1에 도시한 반도체 장치를 사용하고, 가열 펄스를 인가하지 않은 통상의 소거를 행한 경우에는, 150℃, 25℃ 및 -40℃로, 저온이 됨에 따라서, 소거 시간이 길어지게 되어 있다. 이에 반하여, 본 실시 형태에서 설명한 가열 펄스의 인가에 의한 메모리 셀의 가열을 행하면, 저온 시에 있어서도 소거 속도를 향상시킬 수 있다.
또한, 본 실시 형태에 의하면, 가열에 의해 절연막 ONO(하층 절연막(106), 중층 절연막(107), 상층 절연막(108))의 열화를 열 회복할 수 있다. 특히, 하층 절연막(106)의 열화를 열 회복함으로써, 하층 절연막(106)의 열화에 의해 발생하는 계면 준위를 저감할 수 있다. 그리고, 중층 절연막(전하 축적부, 107)에 축적된 전하(여기서는, 전자)가 상층 절연막(108)을 개재해서 메모리 게이트 전극부 MG측으로 빠져나가는 양을 저감할 수 있다. 이에 의해, 메모리 셀의 리텐션 특성을 향상시킬 수 있다.
또한, 소거 동작 시의 가열에 의해, 중층 절연막(전하 축적부, 107)에 축적된 전자나 주입된 홀의 국재화가 해소되어, 전하(전자, 홀)의 분포가 균일화된다. 이와 같이, 전자와 홀이 각각 확산되고, 쌍소멸함으로써, 소거 특성을 향상시킬 수 있다.
또한, 전자와 홀의 주입 위치에 미스 매치가 발생한 경우에 있어서는, 그 후(예를 들어, 재기입 시나 재기입 후)에, 잔존하는 전자나 홀에 의한 재결합이 발생하고, 기입 특성이나 리텐션 특성이 열화될 우려가 있다. 이에 반하여, 본 실시 형태에 있어서는, 소거 동작 시의 가열에 의해, 전자와 홀이 각각 확산되어 쌍소멸 함으로써, 전자와 홀의 주입 위치의 미스 매치를 시정할 수 있다. 이로 인해, 기입 특성이나 리텐션 특성을 향상시킬 수 있다.
도 20은, 재기입에 수반되는 리텐션 특성의 저하를 나타내는 그래프이다. (A)는, 재기입 횟수가 비교적 적은 초기 단계에 있어서의 리텐션 특성의 변화를 나타내고, (B)는 다수회의 재기입 후의 리텐션 특성의 변화를 나타낸다. 모두, 종축은, 임계값 전위의 차분(ΔVth, [V])을 나타내고, 횡축은, 150℃에서의 방치 시간 [h]를 나타낸다.
(B)에 있어서, a는, 계면 준위 성분에서 유래하는 리텐션 특성의 저하이며, b는, 전하 확산 성분에서 유래하는 리텐션 특성의 저하이며, c는, 메모리 게이트 전극부 MG로의 방출 성분에서 유래하는 리텐션 특성의 저하이다. 도 20에 도시한 바와 같이, 재기입 초기 (A)에 있어서는, a 성분은 없고, b 성분 및 c 성분도 작다. 이에 반하여, 다수회의 재기입 후에 있어서는, a 내지 c 성분 모두 증가하고, 리텐션 특성을 저하시키고 있다.
이에 반하여, 본 실시 형태에 있어서는, 전술한 상층 절연막(108)의 개선에 의해, 메모리 게이트 전극부 MG측으로 빠져나가는 양을 저감할 수 있기 때문에, 상기 c 성분을 저하시킬 수 있다. 또한, 하층 절연막(106)의 열화에 의해 발생하는 계면 준위를 저감할 수 있기 때문에, 상기 a 성분을 저하시킬 수 있다. 또한, 전자나 홀의 국재화를 해소할 수 있기 때문에, 상기 b 성분을 저하시킬 수 있다. 이와 같이, 다수회의 재기입 후에 있어서도, 리텐션 특성을 향상시킬 수 있다.
또한, 본 실시 형태에 있어서는, 1개의 전압 공급 회로 VS의 양측에 스위치 회로 SC1, SC2를 설치하고, 이들의 스위치 회로 SC1, SC2를 개재해서 2개의 메모리 셀 영역 MA에서 1개의 전압 공급 회로 VS를 공용함으로써, 반도체 장치의 소면적화를 도모할 수 있다. 또한, 반도체 소자의 고집적화를 도모할 수 있다. 다른 말로 표현하자면, 하나의 메모리 셀 영역 MA1-1에 대하여, 이 메모리 셀 영역 MA1-1용 전압 공급 회로 VS1-1(도 7의 MA1-1의 좌측)과, 인접한 메모리 셀 영역 MA1-2용 전압 공급 회로 VS1-2(도 7의 MA1-2의 좌측)를 사용하여, 1의 메모리 셀 영역 MA1-1의 메모리 게이트 전극부 MG의 양단에 서로 다른 전위를 인가하는 구성으로 하였다. 이에 의해, 반도체 장치의 소면적화를 도모할 수 있다. 또한, 반도체 소자의 고집적화를 도모할 수 있다.
또한, 본 실시 형태에 있어서는, n-MOS 타입의 메모리 셀에 대하여 상세히 설명하였지만, p-MOS 타입의 메모리 셀에 있어서도, 본 실시 형태의 구성으로 함으로써, n-MOS 타입의 메모리 셀과 거의 마찬가지의 효과를 발휘한다.
(실시 형태 2)
실시 형태 1의 반도체 장치에 있어서는, 메모리 게이트 전극부 MG를 가열한 후, 메모리 셀의 소거를 행하였지만, 메모리 게이트 전극부 MG를 가열하면서, 메모리 셀의 소거를 행하여도 된다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대하여 설명한다. 또한, 반도체 장치의 구조 및 동작 중 판독 동작 및 기입 동작에 대해서는, 실시 형태 1의 경우와 마찬가지이기 때문에 그 설명을 생략한다. 따라서, 소거 동작에 대하여 이하에 설명한다.
도 21은, 본 실시 형태의 소거 개시부터 소거 종료까지의 흐름을 나타내는 도면이다. 도 22는, 본 실시 형태의 소거 동작을 모식적으로 나타내는 단면도이다.
도 21에 도시한 바와 같이, 우선, 소거 겸 가열 펄스를 인가한다(St1). 이에 의해, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 유효화한다(인에이블로 함, 도 7, 도 8 참조).
그리고, 도 22의 우측 도면에 도시한 바와 같이, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 온(on)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측(도면 중 좌측)의 전압 공급 회로 VS1-1로부터 선택 셀의 메모리 게이트 전극부 MG의 단부(1S)에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측(도면 중 우측)의 전압 공급 회로 VS1-2로부터, 선택 셀의 메모리 게이트 전극부 MG의 단부(2S)에 전위를 공급한다. 구체적으로, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG의 단부(1S)에 제1 전위(예를 들어, 13V)의 전압을 인가하고, 메모리 게이트 전극부 MG의 단부(2S)에 제1 전위보다 낮은 제2 전위(예를 들어, 12V)의 전압을 인가한다. 이에 의해 메모리 셀 영역 MA의 선택된 메모리 게이트 전극부 MG에 전류가 흐르고, 줄 열을 발생시킬 수 있다. 이에 의해, 메모리 셀 영역 MA의 선택 셀을 가열할 수 있다.
그리고, 또한, 도 22의 좌측 도면에 도시한 바와 같이, 제어 게이트 전극부 CG에 0V의 전압을 인가하고, 메모리 게이트 전극부 MG측의 소스 영역 MS에 0V를 제어 게이트 전극부 CG측의 드레인 영역 MD에 0V를 인가한다. 여기서, 메모리 게이트 전극부 MG의 단부에 인가되어 있는 제1 전위(예를 들어, 13V) 및 제2 전위(예를 들어, 12V)는 소거 전위, 즉, 소거 동작에 필요한 메모리 게이트 전극부 MG의 전위 이상의 전위이다. 따라서, 메모리 게이트 전극부 MG측으로부터 질화실리콘막(전하 축적부, 107)으로 FN 터널 현상에 의해 홀이 주입된다. 이와 같이, 가열하면서 소거를 행한다. 이와 같이, 전압 급전 회로 VS1-1과 전압 급전 회로 VS1-2 사이의 메모리 게이트 전극부 MG에 전류 i를 흘리면서, 메모리 게이트 전극부 MG측으로부터 질화실리콘막(전하 축적부, 107)으로 홀 h를 주입함으로써, 메모리 게이트 전극부 MG에 접속된 복수의 셀(선택 셀)을 일괄하여 소거할 수 있다. 단, 제어 게이트 전극부 CG측의 드레인 영역 MD는 전기적으로 Open 상태로 해도 된다. 또한, 제어 게이트 전극부 CG에 1V 정도의 전위를 인가해도 된다. 또한, 상기 메모리 게이트 전극부 MG측으로부터 질화실리콘막(전하 축적부, 107)으로의 홀 h의 주입은, 메모리 게이트 전극부 MG측으로부터 질화실리콘막(전하 축적부, 107)으로의 전류의 흐름에 대응한다.
그 후, 도 21에 도시한 바와 같이, 베리파이 동작(St2)에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다. 원하는 임계값에 도달하지 못한 경우에는, 다시 소거 겸 가열 펄스의 인가(St1)를 행한다. 이와 같이, 원하는 임계값에 도달할 때까지, 소거 겸 가열 펄스의 인가(St1) 및 베리파이(St2)를 반복한다. 원하는 임계값에 도달한 경우에는, 소거 종료로 된다.
또한, 본 실시 형태에 있어서는, 1개의 메모리 게이트 전극부 MG마다의 소거를 행하였지만, 물론, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG를 모두 선택함으로써, 메모리 셀 영역 MA의 메모리 셀을 일괄하여 소거해도 된다. 또한, 복수의 메모리 셀 영역 MA를 일괄하여 소거해도 된다.
이와 같이, 본 실시 형태에 있어서는, 소거 동작 시에 있어서, 소거 겸 가열 펄스를 인가하는 스텝(St1)을 마련하였으므로, 소거 속도를 향상할 수 있다. 즉, 메모리 게이트 전극부 MG를 가열하면서 소거 동작을 행함으로써, 메모리 게이트 전극부 MG로부터 주입한 홀의 전도가 가속된다. 이에 의해, 소거 속도를 향상시킬 수 있다.
또한, 메모리 게이트 전극부 MG를 가열함으로써, 실시 형태 1의 경우와 마찬가지로, 상층 절연막 및 하층 절연막의 열화의 열 회복이나, 전자나 홀의 국재화의 시정에 의해, 소거 특성, 기입 특성이나 리텐션 특성을 향상할 수 있다.
또한, 본 실시 형태에 있어서는, 가열 펄스와 소거 펄스를 동시에 인가하기 때문에, 소거 시간을 단축할 수 있다.
(실시 형태 3)
본 실시 형태에 있어서는, 메모리 게이트 전극부 MG에 흘리는 전류의 방향을 펄스마다 변경하면서 가열을 행한다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대하여 설명한다. 또한, 반도체 장치의 구조 및 동작 중 판독 동작 및 기입 동작에 대해서는, 실시 형태 1의 경우와 마찬가지이기 때문에 그 설명을 생략한다. 따라서, 소거 동작에 대하여 이하에 설명한다.
도 23은, 본 실시 형태의 소거 개시부터 소거 종료까지의 흐름을 나타내는 도면이다. 도 24는, 본 실시 형태의 소거 동작을 모식적으로 나타내는 단면도이다.
도 23에 도시한 바와 같이, 우선, 제1 소거 겸 가열 펄스를 인가한다(St1). 이에 의해, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 유효화한다(인에이블로 함, 도 7, 도 8 참조).
그리고, 도 24(St1)의 우측 도면에 도시한 바와 같이, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 온(on)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측(도면 중 좌측)의 전압 공급 회로 VS1-1로부터 선택 셀의 메모리 게이트 전극부 MG의 단부(1S)에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측(도면 중 우측)의 전압 공급 회로 VS1-2로부터, 선택 셀의 메모리 게이트 전극부 MG의 단부(2S)에 전위를 공급한다. 구체적으로, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG의 단부(1S)에 제1 전위(예를 들어, 13V)의 전압을 인가하고, 메모리 게이트 전극부 MG의 단부(2S)에 제1 전위보다 낮은 제2 전위(예를 들어, 12V)의 전압을 인가한다. 이에 의해 메모리 셀 영역 MA의 선택된 메모리 게이트 전극부 MG에 있어서 제1 방향(도 24(St1)의 우측 도면에 있어서는, 좌측으로부터 우측)으로 전류 i가 흐르고, 줄 열을 발생시킬 수 있다. 이에 의해, 메모리 셀 영역 MA의 선택 셀을 가열할 수 있다.
그리고, 도 24(St1)의 좌측 도면에 도시한 바와 같이, 제어 게이트 전극부 CG에 0V의 전압을 더 인가하고, 메모리 게이트 전극부 MG측의 소스 영역 MS에 0V를 제어 게이트 전극부 CG측의 드레인 영역 MD에 0V를 인가한다. 여기서, 메모리 게이트 전극부 MG의 단부에 인가되어 있는 제1 전위(예를 들어, 13V) 및 제2 전위(예를 들어, 12V)는 소거 전위, 즉 소거 동작에 필요한 메모리 게이트 전극부 MG의 전위 이상의 전위이다. 따라서, 메모리 게이트 전극부 MG측으로부터 질화실리콘막(전하 축적부, 107)으로 FN 터널 현상에 의해 홀 h가 주입된다. 이와 같이, 전압 급전 회로 VS1-1과 전압 급전 회로 VS1-2 사이의 메모리 게이트 전극부 MG에 있어서, 제1 방향(VS1-1로부터 VS1-2의 방향)에 전류 i를 흘리면서, 가열을 하면서, 소거를 행한다. 또한, 이때도, 제어 게이트 전극부 CG측의 드레인 영역 MD는 전기적으로 Open 상태로 해도 된다. 또한, 제어 게이트 전극부 CG에 1V 정도의 전위를 인가해도 된다.
그 후, 도 23에 도시한 바와 같이, 베리파이 동작(St2)에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다. 원하는 임계값에 도달한 경우에는, 소거 종료로 된다. 원하는 임계값에 도달하지 못한 경우에는, 제2 소거 겸 가열 펄스의 인가를 행한다(St3). 이에 의해, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 유효화한다(인에이블로 함, 도 7, 도 8 참조).
그리고, 도 24(St3)의 우측 도면에 도시한 바와 같이, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 온(on)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측(도면 중 좌측)의 전압 공급 회로 VS1-1로부터 선택 셀의 메모리 게이트 전극부 MG의 단부(1S)에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측(도면 중 우측)의 전압 공급 회로 VS1-2로부터, 선택 셀의 메모리 게이트 전극부 MG의 단부(2S)에 전위를 공급한다. 구체적으로, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG의 단부(1S)에 제2 전위(예를 들어, 12V)의 전압을 인가하고, 메모리 게이트 전극부 MG의 단부(2S)에 제2 전위보다 높은 제1 전위(예를 들어, 13V)의 전압을 인가한다. 이에 의해 메모리 셀 영역 MA의 선택된 메모리 게이트 전극부 MG에 있어서 제2 방향(도 24(St3)의 우측 도면에 있어서는, 우측으로부터 왼쪽)으로 전류 i가 흘러들고, 줄 열을 발생시킬 수 있다. 이에 의해, 메모리 셀 영역 MA의 선택 셀을 가열할 수 있다.
그리고, 도 24(St3)의 좌측 도면에 도시한 바와 같이, 제어 게이트 전극부 CG에 0V의 전압을 더 인가하고, 메모리 게이트 전극부 MG측의 소스 영역 MS에 0V를 제어 게이트 전극부 CG측의 드레인 영역 MD에 0V를 인가한다. 여기서, 메모리 게이트 전극부 MG의 단부에 인가되어 있는 제1 전위(예를 들어, 13V) 및 제2 전위(예를 들어, 12V)는 소거 전위, 즉 소거 동작에 필요한 메모리 게이트 전극부 MG의 전위 이상의 전위이다. 따라서, 메모리 게이트 전극부 MG측으로부터 질화실리콘막(전하 축적부, 107)으로 FN 터널 현상에 의해 홀 h가 주입된다. 이와 같이, 전압 급전 회로 VS1-1과 전압 급전 회로 VS1-2 사이의 메모리 게이트 전극부 MG에 있어서, 제2 방향(VS1-2로부터 VS1-1의 방향)으로 전류 i를 흘리면서, 가열을 하면서, 소거를 행한다. 또한, 이때도, 제어 게이트 전극부 CG측의 드레인 영역 MD는 전기적으로 Open 상태로 해도 된다. 또한, 제어 게이트 전극부 CG에 1V 정도의 전위를 인가해도 된다.
그 후, 도 22에 도시한 바와 같이, 베리파이 동작(St4)에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다. 원하는 임계값에 도달한 경우에는, 소거 종료로 된다. 원하는 임계값에 도달하지 못한 경우에는, 최초의 스텝(St1)으로 되돌아가서, 제1 소거 겸 가열 펄스를 인가한다. 원하는 임계값에 도달할 때까지, 스텝(St1∼St4)을 반복한다. 원하는 임계값에 도달한 경우에는, 소거 종료로 된다.
이와 같이, 메모리 게이트 전극부 MG로부터 질화실리콘막(전하 축적부, 107)으로 홀을 주입함으로써 메모리 게이트 전극부 MG에 접속되어 있는 메모리 셀을 일괄하여 소거할 수 있다.
또한, 본 실시 형태에 있어서는, 1개의 메모리 게이트 전극부 MG마다의 소거를 행하였지만, 물론, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG를 모두 선택함으로써, 메모리 셀 영역 MA의 메모리 셀을 일괄하여 소거해도 된다. 또한, 복수의 메모리 셀 영역 MA를 일괄하여 소거해도 된다.
이와 같이, 본 실시 형태에 있어서는, 소거 동작 시에 있어서, 소거 겸 가열 펄스를 인가하는 스텝(St1)을 마련하였으므로, 소거 속도를 향상할 수 있다. 즉, 메모리 게이트 전극부 MG를 가열하면서 소거 동작을 행함으로써, 메모리 게이트 전극부 MG로부터 주입한 홀의 전도가 가속된다. 이에 의해, 소거 속도를 향상시킬 수 있다.
또한, 메모리 게이트 전극부 MG를 가열함으로써, 실시 형태 1의 경우와 마찬가지로, 상층 절연막 및 하층 절연막의 열화의 열 회복이나, 전자나 홀의 국재화의 시정에 의해, 소거 특성, 기입 특성이나 리텐션 특성을 향상할 수 있다.
또한, 본 실시 형태에 있어서는, 가열 펄스와 소거 펄스를 동시에 인가하므로, 소거 시간을 단축할 수 있다.
또한, 본 실시 형태에 있어서는, 메모리 게이트 전극부 MG에 흐르는 전류의 방향을 교대로 바꿈으로써, 메모리 게이트 전극부 MG 내의 온도 분포를 균일화할 수 있다.
또한, 본 실시 형태에 있어서는, 제1 소거 겸 가열 펄스의 인가(St1)와 제2 소거 겸 가열 펄스의 인가(St3)의 사이에, 베리파이 동작(St2)을 마련하였지만, 이 베리파이 동작(St2)을 생략해도 된다.
(실시 형태 4)
본 실시 형태에 있어서는, 제어 게이트 전극부 CG에 전류를 흘림으로써 메모리 셀을 가열한다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대하여 설명한다. 또한, 반도체 장치의 구조 및 동작에 대하여, 실시 형태 1의 경우와 마찬가지의 구성 및 동작에 대해서는 그 설명을 생략한다. 따라서, 주로, 제어 게이트 전극부 CG와, 전압 공급 회로 VS 및 스위치 회로 SC1, SC2의 관계나, 소거 동작에 대하여 이하에 설명한다.
도 25는, 본 실시 형태의 반도체 장치의 메모리 어레이의 구성을 나타내는 블록도이다. 도 25에 도시한 바와 같이, 메모리 셀 어레이(1009)는, 복수의 메모리 셀 영역 MA를 갖는다. 도 25에 있어서는, 4개의 메모리 셀 영역 MA(MA1-1, MA1-2, MA2-1, MA2-2)가 도시되어 있다. 메모리 셀 영역 MA는, 예를 들어 m개×n개의 메모리 셀로 이루어진다.
이 메모리 셀 영역 MA의 양측에는, 전압 공급 회로 영역 VSA가 마련되어 있다. 다른 관점에서 보면, 메모리 셀 영역 MA 간에는, 전압 공급 회로 영역 VSA가 설치되어 있다.
이 전압 공급 회로 영역 VSA에는, 전압 공급 회로 VS 및 스위치 회로 SC1, SC2가 설치되어 있다. 이 전압 공급 회로 VS는, 메모리 셀에 소정의 전압을 공급하는 회로이다. 스위치 회로 SC1에는, 복수의 스위치 소자(SWC11∼SWC1n)가 설치되어 있다. 또한, 스위치 회로 SC2에는, 복수의 스위치 소자(SWC21∼SWC2n)가 설치되어 있다. 스위치 소자는, 예를 들어 MISFET로 이루어진다. 또한, 스위치 소자로서, 복수의 소자의 조합(회로)을 사용해도 된다.
구체적으로는, 스위치 소자 SWC11∼SWC1n은, 메모리 셀 영역 MA1-1의 제어 게이트 전극부 CG1, CG2…CGn의 각각과, 전압 공급 회로 VS1-1의 사이에, 각각 설치되어 있다. 이 스위치 소자 SWC11∼SWC1n을 선택적으로 온함으로써, 제어 게이트 전극부 CG1, CG2…CGn 중, 선택된 메모리 게이트 전극부에만 전압을 공급할 수 있다. 물론, 스위치 소자 SWC11∼SWC1n의 모두를 온하고, 메모리 셀 영역 MA 중의 제어 게이트 전극부 CG1, CG2…CGn의 모두에 전압을 공급할 수도 있다. 스위치 소자 SWC11∼SWC1n의 온, 오프는, 어드레스 버퍼(1003), 행 디코더(1004) 또는 열 디코더(1005) 등에 의해 제어된다.
또한, 스위치 소자 SWC21∼SWC2n은, 메모리 셀 영역 MA1-1의 제어 게이트 전극부 CG1, CG2…CGn의 각각과, 인접한 전압 공급 회로 VS1-2의 사이에, 각각 설치되어 있다. 이 스위치 소자 SWC21∼SWC2n을 선택적으로 온함으로써, 제어 게이트 전극부 CG1, CG2…CGn 중, 선택된 메모리 게이트 전극부에만 전압을 공급할 수 있다. 물론, 스위치 소자 SWC21∼SWC2n의 모두를 온하고, 메모리 셀 영역 MA 중의 제어 게이트 전극부 CG1, CG2…CGn의 모두에 전압을 공급할 수도 있다. 스위치 소자 SWC21∼SWC2n의 온, 오프는, 어드레스 버퍼(1003), 행 디코더(1004) 또는 열 디코더(1005) 등에 의해 제어된다.
이와 같이, 메모리 셀 영역 MA의 양측에는, 스위치 회로 SC1, SC2가 각각 설치되어 있다. 그리고, 메모리 셀 영역 MA의 제어 게이트 전극부 CG1, CG2…CGn의 한쪽 측(도 25에 있어서는, 좌측)의 단부(1S)에는, 각각 스위치 소자 SWC11∼SWC1n이 접속된다. 또한, 메모리 셀 영역 MA의 제어 게이트 전극부 CG1, CG2…CGn의 다른 쪽의 측(도 25에 있어서는, 우측)의 단부(2S)에는, 각각 스위치 소자 SWC21∼SWC2n이 접속된다.
다른 말로 표현하자면, 메모리 셀 영역 MA의 제어 게이트 전극부 CG1, CG2…CGn은, 한쪽의 단부(1S)의 스위치 소자 SWC11∼SWC1n을 개재해서 하나의 전압 공급 회로 VS1-1과 접속되고, 메모리 셀 영역 MA의 제어 게이트 전극부 CG1, CG2…CGn은, 다른 쪽의 단부(2S)의 스위치 소자 SWC21∼SWC2n을 개재해서 다른 전압 공급 회로 VS1-2와 접속된다.
이와 같이, 제어 게이트 전극부 CG1, CG2…CGn의 양측에 전압 공급 회로 VS를 설치하고, 스위치 소자(SWC11∼SWC1n, SWC21∼SWC2n)을 개재해서 접속함으로써, 라인 형상의 제어 게이트 전극부 CG의 양단부(1S, 2S)에 서로 다른 전위를 인가할 수 있어, 제어 게이트 전극부 CG에 전류를 흘릴 수 있다. 바꿔 말하자면, 제어 게이트 전극부 CG에 전위 구배를 형성할 수 있고, 제어 게이트 전극부 CG에 전류를 흘릴 수 있다. 이에 의해, 제어 게이트 전극부 CG를 가열할 수 있어, 선택된 1개의 제어 게이트 전극부 CG에 접속된 복수의 셀(선택 셀)을 가열할 수 있다.
도 26 및 도 27은, 본 실시 형태의 소거 동작을 모식적으로 나타내는 단면도이다. 우선, 제어 게이트 전극부 CG에 가열 펄스를 인가(St1)한다. 즉, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 유효화한다(인에이블로 함, 도 25 참조).
그리고, 예를 들어 도 26의 우측 도면 및 좌측 도면에 도시한 바와 같이, 선택 셀의 제어 게이트 전극부 CG에 접속된 스위치 소자 SWC1을 온(on)하고, 스위치 소자 SWC2를 온(on)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측(도 25에 있어서는, 좌측)의 전압 공급 회로 VS1-1로부터 선택 셀의 제어 게이트 전극부 CG의 단부(1S)에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측(도 25에 있어서는, 우측)의 전압 공급 회로 VS1-2로부터, 선택 셀의 제어 게이트 전극부 CG의 단부(2S)에 전위를 공급한다. 구체적으로, 메모리 셀 영역 MA의 제어 게이트 전극부 CG의 단부(1S)에 제1 전위(예를 들어, 1V)의 전압을 인가하고, 제어 게이트 전극부 CG의 단부(2S)에 제1 전위보다 낮은 제2 전위(예를 들어, 0V)의 전압을 인가한다.
계속해서, 소거 펄스를 인가한다(St2). 예를 들어, 도 27의 우측 도면에 도시한 바와 같이, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 오프(off)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측의 전압 공급 회로 VS1-1로부터만 선택 셀의 메모리 게이트 전극부 MG에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측의 전압 공급 회로 VS1-2로부터는, 선택 셀의 메모리 게이트 전극부 MG에 전위를 공급하지 않는다.
그리고, 메모리 게이트 전극부 MG에 13V의 전압을 인가하고, 제어 게이트 전극부 CG에 0V의 전압을 인가하고, 메모리 게이트 전극부 MG측의 소스 영역 MS를 0V, 제어 게이트 전극부 CG측의 드레인 영역 MD를 0V, 반도체 기판(100, p형 웰 PW)을 0V로 한다. 이에 의해 메모리 게이트 전극부 MG측으로부터 질화실리콘막(전하 축적부, 107)으로 FN 터널 현상에 의해 홀 h를 주입함으로써 소거를 행한다. 단, 제어 게이트 전극부 CG측의 드레인 영역 MD는 전기적으로 Open 상태로 해도 된다. 또한, 제어 게이트 전극부 CG에 1V 정도의 전위를 인가해도 된다. 또한, 메모리 게이트 전극부 MG 등으로의 소거 펄스의 인가에 대해서는, 실시 형태 2의 St1에서 설명한 바와 같이, 소거 겸 가열 펄스를 인가해도 된다.
이와 같이, 메모리 게이트 전극부 MG로부터 질화실리콘막(전하 축적부, 107)으로 홀 h를 주입함으로써 메모리 게이트 전극부 MG에 접속되어 있는 메모리 셀을 일괄하여 소거할 수 있다.
그 후, 베리파이 동작에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다. 원하는 임계값에 도달하지 못한 경우에는, 가열 펄스를 인가(St1)나 소거 펄스의 인가(St2)를 반복한다. 원하는 임계값에 도달한 경우에는, 소거 종료로 된다.
또한, 본 실시 형태에 있어서는, 1개의 메모리 게이트 전극부 MG마다의 소거를 행하였지만, 물론, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG를 모두 선택함으로써, 메모리 셀 영역 MA의 메모리 셀을 일괄하여 소거해도 된다. 또한, 복수의 메모리 셀 영역 MA를 일괄하여 소거해도 된다.
이와 같이, 본 실시 형태에 있어서는, 소거 동작 시에 있어서, 제어 게이트 전극부 CG에 가열 펄스를 인가하였으므로, 열전도에 의해, 메모리 게이트 전극부 MG가 가열된다. 이에 의해, 실시 형태 1의 경우와 마찬가지로, 소거 속도를 향상할 수 있다. 즉, 제어 게이트 전극부 CG를 가열함으로써, 메모리 게이트 전극부 MG가 가열되고, 메모리 게이트 전극부 MG로부터 주입한 홀의 전도가 가속된다. 이에 의해, 소거 속도를 향상시킬 수 있다.
또한, 제어 게이트 전극부 CG로부터의 열전도에 의해 메모리 게이트 전극부 MG가 가열됨으로써, 실시 형태 1의 경우와 마찬가지로, 상층 절연막 및 하층 절연막의 열화의 열 회복이나, 전자나 홀의 국재화의 시정에 의해, 소거 특성, 기입 특성이나 리텐션 특성을 향상할 수 있다.
또한, 본 실시 형태에 있어서, 제어 게이트 전극부 CG에 흐르는 전류의 방향을 교대로 바꾸어도 된다(실시 형태 3 참조).
또한, 본 실시 형태에 있어서, 제어 게이트 전극부로의 가열 펄스의 인가와 메모리 게이트 전극부 MG로의 소거 펄스의 인가를 동시에 행해도 된다. 이에 의해, 소거 시간을 단축할 수 있다.
(실시 형태 5)
본 실시 형태에 있어서는, 제어 게이트 전극부 CG 및 메모리 게이트 전극부 MG에 전류를 흘림으로써 메모리 셀을 가열한다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대하여 설명한다. 또한, 반도체 장치의 구조 및 동작에 대하여, 실시 형태 1이나 4의 경우와 마찬가지의 구성 및 동작에 대해서는 그 설명을 생략한다. 따라서, 주로, 제어 게이트 전극부 CG 및 메모리 게이트 전극부 MG와, 전압 공급 회로 VS 및 스위치 회로 SC1, SC2와의 관계나, 소거 동작에 대하여 이하에 설명한다.
도 28은, 본 실시 형태의 반도체 장치의 메모리 어레이의 구성을 나타내는 블록도이다. 도 28에 도시한 바와 같이, 메모리 셀 어레이(1009)는, 복수의 메모리 셀 영역 MA를 갖는다. 도 28에 있어서는, 4개의 메모리 셀 영역 MA(MA1-1, MA1-2, MA2-1, MA2-2)가 도시되어 있다. 메모리 셀 영역 MA는, 예를 들어 m개×n개의 메모리 셀로 이루어진다.
이 메모리 셀 영역 MA의 양측에는, 전압 공급 회로 영역 VSA가 설치되어 있다. 다른 관점에서 보면, 메모리 셀 영역 MA 간에는, 전압 공급 회로 영역 VSA가 설치되어 있다.
이 전압 공급 회로 영역 VSA에는, 전압 공급 회로 VS 및 스위치 회로 SC1, SC2가 설치되어 있다. 이 전압 공급 회로 VS는, 메모리 셀에 소정의 전압을 공급하는 회로이다. 스위치 회로 SC1에는, 복수의 스위치 소자(SW11∼SW1n, SWC11∼SWC1n)가 설치되어 있다. 또한, 스위치 회로 SC2에는, 복수의 스위치 소자(SW21∼SW2n, SWC21∼SWC2n)가 설치되어 있다. 스위치 소자는, 예를 들어 MISFET로 이루어진다. 또한, 스위치 소자로서, 복수의 소자의 조합(회로)을 사용해도 된다.
구체적으로는, 스위치 소자 SW11∼SW1n은, 메모리 셀 영역 MA1-1의 메모리 게이트 전극부 MG1, MG2…MGn의 각각과, 전압 공급 회로 VS1-1의 사이에, 각각 설치되어 있다. 이 스위치 소자 SW11∼SW1n을 선택적으로 온함으로써, 메모리 게이트 전극부 MG1, MG2…MGn 중, 선택된 메모리 게이트 전극부에만 전압을 공급할 수 있다. 물론, 스위치 소자 SW11∼SW1n의 모두를 온하고, 메모리 셀 영역 MA중의 메모리 게이트 전극부 MG1, MG2…MGn의 모두에 전압을 공급할 수도 있다. 또한, 스위치 소자 SWC11∼SWC1n은, 메모리 셀 영역 MA1-1의 제어 게이트 전극부 CG1, CG2…CGn의 각각과, 전압 공급 회로 VS1-1의 사이에, 각각 설치되어 있다. 이 스위치 소자 SWC11∼SWC1n을 선택적으로 온함으로써, 제어 게이트 전극부 CG1, CG2…CGn 중, 선택된 메모리 게이트 전극부에만 전압을 공급할 수 있다. 물론, 스위치 소자 SWC11∼SWC1n의 모두를 온하고, 메모리 셀 영역 MA 중의 제어 게이트 전극부 CG1, CG2…CGn의 모두에 전압을 공급할 수도 있다. 스위치 소자 SW11∼SW1n, SWC11∼SWC1n의 온, 오프는, 어드레스 버퍼(1003), 행 디코더(1004) 또는 열 디코더(1005) 등에 의해 제어된다.
또한, 스위치 소자 SW21∼SW2n은, 메모리 셀 영역 MA1-1의 메모리 게이트 전극부 MG1, MG2…MGn의 각각과, 인접한 전압 공급 회로 VS1-2의 사이에, 각각 설치되어 있다. 이 스위치 소자 SW21∼SW2n을 선택적으로 온함으로써, 메모리 게이트 전극부 MG1, MG2…MGn 중, 선택된 메모리 게이트 전극부에만 전압을 공급할 수 있다. 물론, 스위치 소자 SW21∼SW2n의 모두를 온하고, 메모리 셀 영역 MA 중의 메모리 게이트 전극부 MG1, MG2…MGn의 모두에 전압을 공급할 수도 있다. 또한, 스위치 소자 SWC21∼SWC2n은, 메모리 셀 영역 MA1-1의 제어 게이트 전극부 CG1, CG2…CGn의 각각과, 인접한 전압 공급 회로 VS1-2의 사이에, 각각 설치되어 있다. 이 스위치 소자 SWC21∼SWC2n을 선택적으로 온함으로써, 제어 게이트 전극부 CG1, CG2…CGn 중, 선택된 메모리 게이트 전극부에만 전압을 공급할 수 있다. 물론, 스위치 소자 SWC21∼SWC2n의 모두를 온하고, 메모리 셀 영역 MA 중의 제어 게이트 전극부 CG1, CG2…CGn의 모두에 전압을 공급할 수도 있다. 스위치 소자 SW21∼SW2n, SWC21∼SWC2n의 온, 오프는, 어드레스 버퍼(1003), 행 디코더(1004) 또는 열 디코더(1005) 등에 의해 제어된다.
이와 같이, 메모리 셀 영역 MA의 양측에 전압 공급 회로 VS를 설치하고, 스위치 소자(SW11∼SW1n, SWC11∼SWC1n, SW21∼SW2n, SWC21∼SWC2n)를 개재해서 접속함으로써, 라인 형상의 메모리 게이트 전극부 MG의 양단부(1S, 2S)나 라인 형상의 제어 게이트 전극부 CG의 양단부(1S, 2S)에 서로 다른 전위를 인가할 수 있다. 이에 의해, 메모리 게이트 전극부 MG나 제어 게이트 전극부 CG에 전류를 흘릴 수 있고, 메모리 게이트 전극부 MG나 제어 게이트 전극부 CG를 가열할 수 있다.
도 29는, 본 실시 형태의 소거 동작을 모식적으로 나타내는 단면도이다. 우선, 제어 게이트 전극부 CG에 가열 펄스를 인가함과 함께, 메모리 게이트 전극부 MG에 소거 겸 가열 펄스를 인가한다. 즉, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 유효화한다(인에이블로 함, 도 28 참조). 즉, 스위치 소자 SW11∼SW1n, SWC11∼SWC1n 중, 모두 및 일부를 온할 수 있는 상태로 한다. 또한, 스위치 소자 SW21∼SW2n, SWC21∼SWC2n 중, 모두 및 일부를 온할 수 있는 상태로 한다.
그리고, 예를 들어 도 29에 도시한 바와 같이, 선택 셀의 제어 게이트 전극부 CG에 접속된 스위치 소자 SWC1을 온(on)하고, 스위치 소자 SWC2를 온(on)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측(도 29에 있어서는, 좌측)의 전압 공급 회로 VS1-1로부터 선택 셀의 제어 게이트 전극부 CG의 단부(1S)에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측(도 29에 있어서는, 우측)의 전압 공급 회로 VS1-2로부터, 선택 셀의 제어 게이트 전극부 CG의 단부(2S)에 전위를 공급한다. 구체적으로, 메모리 셀 영역 MA의 제어 게이트 전극부 CG의 단부(1S)에 제1 전위(예를 들어, 1V)의 전압을 인가하고, 제어 게이트 전극부 CG의 단부(2S)에 제1 전위보다 낮은 제2 전위(예를 들어, 0V)의 전압을 인가한다.
또한, 소거 겸 가열 펄스를 인가한다. 예를 들어, 도 29에 도시한 바와 같이, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 온(on)한다. 바꿔 말하자면, 메모리 셀 영역 MA1-1의 한쪽 측 전압 공급 회로 VS1-1로부터 선택 셀의 메모리 게이트 전극부 MG의 단부(1S)에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측 전압 공급 회로 VS1-2로부터, 선택 셀의 메모리 게이트 전극부 MG의 단부(2S)에 전위를 공급한다. 구체적으로, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG의 단부(1S)에 제1 전위(예를 들어, 13V)의 전압을 인가하고, 메모리 게이트 전극부 MG의 단부(2S)에 제1 전위보다 낮은 제2 전위(예를 들어, 12V)의 전압을 인가한다. 이에 의해 메모리 셀 영역 MA의 선택된 메모리 게이트 전극부 MG에 전류가 흐르고, 줄 열을 발생시킬 수 있다. 이에 의해, 메모리 셀 영역 MA의 선택 셀을 가열할 수 있다.
그리고, 메모리 게이트 전극부 MG측의 소스 영역 MS를 0V, 제어 게이트 전극부 CG측의 드레인 영역 MD를 0V, 반도체 기판(100, p형 웰 PW)을 0V로 한다. 여기서, 전술한 바와 같이 제어 게이트 전극부 CG에는, 1V 내지 0V의 전압이 인가되어 있으며, 또한 메모리 게이트 전극부 MG의 단부에 인가되어 있는 제1 전위(예를 들어, 13V) 및 제2 전위(예를 들어, 12V)는, 소거 전위, 즉 소거 동작에 필요한 메모리 게이트 전극부 MG의 전위 이상의 전위이다. 따라서, 메모리 게이트 전극부 MG측으로부터 질화실리콘막(전하 축적부, 107)으로 FN 터널 현상에 의해 홀 h가 주입된다. 이와 같이, 전압 급전 회로 VS1-1과 전압 급전 회로 VS1-2 사이의 메모리 게이트 전극부 MG 및 제어 게이트 전극부 CG에 전류 i를 흘리면서, 가열을 하면서, 소거를 행한다. 또한, 이 때에도, 제어 게이트 전극부 CG측의 드레인 영역 MD는 전기적으로 Open 상태로 해도 된다.
그 후, 베리파이 동작에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다. 원하는 임계값에 도달하지 못한 경우에는, 제어 게이트 전극부 CG로의 가열 펄스의 인가나 메모리 게이트 전극부 MG로의 소거 겸 가열 펄스의 인가를 반복한다. 원하는 임계값에 도달한 경우에는, 소거 종료로 된다.
이와 같이, 본 실시 형태에 있어서는, 소거 동작 시에 있어서, 제어 게이트 전극부 및 메모리 게이트 전극부에 가열 펄스를 인가하였으므로, 메모리 셀이 가열된다. 이에 의해, 실시 형태 1의 경우와 마찬가지로, 소거 속도를 향상할 수 있다. 즉, 제어 게이트 전극부 CG 및 메모리 게이트 전극부 MG를 가열함으로써, 메모리 게이트 전극부 MG가 가열되고, 메모리 게이트 전극부 MG로부터 주입한 홀의 전도가 가속된다. 이에 의해, 소거 속도를 향상시킬 수 있다.
또한, 메모리 게이트 전극부 MG 등이 가열됨으로써, 실시 형태 1의 경우와 마찬가지로, 상층 절연막 및 하층 절연막의 열화의 열 회복이나, 전자나 홀의 국재화의 시정에 의해, 소거 특성, 기입 특성이나 리텐션 특성을 향상할 수 있다.
또한, 본 실시 형태에 있어서, 제어 게이트 전극부 CG나 메모리 게이트 전극부 MG에 흐르는 전류의 방향을 교대로 바꾸어도 된다(실시 형태 3 참조).
또한, 본 실시 형태에 있어서는, 제어 게이트 전극부 CG로의 가열 펄스의 인가와, 메모리 게이트 전극부 MG로의 소거 겸 가열 펄스의 인가를 동시에 행하였으므로, 소거 시간을 단축할 수 있다. 또한, 본 실시 형태에 있어서, 제어 게이트 전극부 CG로의 가열 펄스의 인가와, 메모리 게이트 전극부 MG로의 소거 겸 가열 펄스의 인가를 별도의 공정에서 행하여도 된다.
또한, 본 실시 형태에 있어서는, 1개의 메모리 게이트 전극부 MG마다의 소거를 행하였지만, 물론, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG를 모두 선택함으로써, 메모리 셀 영역 MA의 메모리 셀을 일괄하여 소거해도 된다. 또한, 복수의 메모리 셀 영역 MA를 일괄하여 소거해도 된다.
(실시 형태 6)
본 실시 형태에 있어서는, 소거 대상의 메모리 게이트 전극부 MG 근방의 메모리 게이트 전극부 MG를 가열하고, 열전도에 의해, 소거 대상의 메모리 게이트 전극부 MG를 가열한다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대하여 설명한다. 또한, 반도체 장치의 구조 및 동작에 대하여, 실시 형태 1이나 5의 경우와 마찬가지의 구성 및 동작에 대해서는 그 설명을 생략한다. 따라서, 주로, 소거 대상의 메모리 게이트 전극부 MG와 그 근방의 메모리 게이트 전극부 MG와의 관계 및 소거 동작에 대하여 이하에 설명한다.
도 30은, 본 실시 형태의 반도체 장치의 메모리 어레이의 구성을 나타내는 블록도이다. 도 30에 도시한 블록도의 각 구성은, 실시 형태 5(도 28)의 경우와 마찬가지이다. 도 31은, 본 실시 형태의 소거 동작을 모식적으로 나타내는 단면도이다.
예를 들어, 도 30에 도시한, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG1에 접속되어 있는 메모리 셀을 일괄 소거하는 경우, 메모리 게이트 전극부 MG2를 가열해도 된다. 도 31은, 본 실시 형태의 소거 동작을 모식적으로 나타내는 단면도이다.
우선, 메모리 게이트 전극부 MG2에 가열 펄스를 인가한다. 이에 의해, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 유효화한다(인에이블로 함, 도 30 참조). 그리고, 소거 대상(선택 셀, MG1) 근방의 메모리 게이트 전극부 MG2에 접속된 스위치 소자(SW12)를 온(on)하고, 스위치 소자(SW22)를 온(on)한다.
그리고, 예를 들어 도 31에 도시한 바와 같이, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG2의 단부(1S)에 제1 전위(예를 들어, 1V)의 전압을 인가하고, 메모리 게이트 전극부 MG2의 단부(2S)에 제1 전위보다 낮은 제2 전위(예를 들어, 0V)의 전압을 인가한다. 이에 의해 메모리 셀 영역 MA의 메모리 게이트 전극부 MG2에 전류가 흐르고, 줄 열을 발생시킬 수 있다. 그리고, 열전도에 의해, 소거 대상의 메모리 게이트 전극부 MG1이 가열된다.
또한, 메모리 게이트 전극부 MG1에 소거 펄스를 인가한다. 즉, 소거 대상(선택 셀) 근방의 메모리 게이트 전극부 MG2에 접속된 스위치 소자(SW12)를 온(on)하고, 스위치 소자(SW22)를 온(on)한 상태에서, 소거 대상(선택 셀)의 메모리 게이트 전극부 MG1에 소거 펄스를 인가한다.
즉, 메모리 게이트 전극부 MG1에 접속된 스위치 소자(SW11)를 온(on)하고, 스위치 소자(SW21)를 온(on)한다. 그리고, 예를 들어 도 31에 도시한 바와 같이, 소거 대상의 메모리 게이트 전극부 MG1에 13V의 전압을 인가하고, 제어 게이트 전극부 CG에 0V의 전압을 인가하고, 메모리 게이트 전극부 MG측의 소스 영역 MS를 0V, 제어 게이트 전극부 CG측의 드레인 영역 MD를 0V, 반도체 기판(100, p형 웰 PW)을 0V로 한다. 이에 의해 메모리 게이트 전극부 MG측으로부터 질화실리콘막(전하 축적부, 107)으로 FN 터널 현상에 의해 홀을 주입함으로써 소거를 행한다. 단, 제어 게이트 전극부 CG측의 드레인 영역 MD는 전기적으로 Open 상태로 해도 된다. 또한, 제어 게이트 전극부 CG에 1V 정도의 전위를 인가해도 된다. 이와 같이, 메모리 게이트 전극부 MG1에 접속된 복수의 셀(선택 셀)을 일괄하여 소거할 수 있다.
그 후, 베리파이 동작에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다. 원하는 임계값에 도달하지 못한 경우에는, 메모리 게이트 전극부 MG2로의 가열 펄스의 인가 및 메모리 게이트 전극부 MG1로의 소거 펄스의 인가를 반복한다. 원하는 임계값에 도달한 경우에는, 소거 종료로 된다.
이와 같이, 소거 대상의 메모리 게이트 전극부 MG(여기서는, MG1) 근방의 메모리 게이트 전극부 MG(여기서는, MG2)를 가열하고, 열전도에 의해, 소거 대상의 메모리 게이트 전극부 MG를 가열해도 된다. 이 경우에도, 메모리 게이트 전극부 MG로부터 주입한 홀의 전도가 가속되어, 소거 속도를 향상시킬 수 있다.
또한, 열전도에 의한 소거 대상의 메모리 게이트 전극부 MG의 가열에 의해, 실시 형태 1의 경우와 마찬가지로, 상층 절연막 및 하층 절연막의 열화의 열 회복이나, 전자나 홀의 국재화의 시정에 의해, 소거 특성, 기입 특성이나 리텐션 특성을 향상할 수 있다.
또한, 본 실시 형태에 있어서는, 가열 펄스와 소거 펄스를 동시에 인가하므로, 소거 시간을 단축할 수 있다.
또한, 본 실시 형태에 있어서는, 메모리 게이트 전극부 MG2에 가열 펄스를 인가하면서, 소거 대상의 메모리 게이트 전극부 MG1에 소거 펄스를 인가하였지만, 소거 대상의 메모리 게이트 전극부 MG1에 소거 겸 가열 펄스를 인가해도 된다(실시 형태 2 참조).
또한, 소거 대상의 메모리 게이트 전극부 MG1 근방의 메모리 게이트 전극부 MG2로의 전위의 인가(가열 펄스의 인가, St1)를 행한 후, 소거 대상의 메모리 게이트 전극부 MG1로의 전위의 인가(소거 펄스의 인가, St2)를 행해도 된다. 이때, 소거 대상의 메모리 게이트 전극부 MG1로의 전위의 인가를 소거 겸 가열 펄스의 인가(St2)로 하여도 된다.
또한, 소거 대상의 메모리 셀 군(메모리 게이트 전극부 MG1) 근방의 메모리 셀 군의 제어 게이트 전극부(예를 들어, CG2)에 가열 펄스를 인가해도 된다.
또한, 상기 메모리 게이트 전극부 MG2나 제어 게이트 전극부 CG2에 흐르는 전류의 방향을 교대로 바꾸어도 된다(실시 형태 3 참조).
또한, 상기 메모리 게이트 전극부 MG1과 제어 게이트 전극부 CG2에 동시에 전류를 흘리는 경우에 있어서, 각각에 흐르는 전류의 방향이 역방향으로 되도록, 전위를 인가해도 된다.
또한, 본 실시 형태에 있어서는, 소거 대상의 메모리 게이트 전극부 MG를 1개로 하였지만, 2개로 하여도 된다. 또한, 가열용 메모리 셀로부터의 열전도가 미치는 범위에서, 소거 대상의 메모리 게이트 전극부 MG를 복수 개로 하여도 된다.
(실시 형태 7)
본 실시 형태에 있어서는, 실시 형태 1(도 1 내지 도 6)에서 설명한 반도체 장치의 제조 공정의 일례를 나타냄과 함께, 실시 형태 1에서 설명한 반도체 장치의 구조를 보다 명확하게 한다.
도 32 내지 도 43은, 본 실시 형태의 반도체 장치의 제조 공정을 나타내는 단면도이다.
반도체 장치의 제조 흐름은, 웰 및 소자 분리 영역의 형성 스텝(PST1), 제어 게이트 전극부의 형성 스텝(PST2), 메모리 게이트 전극부 및 전하 축적막의 형성 스텝(PST3) 및 콘택트(플러그) 및 배선의 형성 스텝(PST4)을 갖는다. 이하에, 상세히 설명한다.
우선, 도 32에 도시한 바와 같이, 반도체 기판(100)으로서, 예를 들어 1 내지 10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판을 준비한다. 계속해서, 도 33 및 도 34에 도시한 바와 같이, 소자 분리 영역(103) 및 p형 웰 PW를 형성한다. 예를 들어, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여, 반도체 기판(100)을 에칭함으로써, 깊이가 150㎚ 정도의 소자 분리 홈을 형성한다. 계속해서, 소자 분리 홈의 내부를 포함하는 반도체 기판(100) 위에 CVD법 등을 이용하여 산화실리콘막을 퇴적하고, 소자 분리 홈의 외부의 산화실리콘막을, CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)법 등을 이용하여 제거함으로써, 소자 분리 홈의 내부에 산화실리콘막 등의 절연막을 매립한다. 이와 같은 소자 분리법은, STI(Shallow Trench Isolation)법이라 불린다. 계속해서, 반도체 기판(100) 내에, p형 웰 PW를 형성한다. 예를 들어, 산화실리콘막을 스루 막으로서, p형 불순물(예를 들어 붕소(B) 등)을 이온 주입함으로써, p형 웰 PW를 형성한다. 소자 분리 영역(103)에 의해 구획된, p형 웰 PW의 노출 영역이, 활성 영역으로 된다(도 4의 해칭부 참조).
계속해서, 도 35에 도시한 바와 같이, 반도체 기판(100) 위에 절연막(113)을 형성한다. 예를 들어, 반도체 기판(100) 위에 2㎚ 정도의 산화실리콘막을 열산화에 의해 형성한다. 계속해서, 절연막(113) 위에 제어 게이트 전극부 CG를 형성한다. 예를 들어, 절연막(113) 및 소자 분리 영역(103) 위에 CVD법 등을 이용하여 120㎚ 정도의 폴리실리콘막을 형성한다. 계속해서, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여, 영역 MMA의 양측에 폴리실리콘막을 잔존시킨다.
계속해서, 도 36에 도시한 바와 같이, 절연막 ONO(106, 107, 108)를 형성한다. 우선, 제어 게이트 전극부 CG를 포함하는 반도체 기판(100) 위에 하층 절연막(106)으로서, 예를 들어 산화실리콘막을 형성한다. 이 산화실리콘막은, 예를 들어 열산화법에 의해, 4㎚ 정도의 막 두께로 형성한다. 또한, 산화실리콘막을 CVD법 등을 이용하여 형성해도 된다. 계속해서, 하층 절연막(106) 위에 중층 절연막(107)으로서, 예를 들어 질화실리콘막을, CVD법 등에 의해, 6㎚ 정도의 막 두께로 퇴적한다. 이 중층 절연막(107)이 메모리 셀의 전하 축적부로 된다. 계속해서, 중층 절연막(107) 위에 상층 절연막(108)을 형성한다. 이 상층 절연막(108)은, 예를 들어 중층 절연막(107) 위에 형성된 산질화실리콘막(108a)과, 이 위에 형성된 질화실리콘막(108b)과, 이 위에 형성된 산화실리콘막(108c)의 적층막으로 이루어진다. 산질화실리콘막(108a)을 CVD법에 의해, 9㎚ 정도의 막 두께로 퇴적하고, 계속해서, 질화실리콘막(108b)을 CVD법에 의해, 3㎚ 정도의 막 두께로 퇴적하고, 계속해서, 산화실리콘막(108c)을 CVD법에 의해, 1㎚ 정도의 막 두께로 퇴적한다. 이에 의해, 하층 절연막(106), 중층 절연막(107) 및 상층 절연막(108)으로 이루어지는 절연막 ONO를 형성할 수 있다.
계속해서, 도 37에 도시한 바와 같이, 절연막 ONO(106, 107, 108) 위에 메모리 게이트 전극부 MG로 되는 도전성막(109)을 형성한다. 예를 들어, 절연막 ONO(106, 107, 108) 위에 도전성막(109)으로서, CVD법 등을 이용하여 40㎚ 정도의 폴리실리콘막을 퇴적한다.
계속해서, 도 38에 도시한 바와 같이, 제어 게이트 전극부 CG의 측벽부에, 사이드 월 형상의 메모리 게이트 전극부 MG를 형성한다.
예를 들어, 폴리실리콘막을 에치 백한다. 이 에치 백 공정에서는, 폴리실리콘막을 그 표면으로부터 소정의 막 두께 분만큼 이방적인 드라이 에칭에 의해 제거한다. 이 공정에 의해, 제어 게이트 전극부 CG의 측벽부에, 절연막 ONO를 개재하여, 폴리실리콘막을, 사이드 월 형상(측벽막 형상)에 잔존시킬 수 있다. 제어 게이트 전극부 CG의 양측의 폴리실리콘막 중 한쪽이, 메모리 게이트 전극부 MG로 된다. 또한, 다른 쪽의 사이드 월 형상의 폴리실리콘막을 SP로 한다.
계속해서, 도 39에 도시한 바와 같이, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여, 폴리실리콘막 SP를 제거한다.
계속해서, 메모리 게이트 전극부 MG를 마스크로 하여, 절연막 ONO(106, 107, 108)를 에칭한다. 이에 의해, 메모리 게이트 전극부 MG와 반도체 기판(100)(p형 웰 PW)의 사이 및 제어 게이트 전극부 CG와 메모리 게이트 전극부 MG의 사이에 절연막 ONO(106, 107, 108)가 잔존한다(도 40).
계속해서, 도 41 및 도 42에 도시한 바와 같이, 소스 영역 MS 및 드레인 영역 MD를 형성한다.
예를 들어, 메모리 게이트 전극부 MG와 제어 게이트 전극부 CG를 마스크로 하여, 반도체 기판(100)(p형 웰 PW) 내에, 비소(As) 또는 인(P) 등의 n형 불순물을 주입함으로써, n-형 반도체 영역(111a, 119a)을 형성한다. 이때, n-형 반도체 영역(111a)은 메모리 게이트 전극부 MG의 측벽에 자기 정합해서 형성된다. 또한, n-형 반도체 영역(119a)은 제어 게이트 전극부 CG의 측벽에 자기 정합해서 형성된다(도 41).
계속해서, 메모리 게이트 전극부 MG와 제어 게이트 전극부 CG의 측벽부에, 사이드 월막(측벽 절연막) SW를 형성한다. 예를 들어, 메모리 게이트 전극부 MG 및 제어 게이트 전극부 CG 상을 포함하는 반도체 기판(100) 위에 CVD법 등을 이용해서 산화실리콘막을 퇴적한다. 이 산화실리콘막을 그 표면으로부터 소정의 막 두께 분만큼 이방적인 드라이 에칭에 의해 제거함으로써, 사이드 월막 SW를 형성한다. 계속해서, 메모리 게이트 전극부 MG와 제어 게이트 전극부 CG와 측벽 절연막 SW를 마스크로 하여, 반도체 기판(100)(p형 웰 PW) 내에, 비소(As) 또는 인(P) 등의 n형 불순물을 주입함으로써, n+형 반도체 영역(111b, 119b)을 형성한다. 이때, n+형 반도체 영역(111b, 119b)은 사이드 월막 SW에 자기 정합해서 형성된다. 이 n+형 반도체 영역(111b)은 n-형 반도체 영역(111a)보다도 불순물 농도가 높고, 접합의 깊이가 깊다. 또한, n+형 반도체 영역(119b)은 n-형 반도체 영역(119a)보다도 불순물 농도가 높고, 접합의 깊이가 깊다. 이 공정에 의해, n-형 반도체 영역(111a)과 n+형 반도체 영역(111b)으로 이루어지는 소스 영역 MS가 형성되고, n-형 반도체 영역(119a)과 n+형 반도체 영역(119b)으로 이루어지는 드레인 영역 MD가 형성된다(도 42).
계속해서, 도 43에 도시한 바와 같이, 제어 게이트 전극부 CG, 메모리 게이트 전극부 MG, 소스 영역 MS 및 드레인 영역 MD 위에 살리사이드 기술을 이용하여, 금속 실리사이드막 SIL을 형성한다.
예를 들어, 제어 게이트 전극부 CG, 메모리 게이트 전극부 MG, 소스 영역 MS 및 드레인 영역 MD 위에 금속막(도시생략)을 형성하고, 반도체 기판(100)에 대하여 열처리를 실시함으로써, 제어 게이트 전극부 CG, 메모리 게이트 전극부 MG, 소스 영역 MS 및 드레인 영역 MD와 상기 금속막을 반응시킨다. 이에 의해, 제어 게이트 전극부 CG, 메모리 게이트 전극부 MG, 소스 영역 MS 및 드레인 영역 MD 위에 각각 금속 실리사이드막 SIL이 형성된다. 상기 금속막은, 예를 들어 니켈(Ni)이나 니켈-플라티나(Pt) 합금 등으로 이루어지고, 스퍼터링법 등을 이용해서 형성할 수 있다. 계속해서, 미반응된 금속막을 제거한다. 이 금속 실리사이드막 SIL에 의해, 확산 저항이나 콘택트 저항 등을 저저항화할 수 있다.
이 후, 제어 게이트 전극부 CG나 메모리 게이트 전극부 MG 등의 상방에, 층간 절연막으로서 산화실리콘막(124)을 CVD법 등을 이용해서 퇴적한다. 계속해서, 이 산화실리콘막(124) 내에, 플러그(도시생략)를 형성하고 또한 산화실리콘막(124) 위에 배선(125)을 형성한다(도 1 참조). 플러그는, 예를 들어 층간 절연막 내의 콘택트 홀 내에 도전성막을 매립함으로써 형성할 수 있다. 또한, 배선(125)은, 예를 들어 산화실리콘막(124) 위에 도전성막을 퇴적하고, 패터닝함으로써 형성할 수 있다. 이 후, 층간 절연막, 플러그 및 배선의 형성 공정을 반복함으로써, 2층 이상의 배선을 형성해도 된다.
이상의 공정에 의해, 본 실시 형태의 반도체 장치를 형성할 수 있다.
(실시 형태 8)
상기 실시 형태 1 내지 7에 있어서는, 소위 스플릿 게이트형 메모리 셀을 예로 들어 설명하였지만, 다른 형태의 메모리 셀을 사용해도 된다.
도 44는 본 실시 형태의 반도체 장치를 나타내는 단면도이다. 도 44에 도시한 반도체 장치는, 소위 1-트랜지스터형 MONOS 메모리 셀이다.
도 44에 도시한 바와 같이, 메모리 셀(소자)은 메모리 게이트 전극부 MG를 갖는 트랜지스터로 이루어진다.
구체적으로, 메모리 셀은, 반도체 기판(100)(p형 웰 PW)의 상방에 배치된 메모리 게이트 전극부 MG를 갖는다. 예를 들어, 이 메모리 게이트 전극부 MG는, 실리콘막으로 이루어진다. 그리고, 메모리 셀은, 또한, 메모리 게이트 전극부 MG와 반도체 기판(100)(p형 웰 PW)의 사이에 배치된 절연막 ONO(106, 107, 108)를 갖는다. 절연막 ONO는, 예를 들어 실시 형태 1의 경우와 마찬가지로, 하층 절연막(106)과, 그 위의 중층 절연막(107)과, 그 위의 상층 절연막(108)으로 이루어진다. 중층 절연막(107)은 전하 축적부로 된다. 하층 절연막(106)은, 예를 들어 산화실리콘막으로 이루어진다. 중층 절연막(107)은, 예를 들어 질화실리콘막으로 이루어진다. 상층 절연막(108)은, 예를 들어 중층 절연막(107) 위에 형성된 산질화실리콘막(108a)과, 이 위에 형성된 질화실리콘막(108b)과, 이 위에 형성된 산화실리콘막(108c)과의 적층막으로 이루어진다.
절연막 ONO(106, 107, 108)는, 메모리 게이트 전극부 MG와 반도체 기판(100)(p형 웰 PW)의 사이에 배치되어 있다.
또한, 메모리 셀은, 메모리 게이트 전극부 MG의 양측의 p형 웰 PW 내에 형성된 소스 영역 MS, 드레인 영역 MD를 갖는다. 또한, 메모리 게이트 전극부 MG의 측벽부에는, 절연막으로 이루어지는 측벽 절연막 SW가 형성되어 있다.
소스 영역 MS, 드레인 영역 MD는, 각각 n+형 반도체 영역(119b)과 n-형 반도체 영역(119a)으로 이루어진다. n-형 반도체 영역(119a)은, 메모리 게이트 전극부 MG의 측벽에 대하여 자기 정합적으로 형성되어 있다. 또한, n+형 반도체 영역(119b)은 측벽 절연막 SW의 측면에 대하여 자기 정합적으로 형성되고, n-형 반도체 영역(119a)보다도 접합 깊이가 깊고 또한 불순물 농도가 높다. 이와 같은, 저농도 반도체 영역 및 고농도 반도체 영역으로 이루어지는 소스, 드레인 영역은, LDD(Lightly doped Drain) 구조라 불린다.
또한, 소스 영역 MS, 드레인 영역 MD(n+형 반도체 영역(119b)) 위에는, 금속 실리사이드막 SIL이 형성되어 있다.
또한, 메모리 셀 위에는, 층간 절연막으로서 산화실리콘막(124)이 형성되어 있다. 이 산화실리콘막(124) 위에는, 배선(125) 등이 형성된다(도 1 등 참조, 단, CG는 존재하지 않음). 또한, 도 45는 1-트랜지스터형 MONOS의 메모리 셀 어레이의 일례를 나타내는 회로도이다. 도시한 바와 같이, 메모리 셀 MC는, 메모리 게이트 전극부와 전하 축적부를 갖는다. WL은, 워드선이다. 또한, VSSL은, 드레인 영역과 접속되는 접지 전위선을 나타낸다. 또한, SBL은, 소스 영역과 접속되는 소스 비트선을 나타낸다. 예를 들어, 이와 같이, 본 실시 형태에 있어서도, 복수의 메모리 셀이 어레이 형상으로 형성되어 있다.
또한, 본 실시 형태에 있어서는, n-MOS 타입의 메모리 셀에 대하여 상세히 설명하였지만, p-MOS 타입의 메모리 셀에 있어서도, 본 실시 형태의 구성으로 함으로써, n-MOS 타입의 메모리 셀과 마찬가지의 효과를 발휘한다.
(동작)
계속해서, 메모리 셀의 기본적인 동작의 일례에 대하여 설명한다. 메모리 셀의 동작으로서, (1) 판독 동작, (2) 기입 동작, (3) 소거 동작의 3가지 동작에 대하여 설명한다. 단, 이들 동작의 정의에는 다양한 것이 있으며, 특히 소거 동작과 기입 동작에 대해서는, 반대의 동작으로서 정의되는 경우도 있다.
본 실시 형태에 있어서도, 복수의 메모리 셀이 어레이 형상으로 형성되고, 실시 형태 1(도 7, 도 8)과 마찬가지로, 복수의 메모리 셀 영역 MA(MA1-1, MA1-2, MA2-1, MA2-2)가 도시되어 있다. 메모리 셀 영역 MA는, 예를 들어 m개×n개의 메모리 셀로 이루어진다. 여기에서는, 도 7을 참조하면서 설명한다.
(1) 판독 동작
메모리 셀 영역 MA(예를 들어, MA1-1) 중 선택 셀의 기억 정보(데이터)를 판독하는 경우, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 무효화한다(디스에이블로 함).
즉, 메모리 셀 영역 MA1-1의 한쪽 측(도 7에 있어서는, 좌측)의 전압 공급 회로 VS1-1로부터만 선택 셀의 메모리 게이트 전극부 MG에 전위를 공급하고, 메모리 셀 영역 MA1-1의 다른 쪽 측(도 7에 있어서는, 우측)의 전압 공급 회로 VS1-2로부터는, 선택 셀의 메모리 게이트 전극부 MG에 전위를 공급하지 않는다.
그리고, 예를 들어 드레인 영역 MD 및 반도체 기판(100)(p형 웰 PW)에 0V를 인가하고, 소스 영역 MS에 1.8V를 인가하고, 메모리 게이트 전극부 MG를 소정의 전위(즉, 기입 상태의 임계값과 소거 상태의 임계값의 중간 전위, 예를 들어 3V 정도)로 함으로써, 유지하고 있던 전하 정보를 전류로서 판독할 수 있다.
(2) 기입 동작
메모리 셀 영역 MA(예를 들어, MA1-1) 중 선택 셀에 기억 정보(데이터)를 기입하는 경우, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 무효화한다(디스에이블로 함).
그리고, 예를 들어 소스 영역 MS 및 반도체 기판(100)(p형 웰 PW)에 0V를 인가하고, 드레인 영역 MD에 4.5V를 인가하고, 메모리 게이트 전극부 MG에 기입 전위(예를 들어, 9V 정도)를 인가한다. 이에 의해, 발생한 핫일렉트론을 전하 축적부가 되는 중층 절연막(107)에 주입한다. 이 기입 방식은, CHE(Channel Hot Electron) 주입 방식이라 불린다.
(3) 소거 동작
본 실시 형태의 소거 동작에 있어서도, 실시 형태 1의 경우와 마찬가지로, 메모리 게이트 전극부 MG에 전류를 흘리고, 메모리 게이트 전극부 MG를 가열하는 동작(스텝)을 포함한다. 즉, 전술한 바와 같이, 메모리 셀 영역 MA의 양측의 전압 공급 회로 VS에 의해, 라인 형상의 메모리 게이트 전극부 MG의 양단부(1S, 2S)에 다른 전위를 인가함으로써, 메모리 게이트 전극부 MG를 가열한다.
우선, 가열 펄스를 인가한다(St1). 이에 의해, 스위치 회로 SC11-1을 유효화해(인에이블로 하고), 스위치 회로 SC21-1을 유효화한다(인에이블로 함, 도 7, 도 8 참조).
예를 들어, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 온(on)한다. 이에 의해, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG의 단부(1S)에 제1 전위(예를 들어, 1V)의 전압을 인가하고, 메모리 게이트 전극부 MG의 단부(2S)에 제1 전위보다 낮은 제2 전위(예를 들어, 0V)의 전압을 인가한다. 이에 의해 메모리 셀 영역 MA의 선택된 메모리 게이트 전극부 MG에 전류가 흐르고, 줄 열을 발생시킬 수 있다. 이에 의해, 메모리 셀 영역 MA의 선택 셀을 가열할 수 있다.
계속해서, 소거 펄스를 인가한다(St2). 이에 의해, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 무효화한다(디스에이블로 함, 도 7, 도 8 참조). 예를 들어, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 오프(off)한다. 그리고, 예를 들어 메모리 게이트 전극부 MG에 13V의 전압을 인가하고, 소스 영역 MS에 0V를 드레인 영역 MD에 0V를 인가한다. 이에 의해 메모리 게이트 전극부 MG측으로부터 질화실리콘막(107)(전하 축적부)으로 FN 터널 현상에 의해 홀을 주입함으로써 소거를 행한다(FN 터널 방식). 이와 같이, 메모리 게이트 전극부 MG로부터 질화실리콘막(107)(전하 축적부)으로 홀을 주입함으로써 메모리 게이트 전극부 MG에 접속되어 있는 메모리 셀을 일괄하여 소거할 수 있다.
그 후, 베리파이 동작(St3)에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다. 원하는 임계값에 도달하지 못한 경우에는, 다시 가열 펄스의 인가(St1) 및 소거 펄스의 인가(St2)를 행한다. 이와 같이, 원하는 임계값에 도달할 때까지, 가열 펄스의 인가(St1), 소거 펄스의 인가(St2) 및 베리파이(St3)를 반복한다. 원하는 임계값에 도달한 경우에는, 소거 종료로 된다.
이와 같이, 본 실시 형태에 있어서도, 소거 동작 시에 있어서, 가열 펄스를 인가하는 스텝(St1)을 마련하였기 때문에, 실시 형태 1의 경우와 마찬가지로 소거 속도를 향상할 수 있다.
또한, 메모리 게이트 전극부 MG를 가열함으로써, 실시 형태 1의 경우와 마찬가지로, 상층 절연막 및 하층 절연막의 열화의 열 회복이나, 전자나 홀의 국재화의 시정에 의해, 소거 특성, 기입 특성이나 리텐션 특성을 향상할 수 있다.
또한, 본 실시 형태에 있어서는, 실시 형태 1과 마찬가지로, 가열 펄스와 소거 펄스를 다른 스텝에서 인가하고 있지만, 본 실시 형태에 있어서도, 실시 형태 2와 마찬가지로, 가열 겸 소거 펄스를 인가해도 된다. 또한, 실시 형태 3과 마찬가지로, 가열용의 전류를 흘리는 방향을 바꾸어도 된다. 또한, 실시 형태 6과 마찬가지로, 소거 대상의 메모리 게이트 전극부 MG 근방의 메모리 게이트 전극부 MG에 전류를 흘림으로써, 소거 대상의 메모리 게이트 전극부 MG의 가열을 어시스트해도 된다.
이와 같이, 본 실시 형태의 반도체 장치(1-트랜지스터형 MONOS 메모리)에 있어서도, 상기 실시 형태의 각 구성(가열 스텝)을 적용함으로써, 각각의 실시 형태의 효과를 발휘할 수 있다.
(실시 형태 9)
실시 형태 1에 있어서는, 소거 동작 시에 가열 펄스를 인가하였지만, 기입 동작시에 가열 펄스를 인가해도 된다. 본 실시 형태의 기입 동작에 있어서는, 메모리 게이트 전극부 MG에 전류를 흘리고, 메모리 게이트 전극부 MG를 가열하는 동작(스텝)을 포함한다. 즉, 전술한 바와 같이, 메모리 게이트 전극부 MG의 양측의 전압 공급 회로 VS에 의해, 라인 형상의 메모리 게이트 전극부 MG의 양단부(1S, 2S)에 다른 전위를 인가함으로써, 메모리 게이트 전극부 MG를 가열한다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대하여 설명한다. 또한, 반도체 장치의 구조 및 동작에 대하여, 실시 형태 1의 경우와 마찬가지의 구성 및 동작에 대해서는 그 설명을 생략한다. 따라서, 주로, 기입 동작에 대하여 이하에 설명한다.
도 46은, 본 실시 형태의 소거 동작을 모식적으로 나타내는 단면도이다. 또한, 본 실시 형태에 있어서도, 복수의 메모리 셀이 어레이 형상으로 형성되고, 실시 형태 1(도 7, 도 8)과 마찬가지로, 복수의 메모리 셀 영역 MA(MA1-1, MA1-2, MA2-1, MA2-2)가 도시되어 있다. 메모리 셀 영역 MA는, 예를 들어 m개×n개의 메모리 셀로 이루어진다. 여기에서는, 도 7도 참조하면서 설명한다.
우선, 가열 펄스를 인가한다(St1). 이에 의해, 스위치 회로 SC11-1을 유효화하고(인에이블로 하고), 스위치 회로 SC21-1을 유효화한다(인에이블로 함, 도 7, 도 8 참조).
그리고, 예를 들어 도 46(St1)에 도시한 바와 같이, 선택 셀의 메모리 게이트 전극부 MG에 접속된 스위치 소자 SW1을 온(on)하고, 스위치 소자 SW2를 온(on)한다. 그리고, 메모리 셀 영역 MA의 메모리 게이트 전극부 MG의 단부(1S)에 제1 전위(예를 들어, 1V)의 전압을 인가하고, 메모리 게이트 전극부 MG의 단부(2S)에 제1 전위보다 낮은 제2 전위(예를 들어, 0V)의 전압을 인가한다. 이에 의해 메모리 셀 영역 MA의 선택된 메모리 게이트 전극부 MG에 전류가 흐르고, 줄 열을 발생시킬 수 있다. 이에 의해, 메모리 셀 영역 MA의 선택 셀을 가열할 수 있다.
계속해서, SSI 펄스를 인가한다(St2). 예를 들어, 실시 형태 1에 있어서, 도 10을 참조하면서 설명한 바와 같이, 메모리 게이트 전극부 MG에 9.5V의 전압을 인가하고, 제어 게이트 전극부 CG에 0.9V의 전압을 인가하고, 메모리 게이트 전극부 MG측의 소스 영역 MS에 5.7V를, 제어 게이트 전극부 CG측의 드레인 영역 MD에 소스 영역보다 낮은 전위, 예를 들어 0.3V를 인가한다(도 46(St2)). 반도체 기판(100)(p형 웰 PW)은 0V이다. 이에 의해 메모리 게이트 전극부 MG의 제어 게이트 전극부 CG측의 단부에 집중적으로 전자의 주입이 행해진다.
그 후, 베리파이 동작(St3)에 의해 메모리 셀이 원하는 임계값에 도달하였는지 여부를 검증한다. 원하는 임계값에 도달하지 못한 경우에는, 다시 가열 펄스를 인가하고, SSI 펄스를 더 인가한다. 이와 같이, 원하는 임계값에 도달할 때까지, 베리파이와 가열 펄스의 인가와 SSI 펄스의 인가를 반복한다. 원하는 임계값에 도달한 경우에는, 기입 종료로 된다.
또한, 본 실시 형태에 있어서는, 실시 형태 1과 마찬가지로, 가열 펄스와 SSI 펄스를 다른 스텝에서 인가하고 있지만, 본 실시 형태에 있어서도, 실시 형태 2와 마찬가지로, 가열 겸 SSI 펄스를 인가해도 된다. 또한, 실시 형태 3과 마찬가지로, 가열용 전류를 흘리는 방향을 바꾸어도 된다. 또한, 실시 형태 4, 5와 마찬가지로, 제어 게이트 전극부 CG에 가열 펄스를 인가해도 된다.
이와 같이, 본 실시 형태에 있어서는, 기입 동작 시에 있어서, 가열 펄스를 인가하는 스텝(St1)을 마련하였기 때문에, 기입 동작 시의 가열에 의해 중층 절연막(전하 축적부, 107)으로 주입된 전자의 국재화가 해소되어, 전하(전자, 홀)의 분포가 균일화된다. 이로 인해, 기입 특성이나 리텐션 특성을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 상기 실시 형태에 있어서, 게이트 전극부의 단부(1S, 2S)는, 최외단일 필요는 없고, 게이트 전극부의 최외단으로부터 소정의 거리 내측에 위치하고 있어도 된다. 또한, 게이트 전극부를 부분적으로 가열해도 된다. 예를 들어, 게이트 전극부의 도중의 부분을 단부(1S)로 하고, 이 단부로부터 소정의 거리 떨어진 위치를 단부(2S)로 하고, 이들 사이에 전류를 흘림으로써 게이트 전극부를 가열하면서, 열전도에 의해 게이트 전극부의 전체를 가열해도 된다.
[부기 1]
반도체 기판에 설치된, 제1 메모리 셀 어레이 영역과, 제2 메모리 셀 어레이 영역과,
상기 제1 메모리 셀 어레이 영역의 한쪽 측에 배치된 제1 전압 공급 회로와,
상기 제1 메모리 셀 어레이 영역의 다른 쪽 측으로서, 상기 제1 메모리 셀 어레이 영역과 상기 제2 메모리 셀 어레이 영역의 사이에 배치된 제2 전압 공급 회로와,
상기 제1 메모리 셀 어레이 영역과 제1 전압 공급 회로의 사이에 배치된 제1 스위치 회로와,
상기 제1 메모리 셀 어레이 영역과 제2 전압 공급 회로의 사이에 배치된 제2 스위치 회로와,
상기 제1 메모리 셀 어레이 영역에 설치된 복수의 게이트 전극부와,
상기 복수의 게이트 전극부의 각각과 상기 반도체 기판의 사이에 배치된 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 절연막
을 갖고,
상기 복수의 게이트 전극부는, 각각, 제1단으로부터 제2단으로 제1 방향을 따라서 연장되고,
제1 스위치 회로는, 상기 복수의 게이트 전극부의 각각의 상기 제1단과 상기 제1 전압 공급 영역의 사이에 설치된 복수의 제1 스위치 소자를 갖고,
제2 스위치 회로는, 상기 복수의 게이트 전극부의 각각의 상기 제2단과 상기 제2 전압 공급 영역의 사이에 설치된 복수의 제2 스위치 소자를 갖는, 반도체 장치.
[부기 2]
부기 1에 기재된 반도체 장치에 있어서,
상기 제1 스위치 회로 및 상기 제2 스위치 회로를 유효화하고, 상기 복수의 게이트 전극부 중 적어도 1개의 게이트 전극부의 상기 제1단에 제1 전위를 인가하고, 상기 제2단에 상기 제1 전위보다 낮은 제2 전위를 인가함으로써, 상기 게이트 전극부의 연장 방향으로 전류를 흘리고,
상기 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
[부기 3]
부기 2에 기재된 반도체 장치에 있어서,
상기 게이트 전극부로부터 상기 전하 축적부로의 상기 홀의 주입은, 상기 게이트 전극부에, 제3 전위 이상의 소거 전위를 인가함으로써 행해지는, 반도체 장치.
[부기 4]
부기 3에 기재된 반도체 장치에 있어서,
상기 제1 전위 및 상기 제2 전위의 인가는, 제1 기간에 행해지고,
상기 제3 전위 이상의 소거 전위의 인가는, 상기 제1 기간 후의 제2 기간에 행해지는, 반도체 장치.
[부기 5]
부기 3에 기재된 반도체 장치에 있어서,
상기 제1 전위 및 상기 제2 전위는, 상기 제3 전위 이상의 전위이며,
상기 게이트 전극부의 연장 방향으로 전류를 흘리면서, 상기 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
[부기 6]
부기 5에 기재된 반도체 장치에 있어서,
상기 제1 전위 및 상기 제2 전위의 인가는, 제1 기간에 행해지고,
상기 제1 기간 후의 제2 기간에 있어서, 상기 게이트 전극부의 상기 제1단에 상기 제2 전위를 인가하고, 상기 게이트 전극부의 상기 제2단에 상기 제1 전위를 인가함으로써, 상기 제1 기간의 경우와는 역방향으로 전류를 흘리는, 반도체 장치.
[부기 7]
반도체 기판에 설치된, 제1 메모리 셀 어레이 영역과, 제2 메모리 셀 어레이 영역과,
상기 제1 메모리 셀 어레이 영역의 한쪽 측에 배치된 제1 전압 공급 회로와,
상기 제1 메모리 셀 어레이 영역의 다른 쪽 측으로서, 상기 제1 메모리 셀 어레이 영역과 상기 제2 메모리 셀 어레이 영역의 사이에 배치된 제2 전압 공급 회로와,
상기 제1 메모리 셀 어레이 영역과 제1 전압 공급 회로의 사이에 배치된 제1 스위치 회로와,
상기 제1 메모리 셀 어레이 영역과 제2 전압 공급 회로의 사이에 배치된 제2 스위치 회로와,
상기 제1 메모리 셀 어레이 영역에 설치된 복수의 제1 게이트 전극부와,
상기 복수의 제1 게이트 전극부의 각각과 제1 절연막을 개재해서 배치된 복수의 제2 게이트 전극부와,
상기 복수의 제2 게이트 전극부의 각각과 상기 반도체 기판의 사이에 배치된 제2 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 제2 절연막
을 갖고,
상기 복수의 제2 게이트 전극부는, 각각, 제1단으로부터 제2단으로 제1 방향을 따라서 연장되고,
제1 스위치 회로는, 상기 복수의 제2 게이트 전극부의 각각의 상기 제1단과 상기 제1 전압 공급 영역의 사이에 설치된 복수의 제1 스위치 소자를 갖고,
제2 스위치 회로는, 상기 복수의 제2 게이트 전극부의 각각의 상기 제2단과 상기 제2 전압 공급 영역의 사이에 설치된 복수의 제2 스위치 소자를 갖는, 반도체 장치.
[부기 8]
부기 7에 기재된 반도체 장치에 있어서,
상기 제1 스위치 회로 및 상기 제2 스위치 회로를 유효화하고, 상기 복수의 제2 게이트 전극부 중 적어도 1개의 제2 게이트 전극부의 상기 제1단에 제1 전위를 인가하고, 상기 제2단에 상기 제1 전위보다 낮은 제2 전위를 인가함으로써, 상기 제2 게이트 전극부의 연장 방향으로 전류를 흘리고,
상기 제2 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
[부기 9]
부기 8에 기재된 반도체 장치에 있어서,
상기 제2 게이트 전극부로부터 상기 전하 축적부로의 상기 홀의 주입은, 상기 제2 게이트 전극부에, 제3 전위 이상의 소거 전위를 인가함으로써 행해지는, 반도체 장치.
[부기 10]
부기 7에 기재된 반도체 장치에 있어서,
상기 제2 절연막은, 하층막, 상기 전하 축적부인 중층막 및 상층막을 갖고,
상기 상층막은, 질소를 함유하는 막을 갖는, 반도체 장치.
[부기 11]
부기 10에 기재된 반도체 장치에 있어서,
상기 상층막은, 상기 중층막 위에 형성된 산질화실리콘막과, 상기 산질화실리콘막 위에 형성된 질화실리콘막과, 상기 질화실리콘막 위에 형성된 산화실리콘막을 갖는, 반도체 장치.
[부기 12]
부기 9에 기재된 반도체 장치에 있어서,
상기 제1 전위 및 상기 제2 전위의 인가는, 제1 기간에 행해지고,
상기 제3 전위 이상의 소거 전위의 인가는, 상기 제1 기간 후의 제2 기간에 행해지는, 반도체 장치.
[부기 13]
부기 9에 기재된 반도체 장치에 있어서,
상기 제1 전위 및 상기 제2 전위는, 상기 제3 전위 이상의 전위이며,
상기 제2 게이트 전극부의 연장 방향으로 전류를 흘리면서, 상기 제2 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
[부기 14]
부기 9에 기재된 반도체 장치에 있어서,
상기 제1 전위 및 상기 제2 전위의 인가는, 제1 기간에 행해지고,
상기 제1 기간 후의 제2 기간에 있어서, 상기 제2 게이트 전극부의 상기 제1단에 상기 제2 전위를 인가하고, 상기 제2 게이트 전극부의 상기 제2단에 상기 제1 전위를 인가함으로써, 상기 제1 기간의 경우와는 역방향으로 전류를 흘리는, 반도체 장치.
[부기 15]
반도체 기판에 설치된, 제1 메모리 셀 어레이 영역과, 제2 메모리 셀 어레이 영역과,
상기 제1 메모리 셀 어레이 영역의 한쪽 측에 배치된 제1 전압 공급 회로와,
상기 제1 메모리 셀 어레이 영역의 다른 쪽 측으로서, 상기 제1 메모리 셀 어레이 영역과 상기 제2 메모리 셀 어레이 영역의 사이에 배치된 제2 전압 공급 회로와,
상기 제1 메모리 셀 어레이 영역과 제1 전압 공급 회로의 사이에 배치된 제1 스위치 회로와,
상기 제1 메모리 셀 어레이 영역과 제2 전압 공급 회로의 사이에 배치된 제2 스위치 회로와,
상기 제1 메모리 셀 어레이 영역에 설치된 복수의 제1 게이트 전극부와,
상기 복수의 제1 게이트 전극부의 각각과 제1 절연막을 개재해서 배치된 복수의 제2 게이트 전극부와,
상기 복수의 제2 게이트 전극부의 각각과 상기 반도체 기판의 사이에 배치된 제2 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 제2 절연막
을 갖고,
상기 복수의 제1 게이트 전극부는, 각각, 제1단으로부터 제2단으로 제1 방향을 따라서 연장되고,
제1 스위치 회로는, 상기 복수의 제1 게이트 전극부의 각각의 상기 제1단과 상기 제1 전압 공급 영역의 사이에 설치된 복수의 제1 스위치 소자를 갖고,
제2 스위치 회로는, 상기 복수의 제1 게이트 전극부의 각각의 상기 제2단과 상기 제2 전압 공급 영역의 사이에 설치된 복수의 제2 스위치 소자를 갖는, 반도체 장치.
[부기 16]
부기 15에 기재된 반도체 장치에 있어서,
상기 제1 스위치 회로 및 상기 제2 스위치 회로를 유효화하고, 상기 복수의 제1 게이트 전극부 중 적어도 1개의 제1 게이트 전극부의 상기 제1단에 제1 전위를 인가하고, 상기 제2단에 상기 제1 전위보다 낮은 제2 전위를 인가함으로써, 상기 제1 게이트 전극부의 연장 방향으로 전류를 흘리고,
상기 제2 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
[부기 17]
부기 16에 기재된 반도체 장치에 있어서,
상기 제2 게이트 전극부로부터 상기 전하 축적부로의 상기 홀의 주입은, 상기 제2 게이트 전극부에, 제3 전위 이상의 소거 전위를 인가함으로써 행해지는, 반도체 장치.
[부기 18]
부기 15에 기재된 반도체 장치에 있어서,
상기 제2 절연막은, 하층막, 상기 전하 축적부인 중층막 및 상층막을 갖고,
상기 상층막은, 질소를 함유하는 막을 갖는, 반도체 장치.
[부기 19]
부기 18에 기재된 반도체 장치에 있어서,
상기 상층막은, 상기 중층막 위에 형성된 산질화실리콘막과, 상기 산질화실리콘막 위에 형성된 질화실리콘막과, 상기 질화실리콘막 위에 형성된 산화실리콘막을 갖는, 반도체 장치.
[부기 20]
부기 17에 기재된 반도체 장치에 있어서,
상기 제2 게이트 전극부의 제1단에 제4 전위를 인가하고, 상기 제2 게이트 전극부의 제2단에 상기 제4 전위보다 낮은 제5 전위를 인가함으로써, 상기 제2 게이트 전극부의 연장 방향으로 전류를 흘리고,
상기 제4 전위 및 상기 제5 전위는, 상기 제3 전위 이상의 전위인, 반도체 장치.
100: 반도체 기판
103: 소자 분리 영역
106: 하층 절연막
107: 중층 절연막
108: 상층 절연막
108a: 산질화실리콘막
108b: 질화실리콘막
108c: 산화실리콘막
109: 도전성막
111a: n-형 반도체 영역
111b: n+형 반도체 영역
113: 절연막
119a: n-형 반도체 영역
119b: n+형 반도체 영역
124: 산화실리콘막
125: 배선
1001: 제어 회로
1002: 입출력 회로
1003: 어드레스 버퍼
1004: 행 디코더
1005: 열 디코더
1006: 베리파이 감지 증폭기 회로
1007: 고속 리드 감지 증폭기 회로
1008: 기입 회로
1009: 메모리 셀 어레이
10010: 전원 회로
10011: 전류 트리밍 회로
A: 로직부
B: 메모리부
C: 반도체 장치
CCA: 영역
CG(CG1, CG2, CG3, CG4): 제어 게이트 전극부
h: 홀
i: 전류
MA(MA1-1, MA1-2, MA2-1, MA2-2): 메모리 셀 영역
MD: 드레인 영역
MG(MG1, MG2, MG3, MG4): 메모리 게이트 전극부
ML1, ML2, ML3, ML4: 배선
MMA: 영역
MS: 소스 영역
ONO: 절연막
PW: p형 웰
1S: 단부
2S: 단부
SIL: 금속 실리사이드막
SP: 폴리실리콘막
SW: 사이드 월막(측벽 절연막, 사이드 월, 사이드 월 스페이서)
SC1, SC2: 스위치 회로
SC11-1, SC21-1, SC11-2: 스위치 회로
SC12-1, SC22-1, SC12-2: 스위치 회로
SW1, SW2: 스위치 소자
SW11∼SW1n, SW21∼SW2n: 스위치 소자
SWC11∼SWC1n, SWC21∼SWC2n: 스위치 소자
VS, VS1-1, VS1-2, VS2-1, VS2-2: 전압 공급 회로
VSA, VSA1-1, VSA1-2, VSA2-1, VSA2-2: 전압 공급 회로 영역

Claims (20)

  1. 반도체 기판의 상방에 배치된 게이트 전극부와,
    상기 게이트 전극부와 상기 반도체 기판의 사이에 형성된 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 절연막
    을 갖는 메모리 셀을 갖고,
    상기 게이트 전극부의 제1단에 제1 전위를 인가하고, 상기 게이트 전극부의 제2단에 상기 제1 전위보다 낮은 제2 전위를 인가함으로써, 상기 게이트 전극부의 연장 방향으로 전류를 흘리고,
    상기 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 전극부로부터 상기 전하 축적부로의 상기 홀의 주입은, 상기 게이트 전극부에, 제3 전위 이상의 소거 전위를 인가함으로써 행해지는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 전위 및 상기 제2 전위의 인가는, 제1 기간에 행해지고,
    상기 제3 전위 이상의 소거 전위의 인가는, 상기 제1 기간 후의 제2 기간에 행해지는, 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 전위 및 상기 제2 전위는, 상기 제3 전위 이상의 전위이며,
    상기 게이트 전극부의 연장 방향으로 전류를 흘리면서, 상기 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 전위 및 상기 제2 전위의 인가는, 제1 기간에 행해지고,
    상기 제1 기간 후의 제2 기간에 있어서, 상기 게이트 전극부의 상기 제1단에 상기 제2 전위를 인가하고, 상기 게이트 전극부의 상기 제2단에 상기 제1 전위를 인가함으로써, 상기 제1 기간의 경우와는 역방향으로 전류를 흘리는, 반도체 장치.
  6. 반도체 기판과,
    상기 반도체 기판의 상방에 배치된 제1 게이트 전극부와,
    상기 반도체 기판의 상방에, 상기 제1 게이트 전극부와 인접하도록 배치된 제2 게이트 전극부와,
    상기 제1 게이트 전극부와 상기 반도체 기판의 사이에 형성된 제1 절연막과,
    상기 제2 게이트 전극부와 상기 반도체 기판의 사이 및 상기 제1 게이트 전극부와 상기 제2 게이트 전극부의 사이에 형성된 제2 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 제2 절연막
    을 갖는 메모리 셀을 갖고,
    상기 제2 게이트 전극부의 제1단에 제1 전위를 인가하고, 상기 제2 게이트 전극부의 제2단에 상기 제1 전위보다 낮은 제2 전위를 인가함으로써, 상기 제2 게이트 전극부의 연장 방향으로 전류를 흘리고,
    상기 제2 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 게이트 전극부로부터 상기 전하 축적부로의 상기 홀의 주입은, 상기 제2 게이트 전극부에, 제3 전위 이상의 소거 전위를 인가함으로써 행해지는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 절연막은, 하층막, 상기 전하 축적부인 중층막 및 상층막을 갖고,
    상기 상층막은, 질소를 함유하는 막을 갖는, 반도체 장치.
  9. 제8항에 있어서,
    상기 상층막은, 상기 중층막 위에 형성된 산질화실리콘막과, 상기 산질화실리콘막 위에 형성된 질화실리콘막과, 상기 질화실리콘막 위에 형성된 산화실리콘막을 갖는, 반도체 장치.
  10. 제7항에 있어서,
    상기 제1 전위 및 상기 제2 전위의 인가는, 제1 기간에 행해지고,
    상기 제3 전위 이상의 소거 전위의 인가는, 상기 제1 기간 후의 제2 기간에 행해지는, 반도체 장치.
  11. 제7항에 있어서,
    상기 제1 전위 및 상기 제2 전위는, 상기 제3 전위 이상의 전위이며,
    상기 제2 게이트 전극부의 연장 방향으로 전류를 흘리면서, 상기 제2 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 전위 및 상기 제2 전위의 인가는, 제1 기간에 행해지고,
    상기 제1 기간 후의 제2 기간에 있어서, 상기 제2 게이트 전극부의 상기 제1단에 상기 제2 전위를 인가하고, 상기 제2 게이트 전극부의 상기 제2단에 상기 제1 전위를 인가함으로써, 상기 제1 기간의 경우와는 역방향으로 전류를 흘리는, 반도체 장치.
  13. 반도체 기판과,
    상기 반도체 기판의 상방에 배치된 제1 게이트 전극부와,
    상기 반도체 기판의 상방에, 상기 제1 게이트 전극부와 인접하도록 배치된 제2 게이트 전극부와,
    상기 제1 게이트 전극부와 상기 반도체 기판의 사이에 형성된 제1 절연막과,
    상기 제2 게이트 전극부와 상기 반도체 기판의 사이 및 상기 제1 게이트 전극부와 상기 제2 게이트 전극부의 사이에 형성된 제2 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 제2 절연막
    을 갖는 메모리 셀을 갖고,
    상기 제1 게이트 전극부의 제1단에 제1 전위를 인가하고, 상기 제1 게이트 전극부의 제2단에 상기 제1 전위보다 낮은 제2 전위를 인가함으로써, 상기 제1 게이트 전극부의 연장 방향으로 전류를 흘리고,
    상기 제2 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 게이트 전극부로부터 상기 전하 축적부로의 상기 홀의 주입은, 상기 제2 게이트 전극부에, 제3 전위 이상의 소거 전위를 인가함으로써 행해지는, 반도체 장치.
  15. 제14항에 있어서,
    상기 제2 절연막은, 하층막, 상기 전하 축적부인 중층막 및 상층막을 갖고,
    상기 상층막은, 질소를 함유하는 막을 갖는, 반도체 장치.
  16. 제15항에 있어서,
    상기 상층막은, 상기 중층막 위에 형성된 산질화실리콘막과, 상기 산질화실리콘막 위에 형성된 질화실리콘막과, 상기 질화실리콘막 위에 형성된 산화실리콘막을 갖는, 반도체 장치.
  17. 제14항에 있어서,
    상기 제2 게이트 전극부의 상기 제1단에 제4 전위를 인가하고, 상기 제2 게이트 전극부의 상기 제2단에 상기 제4 전위보다 낮은 제5 전위를 인가함으로써, 상기 제2 게이트 전극부의 연장 방향으로 전류를 흘리고,
    상기 제4 전위 및 상기 제5 전위는, 상기 제3 전위 이상의 전위인, 반도체 장치.
  18. 반도체 기판의 상방에 배치된 게이트 전극부와,
    상기 게이트 전극부와 상기 반도체 기판의 사이에 형성된 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 절연막
    을 갖는 메모리 셀을 복수 갖고,
    상기 복수의 메모리 셀 중, 제1 메모리 셀의 상기 게이트 전극부와 제2 메모리 셀의 상기 게이트 전극부는 인접하게 설치되고,
    상기 제1 메모리 셀의 상기 게이트 전극부의 제1단에 제1 전위를 인가하고, 제2단에 상기 제1 전위보다 낮은 제2 전위를 인가함으로써, 상기 제1 메모리 셀의 상기 게이트 전극부의 연장 방향으로 전류를 흘리고,
    상기 제2 메모리 셀의 상기 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치.
  19. 제18항에 있어서,
    상기 제2 메모리 셀의 상기 게이트 전극부로부터 상기 전하 축적부로의 상기 홀의 주입은, 상기 제2 메모리 셀의 상기 게이트 전극부에, 제3 전위 이상의 소거 전위를 인가함으로써 행해지는, 반도체 장치.
  20. 반도체 기판의 상방에 배치된 게이트 전극부와,
    상기 게이트 전극부와 상기 반도체 기판의 사이에 형성된 절연막으로서, 그 내부에 전하 축적부를 갖는 상기 절연막
    을 갖는 메모리 셀을 갖는 반도체 장치의 구동 방법으로서,
    (a) 상기 게이트 전극부의 제1단에 제1 전위를 인가하고, 상기 게이트 전극부의 제2단에 상기 제1 전위보다 낮은 제2 전위를 인가함으로써, 상기 게이트 전극부의 연장 방향으로 전류를 흘리고,
    (b) 상기 게이트 전극부로부터 상기 전하 축적부로 홀을 주입함으로써, 상기 전하 축적부에 축적된 전자를 소거하는, 반도체 장치의 구동 방법.
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