TW201709427A - 半導體裝置及半導體裝置之驅動方法 - Google Patents

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Daisuke Okada
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Abstract

本發明之目的在於使具有非揮發性記憶體的半導體裝置的特性提高。為了達成上述目的，在藉由對非揮發性記憶體的記憶體閘極電極部MG的端部1S施加第1電位1V，並對記憶體閘極電極部MG的端部2S施加比第1電位1V更低的第2電位0V，以使電流i在記憶體閘極電極部MG的延伸方向上流動之後（St1），藉由將電洞h從記憶體閘極電極部MG注入到其下方的電荷累積部，以將電荷累積部所累積的電子消除（St2）。像這樣，藉由使電流流過記憶體單元區域MA的記憶體閘極電極部MG，便可產生焦耳熱，而將記憶體單元加熱。因此，當利用在低溫之下消除特性會劣化的FN穿隧方式實行消除時，藉由將記憶體閘極電極部MG加熱，便可使消除速度提高。

Description

半導體裝置及半導體裝置之驅動方法
本發明，係關於一種半導體裝置以及半導體裝置的驅動方法， 其可適當應用於例如具有非揮發性記憶體單元的半導體裝置。
作為非揮發性記憶體的1種，有時會採用由使用了MONOS（Metal-Oxide-Nitride-Oxide-Semiconductor，金屬-氧化物-氮化物-氧化物-半導體）膜的分裂閘極型單元所構成的記憶體單元。此時，記憶體單元，係由具有控制閘極電極的控制電晶體以及具有記憶體閘極電極的記憶體電晶體這2種MISFET所構成。
例如，專利文獻1（日本特開2005－277032號公報）揭示了一種非揮發性半導體記憶體裝置的電荷注入方法。具體而言，揭示了一種電荷注入方法，其具有：消除步驟，其在半導體基板與源極、汲極區域的其中一方激發出與第1電荷極性相反的第2電荷，並將第2電荷注入電荷累積層，以實行資料的消除；以及加熱步驟，其使電流流過電荷累積層附近的導電層而將電荷累積層加熱，以實行該電荷累積層所累積之電荷的再配置。
另外，專利文獻2（日本特開2013－93546號公報），揭示了一種非揮發性記憶體，其具有：形成在控制閘極電極與半導體基板之間的絶緣膜；以及形成在記憶體閘極電極與半導體基板之間還有控制閘極電極與記憶體閘極電極之間且在其內部具有電荷累積部的絶緣膜。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2005－277032號公報 [專利文獻2] 日本特開2013－93546號公報
本發明人，從事如上所述的具有非揮發性記憶體單元的半導體裝置的研究開發，並檢討從記憶體閘極（MG）注入電洞以消除累積電荷的FN（Fowler－Nordheim，富爾－諾罕）消除方式。在該情況下，確認出注入電洞傳導機構 [ PF（Poole－Frenkel，普爾－夫倫克爾）傳導 ] 具有溫度特性，在低溫下消除特性會劣化。
因此，吾人期望開發出一種具有即使在低溫時消除特性仍良好的非揮發性記憶體單元的半導體裝置。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
若簡單說明本案所揭示的實施態樣之中的代表性實施態樣的概要內容，則如以下所述。
本案所揭示之一實施態樣所示的半導體裝置，藉由對閘極電極部的第1端施加第1電位，並對閘極電極部的第2端施加比第1電位更低的第2電位，以使電流在閘極電極部的延伸方向上流動，同時（或者）在流動之後，藉由將電洞從閘極電極部注入到其下方的電荷累積部，以將電荷累積部所累積的電子消除。
本案所揭示之一實施態樣所示的半導體裝置的驅動方法，具有：（a）藉由對閘極電極部的第1端施加第1電位，並對閘極電極部的第2端施加比第1電位更低的第2電位，以使電流在閘極電極部的延伸方向上流動的步驟；以及（b）藉由將電洞從閘極電極部注入到電荷累積部，以將電荷累積部所累積的電子消除的步驟。另外，亦可同時實行（a）的步驟與（b）的步驟。 [發明的功效]
若根據本案所揭示之代表性實施態樣所示的半導體裝置，便可使半導體裝置的特性提高。
若根據本案所揭示之代表性實施態樣所示的半導體裝置的驅動方法，便可使半導體裝置的驅動特性提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、應用實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數目等（包含個數、數値、數量、範圍等）也是同樣。
以下，係根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同或相關的符號，其重複説明省略。另外，當存在複數個類似的構件（部位）時，有時會對統稱的符號追加記號以表示個別或特定的部位。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了使圖式更容易檢視，有時也會附上影線。
另外，在剖面圖以及俯視圖中，各部位的大小並未與實際的裝置對應，為了使圖式更容易檢視，有時會將特定的部位顯示成相對較大。另外，在剖面圖與俯視圖互相對應的情況下也是，為了使圖式更容易檢視，有時會將特定的部位顯示成相對較大。
（實施態樣1） 以下，一邊參照圖式一邊針對本實施態樣的半導體裝置的構造進行説明。本實施態樣的半導體裝置，具有形成於記憶體單元區域MA的記憶體單元（記憶體電晶體、控制電晶體）。在此所謂的電晶體，亦稱為MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）。
（記憶體單元的構造説明） 圖1～圖3，係表示本實施態樣的半導體裝置的剖面圖。圖4，係表示本實施態樣的半導體裝置的記憶體陣列的俯視圖。例如，圖1對應圖4的A－A剖面，圖2對應圖4的B－B剖面、C－C剖面，圖3對應圖4的D－D剖面。圖5，係表示本實施態樣的半導體裝置的記憶體陣列的電路圖。圖6，係表示本實施態樣的半導體裝置的構造例的方塊圖。
如圖1～圖3所示的，記憶體單元（記憶體元件），係由具有控制閘極電極部CG的控制電晶體，與具有記憶體閘極電極部MG的記憶體電晶體所構成。
具體而言，記憶體單元，具有配置在半導體基板100（p型井PW）的上方的控制閘極電極部CG，以及配置在半導體基板100（p型井PW）的上方，並與控制閘極電極部CG相鄰的記憶體閘極電極部MG。例如，控制閘極電極部CG以及記憶體閘極電極部MG，各自係由矽膜所構成。另外，在該矽膜的上部，形成了金屬矽化物膜SIL。
記憶體單元，更具有配置在控制閘極電極部CG與半導體基板100（p型井PW）之間的絶緣膜113。絶緣膜113，例如，係由氧化矽膜所構成。
記憶體單元，更具有配置在記憶體閘極電極部MG與半導體基板100（p型井PW）之間的絶緣膜ONO（106、107、108）。絶緣膜ONO，例如，係由下層絶緣膜106、其上的中層絶緣膜107，以及再其上的上層絶緣膜108所構成。中層絶緣膜107，成為電荷累積部。下層絶緣膜106，例如，係由氧化矽膜所構成。中層絶緣膜107，例如，係由氮化矽膜所構成。上層絶緣膜108，例如，係由形成在中層絶緣膜107上的氮氧化矽膜（108a）、形成在該氮氧化矽膜（108a）上的氮化矽膜（108b），以及形成在該氮化矽膜（108b）上的氧化矽膜（108c）的堆疊膜所構成（參照圖36）。另外，亦可將上層絶緣膜108設為單層膜（例如氮氧化矽膜等）。然而，藉由採用上述堆疊膜作為上層絶緣膜108，便可降低對記憶體閘極電極部MG的電洞注入的障蔽性，並可在後述的消除動作時，更有效率地注入電洞。另外，亦可將下層絶緣膜106設為堆疊膜（例如氧化矽膜／氮化矽膜／氧化矽膜）。
絶緣膜ONO（106、107、108），配置在記憶體閘極電極部MG與半導體基板100（p型井PW）之間以及控制閘極電極部CG與記憶體閘極電極部MG之間。
另外，記憶體單元，更具有形成在半導體基板100的p型井PW中的汲極區域MD以及源極區域MS。另外，於記憶體閘極電極部MG以及控制閘極電極部CG的合成圖案的側壁部，形成了由絶緣膜所構成的側壁絶緣膜（側壁、側壁間隔件）SW。
汲極區域MD，係由n＋ 型半導體區域119b與n－ 型半導體區域119a所構成。n－ 型半導體區域119a，對控制閘極電極部CG的側壁以自我對準的方式形成。另外，n＋ 型半導體區域119b，對控制閘極電極部CG側的側壁絶緣膜SW的側面以自我對準的方式形成，比n－ 型半導體區域119a接合深度更深且雜質濃度更高。
源極區域MS，係由n＋ 型半導體區域111b與n－ 型半導體區域111a所構成。n－ 型半導體區域111a，對記憶體閘極電極部MG的側壁以自我對準的方式形成。另外，n＋ 型半導體區域111b，對記憶體閘極電極部MG側的側壁絶緣膜SW的側面以自我對準的方式形成，比n－ 型半導體區域111a接合深度更深且雜質濃度更高。
該等由低濃度半導體區域以及高濃度半導體區域所構成的源極區域（或汲極區域），稱為LDD（Lightly doped Drain，輕摻雜汲極）構造。
另外，在本說明書中，將汲極區域MD以及源極區域MS動作時定義為基準。統一將在後述讀取動作時施加低電壓的半導體區域稱為源極區域MS，並將在讀取動作時施加高電壓的半導體區域稱為汲極區域MD。
另外，在汲極區域MD（n＋ 型半導體區域119b）、源極區域MS（n＋ 型半導體區域111b）的上部，形成了金屬矽化物膜SIL。
另外，在記憶體單元上，形成了氧化矽膜124作為層間絶緣膜。在該氧化矽膜124上，形成了配線125等。
在此，圖1所示的2個記憶體單元，配置成夾著源極區域MS大致對稱。另外，如後所述的，於記憶體單元區域MA，更配置了複數個記憶體單元。例如，在圖1所示之記憶體單元區域MA的左側的記憶體單元的更左側配置了共有汲極區域MD的記憶體單元（圖中未顯示）。
將夾著該汲極區域MD配置的控制閘極電極部CG之間的區域設為區域CCA。另外，將夾著源極區域MS配置的記憶體閘極電極部MG之間的區域設為區域MMA。在圖1中，在區域MMA的兩側配置了區域CCA。該區域MMA，亦包含沿著記憶體閘極電極部MG的側壁配置的絶緣膜ONO（106、107、108）的形成區域。
如上所述的，以共有的源極區域MS以及共有的汲極區域MD交替配置的方式，在圖1中的左右方向（閘極長度方向）上配置了複數個記憶體單元，構成記憶體單元群（行）。另外，在與圖1的紙面垂直的方向（閘極寬度方向）上，亦配置了複數個記憶體單元，構成記憶體單元群（列）。像這樣，複數個記憶體單元形成陣列狀。以下，一邊參照圖4～圖6，一邊針對記憶體陣列進行説明。
（記憶體陣列） 如圖4所示的，記憶體單元的控制閘極電極部CG（CG1、CG2、CG3、CG4）與記憶體閘極電極部MG（MG1、MG2、MG3、MG4），在Y方向（與A－A剖面部位交叉的方向，圖4的紙面的縱方向）上延伸。
另外，活性區域（影線部），設置成在X方向上延伸的複數條線狀，在X方向上延伸的各線，被在Y方向上延伸的連接部所連接。該活性區域，被元件分離區域103所劃分，為p型井PW的露出區域（參照圖2、圖3）。
相對於上述連接部對稱地配置了控制閘極電極部CG以及記憶體閘極電極部MG。在控制閘極電極部CG（CG1、CG2、CG3、CG4）側的活性區域上，設置了接觸部。以連接在X方向上並排配置的接觸部的方式，在X方向上配置了配線（ML1、ML2、ML3、ML4）。在上述連接部與連接部之間，設置了源極區域MS。因此，該區域（連接部與連接部之間），成為後述的源極線（Source1、Source2，參照圖5）。另外，在上述接觸部之下設置了汲極區域MD。因此，配線（ML1、ML2、ML3、ML4），成為後述的汲極線（Drain1、Drain2、Drain3、Drain4，參照圖5）。
如圖5所示的，記憶體單元（記憶體電晶體、控制電晶體），在源極線（Source1、Source2）與汲極線（Drain1、Drain2、Drain3、Drain4）的交點配置成陣列狀。
如圖6所示的，記憶體單元陣列1009，設置在記憶體部B之中。例如，該記憶體部B與邏輯部A，構成本實施態樣的半導體裝置C。
記憶體部B，例如，係由控制電路1001、輸入輸出電路1002、位址緩衝器1003、行解碼器1004、列解碼器1005、驗證感測放大器電路1006、高速讀取感測放大器電路1007、寫入電路1008、記憶體單元陣列1009，以及電源電路10010等所構成。控制電路1001，暫時地儲存、控制從邏輯部A輸入的控制用信號。另外，控制電路1001實行記憶體單元陣列1009內的記憶體單元的控制閘極電極部CG以及記憶體閘極電極部MG的電位的控制。於輸入輸出電路1002，從記憶體單元陣列1009讀取或是寫入記憶體單元陣列1009的寫入資料或程式資料等的各種資料輸入或輸出。位址緩衝器1003，暫時地儲存從邏輯部A輸入的位址。於位址緩衝器1003，分別連接了行解碼器1004以及列解碼器1005。行解碼器1004，根據從位址緩衝器1003輸出的行位址實行解碼，列解碼器1005，根據從位址緩衝器1003輸出的列位址實行解碼。驗證感測放大器電路1006，係消除／寫入驗證用的感測放大器，高速讀取感測放大器電路1007，係資料讀取時所使用的讀取用感測放大器。寫入電路1008，將經由輸入輸出電路1002輸入的寫入資料栓鎖，而實行資料寫入的控制。電源電路10010，係由產生資料寫入、消除或驗證時等所使用之各種電壓的電壓產生電路，以及產生任意電壓値並供給到寫入電路的電流調整電路10011等所構成。
另外，圖4～圖6所示之構造僅為一例，本實施態樣的半導體裝置的構造，並非僅限於該等構造。
圖7，係表示本實施態樣的半導體裝置的記憶體陣列的構造的方塊圖。圖8，係表示本實施態樣的半導體裝置的記憶體陣列的一部分的構造的方塊圖。如圖7以及圖8所示的，記憶體單元陣列（1009），具有複數個記憶體單元區域MA。若以另一種說法，亦可謂係將記憶體單元陣列（1009），分割成複數個記憶體單元區域（副區塊區域）MA。在圖7中，係顯示出4個記憶體單元區域MA（MA1－1、MA1－2、MA2－1、MA2－2）。各記憶體單元區域MA，例如，係由m個×n個的記憶體單元所構成。另外，符號“MA”之後的記號，係表示個別的記憶體單元區域。針對其他的符號，例如，VSA、VS、SW1、SW2等也是同樣。
在該記憶體單元區域MA的兩側，設置了電壓供給電路區域VSA。若以另一種觀察方式，則係在記憶體單元區域MA之間，設置了電壓供給電路區域VSA。
於該電壓供給電路區域VSA，設置了電壓供給電路VS以及開關電路SC1、SC2。該電壓供給電路VS，係對記憶體單元供給既定電壓的電路。於開關電路SC1，設置了複數個開關元件（SW11～SW1n）。另外，於開關電路SC2，設置了複數個開關元件（SW21～SW2n）（圖8）。開關元件，例如，係由MISFET所構成。另外，作為開關元件，亦可使用複數個元件的組合（電路）。
在圖7中，係顯示出4個電壓供給電路區域VSA（VSA1－1、VSA1－2、VSA2－1、VSA2－2）。
另外，在記憶體單元區域MA的一側（在圖7中為左側），設置了開關電路SC1。若以另一種說法，則係在記憶體單元區域MA與電壓供給電路VS之間，設置了開關電路SC1。例如，在記憶體單元區域MA1－1與電壓供給電路VS1－1之間，設置了開關電路SC11－1。於開關電路SC11－1，設置了複數個開關元件SW11～SW1n。具體而言，開關元件SW11～SW1n，分別設置在記憶體單元區域MA1－1的各記憶體閘極電極部MG1、MG2…MGn與電壓供給電路VS1－1之間（圖8）。藉由令該開關元件SW11～SW1n選擇性地導通，便可對記憶體閘極電極部MG1、MG2…MGn之中的被選擇的記憶體閘極電極部供給電壓。當然，亦可令開關元件SW11～SW1n全部導通，而對記憶體單元區域MA中的記憶體閘極電極部MG1、MG2…MGn的全部供給電壓。開關元件SW11～SW1n的導通、切斷，被位址緩衝器1003、行解碼器1004或列解碼器1005等所控制。
在記憶體單元區域MA的另一側（在圖7中為右側），設置了開關電路SC2。若以另一種說法，則係在記憶體單元區域MA與相鄰的電壓供給電路VS之間，設置了開關電路SC2。例如，在記憶體單元區域MA1－1與電壓供給電路VS1－2之間，設置了開關電路SC21－1。於開關電路SC21－1，設置了複數個開關元件SW21～SW2n。具體而言，開關元件SW21～SW2n，分別設置在記憶體單元區域MA1－1的各記憶體閘極電極部MG1、MG2…MGn與相鄰的電壓供給電路VS1－2之間（圖8）。藉由令該開關元件SW21～SW2n選擇性地導通，便可對記憶體閘極電極部MG1、MG2…MGn之中的被選擇的記憶體閘極電極部供給電壓。當然，亦可令開關元件SW21～SW2n全部導通，而對記憶體單元區域MA中的記憶體閘極電極部MG1、MG2…MGn的全部供給電壓。開關元件SW21～SW2n的導通、切斷，被位址緩衝器1003、行解碼器1004或列解碼器1005等所控制。
像這樣，在記憶體單元區域MA的兩側，分別設置了開關電路SC1、SC2。然後，記憶體單元區域MA的記憶體閘極電極部MG1、MG2…MGn的一側（在圖7、圖8中為左側）的端部（1S），分別與開關元件SW11～SW1n連接。另外，記憶體單元區域MA的記憶體閘極電極部MG1、MG2…MGn的另一側（在圖7、圖8中為右側）的端部（2S），分別與開關元件SW21～SW2n連接。
若以另一種說法，則係記憶體單元區域MA的記憶體閘極電極部MG1、MG2…MGn，透過其中一方的端部（1S）的開關元件SW11～SW1n與一電壓供給電路VS1－1連接，記憶體單元區域MA的記憶體閘極電極部MG1、MG2…MGn，透過另一方的端部（2S）的開關元件SW21～SW2n與另一電壓供給電路VS1－2連接（圖8）。
像這樣，藉由在記憶體閘極電極部MG1、MG2…MGn的兩側設置電壓供給電路VS，並透過開關元件（SW11～SW1n、SW21～SW2n）連接，便可對線狀的記憶體閘極電極部MG的兩端部（1S、2S）施加相異的電位，進而使電流流過記憶體閘極電極部MG。換言之，可對記憶體閘極電極部MG設置電位梯度，進而使電流流過記憶體閘極電極部MG。藉此，便可將記憶體閘極電極部MG加熱。
（動作） 接著，針對記憶體單元的基本動作（驅動方法）的一例進行説明。關於記憶體單元的動作，茲針對（1）讀取動作、（2）寫入動作、（3）消除動作這3個動作進行説明。然而，該等動作存在各種定義，特別是就消除動作與寫入動作而言，有時會定義為相反的動作。圖9，係以示意方式表示本實施態樣的讀取動作的剖面圖。圖10，係以示意方式表示本實施態樣的寫入動作的剖面圖。
（1） 讀取動作。 茲針對讀取記憶體單元區域MA（例如MA1－1）之中的1個單元（選擇單元）的記憶資訊（資料）的情況進行説明。
在讀取記憶體單元區域MA（例如MA1－1）的選擇單元的記憶資訊時，令開關電路SC11－1有效化（enable），並令開關電路SC21－1無效化（disenable，參照圖7、圖8）。在此，所謂開關電路SC11－1的有效化，係指可令開關元件SW11～SW1n之中的全部或一部分導通的狀態。若以另一種說法，則係指可令開關元件SW11～SW1n選擇性地導通的狀態。所謂令開關電路SC21－1無效化，係指無法令開關元件SW21～SW2n之中的任一個導通的狀態。若以另一種說法，則係指令開關元件SW21～SW2n全部切斷的狀態。
然後，如圖9的右圖所示的，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2切斷（off）。換言之，僅從記憶體單元區域MA1－1的一側（在圖7、圖8、圖9中為左側）的電壓供給電路VS1－1對選擇單元的記憶體閘極電極部MG供給電位，從記憶體單元區域MA1－1的另一側（在圖7、圖8、圖9中為右側）的電壓供給電路VS1－2，並未對選擇單元的記憶體閘極電極部MG供給電位。
然後，例如，如圖9的左圖所示的，對選擇單元的控制閘極電極部CG側的汲極區域MD施加1.35V左右的正電位，並對記憶體閘極電極部MG側的源極區域MS以及半導體基板（100，p型井PW）施加0V。然後，藉由對控制閘極電極部CG施加1.35V左右的正電位，使控制閘極電極部CG之下的通道成為導通狀態。然後，藉由將記憶體閘極電極部MG設為既定的電位（亦即，寫入狀態的閾値與消除狀態的閾値的中間電位），便可將所保持之電荷資訊當作電流讀取。在此，藉由以寫入狀態的閾値與消除狀態的閾値的中間電位成為0V的方式進行設定，便無須將施加於記憶體閘極電極部MG的電壓在電源電路內升壓，而可使讀取高速化。
（2）寫入動作。 茲針對將記憶資訊（資料）寫入記憶體單元區域MA（例如MA1－1）之中的1個單元（選擇單元）的情況進行説明。
在對記憶體單元區域MA（例如MA1－1）之中的選擇單元寫入記憶資訊（資料）時，令開關電路SC11－1有效化（enable），並令開關電路SC21－1無效化（disenable，參照圖7、圖8）。
然後，如圖10的右圖所示的，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2切斷（off）。換言之，僅從記憶體單元區域MA1－1的一側（在圖7、圖8、圖10中為左側）的電壓供給電路VS1－1對選擇單元的記憶體閘極電極部MG供給電位，從記憶體單元區域MA1－1的另一側（在圖7、圖8、圖10中為右側）的電壓供給電路VS1－2，並未對選擇單元的記憶體閘極電極部MG供給電位。
然後，例如，如圖10的左圖所示的，對記憶體閘極電極部MG施加9.5V的電壓，對控制閘極電極部CG施加0.9V的電壓，對記憶體閘極電極部MG側的源極區域MS施加5.7V，對控制閘極電極部CG側的汲極區域MD施加比源極區域更低的電位，例如0.3V。半導體基板（100，p型井PW）為0V。藉此對記憶體閘極電極部MG的控制閘極電極部CG側的端部集中地實行電子的注入。該注入方式，稱為SSI（Source Side Hot Electron，源極側熱電子）注入方式。
圖11，係表示從寫入開始到寫入結束的流程的圖式。另外，在表示流程的圖式中，“St”表示步驟（製程、期間）。如圖11所示的，藉由施加SSI脈衝（St1）而將電子注入到電荷累積部（107）中以實行寫入，之後，利用驗證動作（St2）驗證記憶體單元是否到達所期望的閾値。當並未到達所期望的閾値時，再度施加SSI脈衝。像這樣，重複實行驗證與SSI脈衝的施加，直到到達所期望的閾値為止。當到達所期望的閾値時，寫入便結束。圖11中的N，係表示脈衝數（PULSE NUMBER）。
另外，在第1次（N＝1）的寫入並實行驗證之後，再度實行寫入時（N＞1）的寫入條件並不一定要與第1次的寫入條件相同。茲將寫入脈衝的第1例顯示於圖12。如圖12所示的，在第1次的寫入（N＝1）中，係將記憶體閘極電極部MG設為9.5V，將控制閘極電極部CG設為0.9V，將源極區域MS設為5.7V，將汲極區域MD設為0.3V，並將p型井PW（Well）設為0V。另外，在第2次以後的寫入（N＞1）中，係將記憶體閘極電極部MG設為11V，將控制閘極電極部CG設為0.9V，將源極區域MS設為4.9V，將汲極區域MD設為0.3V，並將p型井PW（Well）設為0V。
茲將寫入脈衝的第2例顯示於圖13。如圖13所示的，亦可對p型井PW（Well）施加負電位。如圖13所示的，在第1次的寫入（N＝1）中，係將記憶體閘極電極部MG設為9.5V，將控制閘極電極部CG設為1.5V，將源極區域MS設為5.7V，將汲極區域MD設為0.3V，並將p型井PW（Well）設為－1V。另外，在第2次以後的寫入（N＞1）中，係將記憶體閘極電極部MG設為11V，將控制閘極電極部CG設為1.5V，將源極區域MS設為4.9V，將汲極區域MD設為0.3V，並將p型井PW（Well）設為－1V。在此情況下，由於可擴大源極區域MS與p型井PW（Well）之間的電位差，或記憶體閘極電極部MG與p型井PW（Well）之間的電位差，故可達到使寫入速度高速化之目的。
（3）消除動作。 茲針對將記憶體單元區域MA（例如MA1－1）之中的1條記憶體閘極電極部MG所連接之複數個單元（選擇單元）的記憶資訊（資料）消除的情況進行説明。1條記憶體閘極電極部MG所連接的複數個單元，係指例如，在圖4中，在Y方向上並排的複數個記憶體單元群（記憶體單元列），或者，係指圖5所示之1條記憶體閘極電極部（MG1等的記憶體閘極線）所連接的複數個單元。
在本實施態樣的消除動作中，包含使電流流過記憶體閘極電極部MG，而將記憶體閘極電極部MG加熱的動作（步驟）。亦即，如前所述的，藉由利用記憶體單元區域MA的兩側的電壓供給電路VS，對線狀的記憶體閘極電極部MG的兩端部（1S、2S）施加相異的電位，而將記憶體閘極電極部MG加熱。
圖14，係表示本實施態樣的從開始消除到結束消除的流程的圖式。圖15，係以示意方式表示本實施態樣的消除動作的剖面圖。
如圖14所示的，對記憶體閘極電極部MG施加加熱脈衝（St1）。亦即，令開關電路SC11－1有效化（enable），並令開關電路SC21－1有效化（enable，參照圖7、圖8）。然後，藉由對記憶體閘極電極部MG施加消除脈衝（St2）而將電洞注入到電荷累積部（107）中以實行消除，之後，利用驗證動作（St3）驗證記憶體單元是否到達所期望的閾値。
例如，如圖15（St1）的右圖以及左圖所示的，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2導通（on）。換言之，從記憶體單元區域MA1－1的一側（圖中左側）的電壓供給電路VS1－1對選擇單元的記憶體閘極電極部MG的端部1S供給電位，並從記憶體單元區域MA1－1的另一側（圖中右側）的電壓供給電路VS1－2，對選擇單元的記憶體閘極電極部MG的端部2S供給電位。具體而言，對記憶體單元區域MA的記憶體閘極電極部MG的端部1S施加第1電位（例如1V）的電壓，對記憶體閘極電極部MG的端部2S施加比第1電位更低的第2電位（例如0V）的電壓。如是，便可使電流i流過記憶體單元區域MA的被選擇的記憶體閘極電極部MG，進而產生焦耳熱。藉此，便可將記憶體單元區域MA的選擇單元加熱。
接著，如圖15（St2）的右圖所示的，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2切斷（off）。換言之，僅從記憶體單元區域MA1－1的一側（圖中左側）的電壓供給電路VS1－1對選擇單元的記憶體閘極電極部MG供給電位，從記憶體單元區域MA1－1的另一側（圖中右側）的電壓供給電路VS1－2，並未對選擇單元的記憶體閘極電極部MG供給電位。
然後，例如，如圖15（St2）的左圖所示的，對記憶體閘極電極部MG施加13V的電壓，對控制閘極電極部CG施加0V的電壓，對記憶體閘極電極部MG側的源極區域MS施加0V，對控制閘極電極部CG側的汲極區域MD施加0V。藉此，利用FN穿隧現象將電洞h從記憶體閘極電極部MG側注入到氮化矽膜107（電荷累積部）以實行消除（FN穿隧方式）。其中，控制閘極電極部CG側的汲極區域MD亦可在電性上為Open狀態。另外，亦可對控制閘極電極部CG施加1V左右的電位。像這樣，藉由將電洞h從記憶體閘極電極部MG注入到氮化矽膜107（電荷累積部），便可對記憶體閘極電極部MG所連接的複數個單元（選擇單元）一併實行消除。
之後，如圖14所示的，利用驗證動作（St3）驗證記憶體單元是否到達所期望的閾値。當並未到達所期望的閾値時，再度實行加熱脈衝的施加（St1）以及消除脈衝的施加（St2）。像這樣，直到到達所期望的閾値為止，重複實行加熱脈衝的施加（St1）、消除脈衝的施加（St2）以及驗證（St3）。當到達所期望的閾値時，消除便結束。
另外，在第1次（N＝1）的消除並實行驗證之後，再度實行消除時（N＞1）的消除條件並不一定要與第1次的消除條件相同。茲將消除脈衝的第1例顯示於圖16。如圖16所示的，在第1次的消除（N＝1）中，係將記憶體閘極電極部MG設為13V，將控制閘極電極部CG設為0V，將源極區域MS設為0V，將汲極區域MD設為0V，並將p型井PW（Well）設為0V。另外，在第2次以後的消除（N＞1）中，係將記憶體閘極電極部MG設為14V，將控制閘極電極部CG設為0V，將源極區域MS設為0V，將汲極區域MD設為0V，並將p型井PW（Well）設為0V。
茲將消除脈衝的第2例顯示於圖17。如圖17所示的，亦可對p型井PW（Well）施加負電位。如圖17所示的，在第1次的消除（N＝1）中，係將記憶體閘極電極部MG設為11V，將控制閘極電極部CG設為0V，將源極區域MS設為－1V，將汲極區域MD設為－1V，並將p型井PW（Well）設為－1V。另外，在第2次以後的消除（N＞1）中，係將記憶體閘極電極部MG設為13V，將控制閘極電極部CG設為0V，將源極區域MS設為－1V，將汲極區域MD設為－1V，並將p型井PW（Well）設為－1V。在此情況下，相對於記憶體閘極電極部MG與控制閘極電極部CG之間的電位差，記憶體閘極電極部MG與p型井PW（Well）之間的電位差變大。因此，電洞便更容易注入到記憶體閘極電極部MG之下的電荷累積部（107）中，故可有效率地將電荷累積部（107）中的電子消除。
另外，在本實施態樣中，係實行1條記憶體閘極電極部MG的個別的消除，當然，亦可藉由選擇記憶體單元區域MA的全部的記憶體閘極電極部MG，而對記憶體單元區域MA的記憶體單元一併實行消除。另外，亦可對複數個記憶體單元區域MA一併實行消除。
像這樣，在本實施態樣中，在消除動作時，由於設置對記憶體閘極電極部MG施加加熱脈衝的步驟（St1），而將記憶體閘極電極部MG加熱，故可提高消除速度。亦即，藉由施加加熱脈衝而將記憶體單元加熱，從記憶體閘極電極部MG注入之電洞的傳導便受到加速。藉此，便可使消除速度提高。
在本實施態樣的記憶體單元的構造中，藉由將記憶體閘極電極部MG加熱，便可有效率地將有助於位在其下層的絶緣膜ONO的上層絶緣膜108或中層絶緣膜107（電荷累積部）等的電洞傳導的膜層加熱。例如，當記憶體閘極電極部MG使用矽膜，並使用氧化矽膜作為絶緣膜113時，氧化矽膜比起矽而言熱傳導率較小。當該等熱傳導率較小的絶緣膜113與記憶體閘極電極部MG接觸時，若使電流流過半導體基板100而從半導體基板100側進行加熱，則熱傳導的情況會較差。
相對於此，在本實施態樣中，藉由將記憶體閘極電極部MG加熱，便可有效率地將有助於電洞傳導的膜層加熱。再者，由於記憶體閘極電極部MG的周圍被熱傳導率較低的氧化矽膜124所包圍，故可有效率地將記憶體閘極電極部MG加熱。
另外，在使用FN穿隧方式的消除步驟中，會形成與使用BTBT方式的消除步驟相反的溫度特性。亦即，BTBT方式，在高溫時消除特性會劣化，相對於此，FN穿隧方式，在低溫時消除特性會劣化。因此，當使用FN穿隧方式時，應用將記憶體閘極電極部MG加熱的方法為較佳的態樣。另外，BTBT方式，係在p型井PW（Well）側利用能帶間穿隧產生熱電洞，並藉由將熱電洞注入到電荷累積部（107）中以實行消除的方式。
另外，當在絶緣膜ONO中具有含氮膜（氮化膜或氮氧化膜）時，較易受到溫度的影響。因此，當上層絶緣膜108或中層絶緣膜107（電荷累積部），具有含氮膜時，應用將記憶體閘極電極部MG加熱的方法為較佳的態樣。
圖18，係表示在應用施加加熱脈衝的步驟的情況下記憶體單元的消除特性的圖式。縱軸係表示記憶體單元的閾値［V］，横軸係表示時間［s］。（a），係在應用施加加熱脈衝的步驟的情況下的圖式，（b），係在並未應用施加加熱脈衝的步驟，而是實行通常的消除的情況下的圖式。如圖所示的，在應用施加加熱脈衝的步驟的情況下的圖式（a），比起圖式（b）的情況而言，閾値的低加速度，亦即，消除速度提高。
圖19，係表示FN穿隧方式的消除特性的溫度變化的圖式。縱軸係表示記憶體單元的閾値［V］，横軸係表示消除時間［s］。如圖所示的，當使用圖1所示的半導體裝置，不施加加熱脈衝，而係實行通常的消除時， 如150℃、25℃以及－40℃，隨著溫度降低，消除時間也變長。相對於此，若實行本實施態樣所説明之加熱脈衝的施加所致之記憶體單元的加熱，即使在低溫時仍可使消除速度提高。
另外，若根據本實施態樣，便可利用加熱而使絶緣膜ONO（下層絶緣膜106、中層絶緣膜107、上層絶緣膜108）的劣化熱回復。特別是，藉由使下層絶緣膜106的劣化熱回復，便可降低因為下層絶緣膜106的劣化而產生的界面位準。而且，可降低中層絶緣膜（電荷累積部，107）所累積之電荷（在此為電子），經由上層絶緣膜108穿透到記憶體閘極電極部MG側的量。藉此，便可使記憶體單元的保持特性提高。
另外，藉由消除動作時的加熱，中層絶緣膜（電荷累積部，107）所累積之電子或所注入之電洞的局部分布化會被消除，而使電荷（電子、電洞）的分布均一化。像這樣，藉由電子與電洞各自擴散、成對消滅，便可使消除特性提高。
另外，當電子與電洞的注入位置發生失配時，會有之後（例如再寫入時或再寫入後）殘存的電子或電洞發生再結合，而寫入特性或保持特性劣化之虞。相對於此，在本實施態樣中，由於消除動作時的加熱使電子與電洞各自擴散並成對消滅，故可修正電子與電洞的注入位置的失配。因此，可使寫入特性或保持特性提高。
圖20，係表示伴隨改寫的保持特性的降低情況的圖式。（A），係表示在改寫次數較少的初期階段的保持特性的變化，（B），係表示複數次改寫之後的保持特性的變化。其中，縱軸均係表示閾値電位的差分（ΔVth，［V］），横軸均係表示150℃的放置時間［h］。
在（B）中，a係由於界面位準分量所造成的保持特性的降低，b係由於電荷擴散分量所造成的保持特性的降低，c係由於穿透到記憶體閘極電極部MG的分量所造成的保持特性的降低。如圖20所示的，在改寫初期（A），並無a分量，b分量以及c分量也很小。相對於此，在複數次的改寫之後，a～c分量均增加，使保持特性降低。
對此，在本實施態樣中，由於前述的上層絶緣膜108的改善，可使穿透到記憶體閘極電極部MG側的量降低，故可使上述c分量降低。另外，由於可降低因為下層絶緣膜106的劣化而產生的界面位準，故可使上述a分量降低。另外，由於可消除電子或電洞的局部分布化，故可使上述b分量降低。像這樣，即是在複數次的改寫之後，仍可使保持特性提高。
另外，在本實施態樣中，藉由在1個電壓供給電路VS的兩側設置開關電路SC1、SC2，並透過該等開關電路SC1、SC2在2個記憶體單元區域MA共用1個電壓供給電路VS，便可達到使半導體裝置小面積化之目的。另外，可達到使半導體元件高積體化之目的。若以另一種說法，則係針對一個記憶體單元區域MA1－1，用該記憶體單元區域MA1－1用的電壓供給電路VS1－1（圖7的MA1－1的左側），與相鄰的記憶體單元區域MA1－2用的電壓供給電路VS1－2（圖7的MA1－2的左側），構成對一個記憶體單元區域MA1－1的記憶體閘極電極部MG的兩端施加相異電位的構造。藉此，便可達到使半導體裝置小面積化之目的。另外，可達到使半導體元件高積體化之目的。
另外，在本實施態樣中，係針對n－MOS型的記憶體單元詳細進行説明，惟在p－MOS型的記憶體單元中，藉由構成本實施態樣的構造，亦可達到與n－MOS型的記憶體單元大致相同的功效。
（實施態樣2） 在實施態樣1的半導體裝置中，係在將記憶體閘極電極部MG加熱之後，實行記憶體單元的消除，惟亦可一邊將記憶體閘極電極部MG加熱，一邊實行記憶體單元的消除。
以下，一邊參照圖式一邊針對本實施態樣的半導體裝置進行説明。另外，關於半導體裝置的構造，還有動作之中的讀取動作以及寫入動作，由於與實施態樣1的情況相同，故省略其説明。因此，針對消除動作在以下進行説明。
圖21，係表示本實施態樣的從開始消除到結束消除為止的流程的圖式。圖22，係以示意方式表示本實施態樣的消除動作的剖面圖。
如圖21所示的，首先，施加消除兼加熱脈衝（St1）。因此，令開關電路SC11－1有效化（enable），並令開關電路SC21－1有效化（enable，參照圖7、圖8）。
然後，如圖22的右圖所示的，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2導通（on）。換言之，從記憶體單元區域MA1－1的一側（圖中左側）的電壓供給電路VS1－1對選擇單元的記憶體閘極電極部MG的端部1S供給電位，並從記憶體單元區域MA1－1的另一側（圖中右側）的電壓供給電路VS1－2，對選擇單元的記憶體閘極電極部MG的端部2S供給電位。具體而言，對記憶體單元區域MA的記憶體閘極電極部MG的端部1S施加第1電位（例如13V）的電壓，並對記憶體閘極電極部MG的端部2S施加比第1電位更低的第2電位（例如12V）的電壓。如是，便可使電流流過記憶體單元區域MA的被選擇的記憶體閘極電極部MG，進而產生焦耳熱。藉此，便可將記憶體單元區域MA的選擇單元加熱。
然後，再者，如圖22的左圖所示的，對控制閘極電極部CG施加0V的電壓，對記憶體閘極電極部MG側的源極區域MS施加0V，對控制閘極電極部CG側的汲極區域MD施加0V。在此，對記憶體閘極電極部MG的端部所施加之第1電位（例如13V）以及第2電位（例如12V），係在消除電位，亦即消除動作所必要之記憶體閘極電極部MG的電位以上的電位。藉此，電洞利用FN穿隧現象從記憶體閘極電極部MG側注入到氮化矽膜（電荷累積部，107）。如是，一邊加熱一邊實行消除。像這樣，藉由一邊使電流i流過電壓供給電路VS1－1與電壓供給電路VS1－2之間的記憶體閘極電極部MG，一邊將電洞h從記憶體閘極電極部MG側注入到氮化矽膜（電荷累積部，107），便可對記憶體閘極電極部MG所連接的複數個單元（選擇單元）一併實行消除。其中，控制閘極電極部CG側的汲極區域MD亦可在電性上為Open狀態。另外，亦可對控制閘極電極部CG施加1V左右的電位。另外，從上述記憶體閘極電極部MG側到氮化矽膜（電荷累積部，107）的電洞h的注入，對應從記憶體閘極電極部MG側到氮化矽膜（電荷累積部，107）的電流的流動。
之後，如圖21所示的，利用驗證動作（St2）驗證記憶體單元是否到達所期望的閾値。當並未到達所期望的閾値時，再度實行消除兼加熱脈衝的施加（St1）。像這樣， 重複消除兼加熱脈衝的施加（St1）以及驗證（St2），直到到達所期望的閾値為止。當到達所期望的閾値時，消除便結束。
另外，在本實施態樣中，係實行1條記憶體閘極電極部MG的個別的消除，當然，亦可藉由選擇記憶體單元區域MA的全部的記憶體閘極電極部MG，而對記憶體單元區域MA的記憶體單元一併實行消除。另外，亦可對複數個記憶體單元區域MA一併實行消除。
像這樣，在本實施態樣中，在消除動作時，由於設置了施加消除兼加熱脈衝的步驟（St1），故可提高消除速度。亦即，藉由一邊將記憶體閘極電極部MG加熱一邊實行消除動作，從記憶體閘極電極部MG注入之電洞的傳導受到加速。藉此，便可使消除速度提高。
另外，藉由將記憶體閘極電極部MG加熱，便可與實施態樣1的情況同樣，利用上層絶緣膜以及下層絶緣膜的劣化的熱回復，或是電子或電洞的局部分布化的修正，提高消除特性、寫入特性或保持特性。
另外，在本實施態樣中，由於同時施加加熱脈衝與消除脈衝，故可縮短消除時間。
（實施態樣3） 在本實施態樣中，一邊在每次脈衝變更流過記憶體閘極電極部MG的電流的方向一邊實行加熱。
以下，一邊參照圖式一邊針對本實施態樣的半導體裝置進行説明。另外，關於半導體裝置的構造，還有動作之中的讀取動作以及寫入動作，由於與實施態樣1的情況相同，故省略其説明。因此，針對消除動作在以下進行説明。
圖23，係表示本實施態樣的從開始消除到結束消除為止的流程的圖式。圖24，係以示意方式表示本實施態樣的消除動作的剖面圖。
如圖23所示的，首先，施加第1消除兼加熱脈衝（St1）。因此，令開關電路SC11－1有效化（enable），並令開關電路SC21－1有效化（enable，參照圖7、圖8）。
然後，如圖24（St1）的右圖所示的，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2導通（on）。換言之，從記憶體單元區域MA1－1的一側（圖中左側）的電壓供給電路VS1－1對選擇單元的記憶體閘極電極部MG的端部1S供給電位，並從記憶體單元區域MA1－1的另一側（圖中右側）的電壓供給電路VS1－2，對選擇單元的記憶體閘極電極部MG的端部2S供給電位。具體而言，對記憶體單元區域MA的記憶體閘極電極部MG的端部1S施加第1電位（例如13V）的電壓，並對記憶體閘極電極部MG的端部2S施加比第1電位更低的第2電位（例如12V）的電壓。藉此，便可在記憶體單元區域MA的被選擇的記憶體閘極電極部MG中使電流i朝第1方向 [ 在圖24（St1）的右圖中為從左到右 ] 流動，進而產生焦耳熱。藉此，便可將記憶體單元區域MA的選擇單元加熱。
然後，再者，如圖24（St1）的左圖所示的，對控制閘極電極部CG施加0V的電壓，對記憶體閘極電極部MG側的源極區域MS施加0V，對控制閘極電極部CG側的汲極區域MD施加0V。在此，對記憶體閘極電極部MG的端部所施加之第1電位（例如13V）以及第2電位（例如12V），係消除電位，亦即，消除動作所必要之記憶體閘極電極部MG的電位以上的電位。因此，電洞h利用FN穿隧現象從記憶體閘極電極部MG側注入到氮化矽膜（電荷累積部，107）。像這樣，一邊在電壓供給電路VS1－1與電壓供給電路VS1－2之間的記憶體閘極電極部MG中使電流i朝第1方向（從VS1－1往VS1－2的方向）流動，一邊加熱，同時實行消除。另外，此時亦同，控制閘極電極部CG側的汲極區域MD亦可在電性上為Open狀態。另外，亦可對控制閘極電極部CG施加1V左右的電位。
之後，如圖23所示的，利用驗證動作（St2）驗證記憶體單元是否到達所期望的閾値。當到達所期望的閾値時，消除便結束。當並未到達所期望的閾値時，便實行第2消除兼加熱脈衝的施加（St3）。因此，令開關電路SC11－1有效化（enable），並令開關電路SC21－1有效化（enable，參照圖7、圖8）。
然後，如圖24（St3）的右圖所示的，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2導通（on）。換言之，從記憶體單元區域MA1－1的一側（圖中左側）的電壓供給電路VS1－1對選擇單元的記憶體閘極電極部MG的端部1S供給電位，並從記憶體單元區域MA1－1的另一側（圖中右側）的電壓供給電路VS1－2，對選擇單元的記憶體閘極電極部MG的端部2S供給電位。具體而言，對記憶體單元區域MA的記憶體閘極電極部MG的端部1S施加第2電位（例如12V）的電壓，並對記憶體閘極電極部MG的端部2S施加比第2電位更高的第1電位（例如13V）的電壓。藉此，便可在記憶體單元區域MA的被選擇的記憶體閘極電極部MG中使電流i朝第2方向 [ 在圖24（St3）的右圖中為從右到左）流動，進而產生焦耳熱。藉此，便可將記憶體單元區域MA的選擇單元加熱。
然後，再者，如圖24（St3）的左圖所示的，對控制閘極電極部CG施加0V的電壓，對記憶體閘極電極部MG側的源極區域MS施加0V，對控制閘極電極部CG側的汲極區域MD施加0V。在此，對記憶體閘極電極部MG的端部所施加之第1電位（例如13V）以及第2電位（例如12V），係消除電位，亦即，消除動作所必要之記憶體閘極電極部MG的電位以上的電位。因此，電洞h利用FN穿隧現象從記憶體閘極電極部MG側注入到氮化矽膜（電荷累積部，107）。像這樣，一邊在電壓供給電路VS1－1與電壓供給電路VS1－2之間的記憶體閘極電極部MG中，使電流i朝第2方向（從VS1－2往VS1－1的方向）流動，一邊加熱，同時實行消除。另外，此時亦同，控制閘極電極部CG側的汲極區域MD亦可在電性上為Open狀態。另外，亦可對控制閘極電極部CG施加1V左右的電位。
之後，如圖22所示的，利用驗證動作（St4）驗證記憶體單元是否到達所期望的閾値。當到達所期望的閾値時，消除便結束。當並未到達所期望的閾値時，便回到最初的步驟（St1），施加第1消除兼加熱脈衝。重複步驟（St1～St4），直到到達所期望的閾値為止。當到達所期望的閾値時，消除便結束。
像這樣，藉由將電洞從記憶體閘極電極部MG注入到氮化矽膜（電荷累積部，107），便可對記憶體閘極電極部MG所連接的記憶體單元一併實行消除。
另外，在本實施態樣中，係實行1條記憶體閘極電極部MG的個別的消除，惟當然亦可藉由選擇記憶體單元區域MA的全部的記憶體閘極電極部MG，而對記憶體單元區域MA的記憶體單元一併實行消除。另外，亦可對複數個記憶體單元區域MA一併實行消除。
像這樣，在本實施態樣中，在消除動作時，由於設置了施加消除兼加熱脈衝的步驟（St1），故可提高消除速度。亦即，藉由一邊將記憶體閘極電極部MG加熱一邊實行消除動作，從記憶體閘極電極部MG注入之電洞的傳導受到加速。藉此，便可使消除速度提高。
另外，藉由將記憶體閘極電極部MG加熱，便可與實施態樣1的情況同樣，利用上層絶緣膜以及下層絶緣膜的劣化的熱回復，或是電子或電洞的局部分布化的修正，提高消除特性、寫入特性或保持特性。
另外，在本實施態樣中，由於同時施加加熱脈衝與消除脈衝，故可縮短消除時間。
另外，在本實施態樣中，藉由交替地改變電流流過記憶體閘極電極部MG的方向，便可使記憶體閘極電極部MG內的溫度分布均一化。
另外，在本實施態樣中，係在第1消除兼加熱脈衝的施加（St1）與第2消除兼加熱脈衝的施加（St3）之間，設置驗證動作（St2），惟亦可省略該驗證動作（St2）。
（實施態樣4） 在本實施態樣中，係使電流流過控制閘極電極部CG以將記憶體單元加熱。
以下，一邊參照圖式一邊針對本實施態樣的半導體裝置進行説明。另外，就半導體裝置的構造以及動作而言，與實施態樣1的情況相同的構造以及動作，其説明省略。因此，主要係針對控制閘極電極部CG與電壓供給電路VS以及開關電路SC1、SC2的關係，或是消除動作，在以下進行説明。
圖25，係表示本實施態樣的半導體裝置的記憶體陣列的構造的方塊圖。如圖25所示的，記憶體單元陣列（1009），具有複數個記憶體單元區域MA。在圖25中，係顯示出4個記憶體單元區域MA（MA1－1、MA1－2、MA2－1、MA2－2）。記憶體單元區域MA，例如，係由m個×n個的記憶體單元所構成。
在該記憶體單元區域MA的兩側，設置了電壓供給電路區域VSA。若以另一種觀察方式，則係在記憶體單元區域MA之間，設置了電壓供給電路區域VSA。
於該電壓供給電路區域VSA，設置了電壓供給電路VS以及開關電路SC1、SC2。該電壓供給電路VS，係對記憶體單元供給既定電壓的電路。於開關電路SC1，設置了複數個開關元件（SWC11～SWC1n）。另外，於開關電路SC2，設置了複數個開關元件（SWC21～SWC2n）。開關元件，例如，係由MISFET所構成。另外，作為開關元件，亦可使用複數個元件的組合（電路）。
具體而言，開關元件SWC11～SWC1n，分別設置在記憶體單元區域MA1－1的各控制閘極電極部CG1、CG2…CGn與電壓供給電路VS1－1之間。藉由令該開關元件SWC11～SWC1n選擇性地導通，便可對控制閘極電極部CG1、CG2…CGn之中的被選擇的記憶體閘極電極部供給電壓。當然，亦可令開關元件SWC11～SWC1n全部導通，而對記憶體單元區域MA中的控制閘極電極部CG1、CG2…CGn的全部供給電壓。開關元件SWC11～SWC1n的導通、切斷，被位址緩衝器1003、行解碼器1004或列解碼器1005等所控制。
另外，開關元件SWC21～SWC2n，分別設置在記憶體單元區域MA1－1的各控制閘極電極部CG1、CG2…CGn與相鄰的電壓供給電路VS1－2之間。藉由令該開關元件SWC21～SWC2n選擇性地導通，便可對控制閘極電極部CG1、CG2…CGn之中的被選擇的記憶體閘極電極部供給電壓。當然，亦可令開關元件SWC21～SWC2n全部導通，而對記憶體單元區域MA中的控制閘極電極部CG1、CG2…CGn的全部供給電壓。開關元件SWC21～SWC2n的導通、切斷，被位址緩衝器1003、行解碼器1004或列解碼器1005等所控制。
像這樣，在記憶體單元區域MA的兩側，分別設置開關電路SC1、SC2。然後，記憶體單元區域MA的控制閘極電極部CG1、CG2…CGn的一側（在圖25中為左側）的端部（1S），分別與開關元件SWC11～SWC1n連接。另外，記憶體單元區域MA的控制閘極電極部CG1、CG2…CGn的另一側（在圖25中為右側）的端部（2S），分別與開關元件SWC21～SWC2n連接。
若以另一種說法，則係記憶體單元區域MA的控制閘極電極部CG1、CG2…CGn，透過一側的端部（1S）的開關元件SWC11～SWC1n與一電壓供給電路VS1－1連接，且記憶體單元區域MA的控制閘極電極部CG1、CG2…CGn，透過另一側的端部（2S）的開關元件SWC21～SWC2n與另一電壓供給電路VS1－2連接。
像這樣，藉由在控制閘極電極部CG1、CG2…CGn的兩側設置電壓供給電路VS，並透過開關元件（SWC11～SWC1n、SWC21～SWC2n）連接，便可對線狀的控制閘極電極部CG的兩端部（1S、2S）施加相異的電位，進而使電流流過控制閘極電極部CG。換言之，可對控制閘極電極部CG設置電位梯度，進而使電流流過控制閘極電極部CG。藉此，便可將控制閘極電極部CG加熱，並可將被選擇的1條控制閘極電極部CG所連接的複數個單元（選擇單元）加熱。
圖26以及圖27，係以示意方式表示本實施態樣的消除動作的剖面圖。首先，對控制閘極電極部CG施加加熱脈衝（St1）。亦即，令開關電路SC11－1有效化（enable），並令開關電路SC21－1有效化（enable，參照圖25）。
然後，例如，如圖26的右圖以及左圖所示的，令選擇單元的控制閘極電極部CG所連接的開關元件SWC1導通（on），並令開關元件SWC2導通（on）。換言之，從記憶體單元區域MA1－1的一側（在圖25中為左側）的電壓供給電路VS1－1對選擇單元的控制閘極電極部CG的端部1S供給電位，並從記憶體單元區域MA1－1的另一側（在圖25中為右側）的電壓供給電路VS1－2，對選擇單元的控制閘極電極部CG的端部2S供給電位。具體而言，對記憶體單元區域MA的控制閘極電極部CG的端部1S施加第1電位（例如1V）的電壓，並對控制閘極電極部CG的端部2S施加比第1電位更低的第2電位（例如0V）的電壓。
接著，施加消除脈衝（St2）。例如，如圖27的右圖所示的，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2切斷（off）。換言之，僅從記憶體單元區域MA1－1的一側的電壓供給電路VS1－1對選擇單元的記憶體閘極電極部MG供給電位，從記憶體單元區域MA1－1的另一側的電壓供給電路VS1－2，並未對選擇單元的記憶體閘極電極部MG供給電位。
然後，對記憶體閘極電極部MG施加13V的電壓，對控制閘極電極部CG施加0V的電壓，將記憶體閘極電極部MG側的源極區域MS設為0V，將控制閘極電極部CG側的汲極區域MD設為0V，並將半導體基板（100，p型井PW）設為0V。藉此，利用FN穿隧現象將電洞h從記憶體閘極電極部MG側注入到氮化矽膜（電荷累積部，107）以實行消除。其中，控制閘極電極部CG側的汲極區域MD亦可在電性上為Open狀態。另外，亦可對控制閘極電極部CG施加1V左右的電位。另外，關於對記憶體閘極電極部MG等的消除脈衝的施加，亦可如實施態樣2的St1所説明的，施加消除兼加熱脈衝。
像這樣，藉由將電洞h從記憶體閘極電極部MG注入到氮化矽膜（電荷累積部，107），便可對記憶體閘極電極部MG所連接的記憶體單元一併實行消除。
之後，利用驗證動作驗證記憶體單元是否到達所期望的閾値。當並未到達所期望的閾値時，便重複加熱脈衝的施加（St1）或消除脈衝的施加（St2）。當到達所期望的閾値時，消除便結束。
另外，在本實施態樣中，係實行1條記憶體閘極電極部MG的個別的消除，當然，亦可藉由選擇記憶體單元區域MA的全部的記憶體閘極電極部MG，而對記憶體單元區域MA的記憶體單元一併實行消除。另外，亦可對複數個記憶體單元區域MA一併實行消除。
像這樣，在本實施態樣中，在消除動作時，由於對控制閘極電極部CG施加了加熱脈衝，故可利用熱傳導使記憶體閘極電極部MG受到加熱。藉此，與實施態樣1的情況同樣，可提高消除速度。亦即，藉由將控制閘極電極部CG加熱，記憶體閘極電極部MG受到加熱，從記憶體閘極電極部MG注入之電洞的傳導受到加速。藉此，便可使消除速度提高。
另外，由於來自控制閘極電極部CG的熱傳導使記憶體閘極電極部MG受到加熱，故與實施態樣1的情況同樣，可利用上層絶緣膜以及下層絶緣膜的劣化的熱回復，或是電子或電洞的局部分布化的修正，提高消除特性、寫入特性或保持特性。
另外，在本實施態樣中，亦可交替地改變流過控制閘極電極部CG的電流的方向（參照實施態樣3）。
另外，在本實施態樣中，亦可同時實行對控制閘極電極部的加熱脈衝的施加與對記憶體閘極電極部MG的消除脈衝的施加。藉此，便可縮短消除時間。
（實施態樣5） 在本實施態樣中，係藉由使電流流過控制閘極電極部CG以及記憶體閘極電極部MG而將記憶體單元加熱。
以下，一邊參照圖式一邊針對本實施態樣的半導體裝置進行説明。另外，就半導體裝置的構造以及動作而言，與實施態樣1或4的情況相同的構造以及動作，其説明省略。因此，主要係針對控制閘極電極部CG以及記憶體閘極電極部MG與電壓供給電路VS以及開關電路SC1、SC2的關係，或是消除動作，在以下進行説明。
圖28，係表示本實施態樣的半導體裝置的記憶體陣列的構造的方塊圖。如圖28所示的，記憶體單元陣列（1009），具有複數個記憶體單元區域MA。在圖28中，係顯示出4個記憶體單元區域MA（MA1－1、MA1－2、MA2－1、MA2－2）。記憶體單元區域MA，例如，係由m個×n個的記憶體單元所構成。
在該記憶體單元區域MA的兩側，設置了電壓供給電路區域VSA。若以另一種觀察方式，則係在記憶體單元區域MA之間，設置了電壓供給電路區域VSA。
在該電壓供給電路區域VSA，設置了電壓供給電路VS以及開關電路SC1、SC2。該電壓供給電路VS，係對記憶體單元供給既定電壓的電路。於開關電路SC1，設置了複數個開關元件（SW11～SW1n、SWC11～SWC1n）。另外，於開關電路SC2，設置了複數個開關元件（SW21～SW2n、SWC21～SWC2n）。開關元件，例如，係由MISFET所構成。另外，作為開關元件，亦可使用複數個元件的組合（電路）。
具體而言，開關元件SW11～SW1n，分別設置在記憶體單元區域MA1－1的各記憶體閘極電極部MG1、MG2…MGn與電壓供給電路VS1－1之間。藉由令該開關元件SW11～SW1n選擇性地導通，便可對記憶體閘極電極部MG1、MG2…MGn之中的被選擇的記憶體閘極電極部供給電壓。當然，亦可令開關元件SW11～SW1n全部導通，而對記憶體單元區域MA中的記憶體閘極電極部MG1、MG2…MGn的全部供給電壓。另外，開關元件SWC11～SWC1n，分別設置在記憶體單元區域MA1－1的各控制閘極電極部CG1、CG2…CGn與電壓供給電路VS1－1之間。藉由令該開關元件SWC11～SWC1n選擇性地導通，便可對控制閘極電極部CG1、CG2…CGn之中的被選擇的記憶體閘極電極部供給電壓。當然，亦可令開關元件SWC11～SWC1n全部導通，而對記憶體單元區域MA中的控制閘極電極部CG1、CG2…CGn的全部供給電壓。開關元件SW11～SW1n、SWC11～SWC1n的導通、切斷，被位址緩衝器1003、行解碼器1004或列解碼器1005等所控制。
另外，開關元件SW21～SW2n，分別設置在記憶體單元區域MA1－1的各記憶體閘極電極部MG1、MG2…MGn與相鄰的電壓供給電路VS1－2之間。藉由令該開關元件SW21～SW2n選擇性地導通，便可對記憶體閘極電極部MG1、MG2…MGn之中的被選擇的記憶體閘極電極部供給電壓。當然，亦可令開關元件SW21～SW2n全部導通，而對記憶體單元區域MA中的記憶體閘極電極部MG1、MG2…MGn的全部供給電壓。另外，開關元件SWC21～SWC2n，分別設置在記憶體單元區域MA1－1的各控制閘極電極部CG1、CG2…CGn與相鄰的電壓供給電路VS1－2之間。藉由令該開關元件SWC21～SWC2n選擇性地導通，便可對控制閘極電極部CG1、CG2…CGn之中的被選擇的記憶體閘極電極部供給電壓。當然，亦可令開關元件SWC21～SWC2n全部導通，而對記憶體單元區域MA中的控制閘極電極部CG1、CG2…CGn的全部供給電壓。開關元件SW21～SW2n、SWC21～SWC2n的導通、切斷，被位址緩衝器1003、行解碼器1004或列解碼器1005等所控制。
像這樣，藉由在記憶體單元區域MA的兩側設置電壓供給電路VS，並透過開關元件（SW11～SW1n、SWC11～SWC1n、SW21～SW2n、SWC21～SWC2n）連接，便可對線狀的記憶體閘極電極部MG的兩端部（1S、2S）或線狀的控制閘極電極部CG的兩端部（1S、2S）施加相異的電位。藉此，便可使電流流過記憶體閘極電極部MG或控制閘極電極部CG，進而將記憶體閘極電極部MG或控制閘極電極部CG加熱。
圖29，係以示意方式表示本實施態樣的消除動作的剖面圖。首先，對控制閘極電極部CG施加加熱脈衝，同時對記憶體閘極電極部MG施加消除兼加熱脈衝。亦即，令開關電路SC11－1有效化（enable），並令開關電路SC21－1有效化（enable，參照圖28）。亦即，設置成可令開關元件SW11～SW1n、SWC11～SWC1n之中的全部或一部分導通的狀態。另外，設置成可令開關元件SW21～SW2n、SWC21～SWC2n之中的全部或一部分導通的狀態。
然後，例如，如圖29所示的，令選擇單元的控制閘極電極部CG所連接的開關元件SWC1導通（on），並令開關元件SWC2導通（on）。換言之，從記憶體單元區域MA1－1的一側（在圖29中為左側）的電壓供給電路VS1－1對選擇單元的控制閘極電極部CG的端部1S供給電位，並從記憶體單元區域MA1－1的另一側（在圖29中為右側）的電壓供給電路VS1－2，對選擇單元的控制閘極電極部CG的端部2S供給電位。具體而言，對記憶體單元區域MA的控制閘極電極部CG的端部1S施加第1電位（例如1V）的電壓，並對控制閘極電極部CG的端部2S施加比第1電位更低的第2電位（例如0V）的電壓。
除此之外，更施加消除兼加熱脈衝。例如，如圖29所示的，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2導通（on）。換言之，從記憶體單元區域MA1－1的一側的電壓供給電路VS1－1對選擇單元的記憶體閘極電極部MG的端部1S供給電位，並從記憶體單元區域MA1－1的另一側的電壓供給電路VS1－2，對選擇單元的記憶體閘極電極部MG的端部2S供給電位。具體而言，對記憶體單元區域MA的記憶體閘極電極部MG的端部1S施加第1電位（例如13V）的電壓，並對記憶體閘極電極部MG的端部2S施加比第1電位更低的第2電位（例如12V）的電壓。藉此，便可使電流流過記憶體單元區域MA的被選擇的記憶體閘極電極部MG，進而產生焦耳熱。藉此，便可將記憶體單元區域MA的選擇單元加熱。
然後，將記憶體閘極電極部MG側的源極區域MS設為0V，將控制閘極電極部CG側的汲極區域MD設為0V，並將半導體基板（100，p型井PW）設為0V。在此，如前所述的，對控制閘極電極部CG，施加了1V～0V的電壓，另外，對記憶體閘極電極部MG的端部所施加的第1電位（例如13V）以及第2電位（例如12V），係在消除電位，亦即，消除動作所必要之記憶體閘極電極部MG的電位以上的電位。因此，電洞h利用FN穿隧現象從記憶體閘極電極部MG側注入到氮化矽膜（電荷累積部，107）。像這樣，一邊使電流i流過電壓供給電路VS1－1與電壓供給電路VS1－2之間的記憶體閘極電極部MG以及控制閘極電極部CG， 一邊加熱，同時實行消除。另外，此時亦同，控制閘極電極部CG側的汲極區域MD亦可在電性上為Open狀態。
之後，利用驗證動作驗證記憶體單元是否到達所期望的閾値。當並未到達所期望的閾値時，便重複對控制閘極電極部CG的加熱脈衝的施加或對記憶體閘極電極部MG的消除兼加熱脈衝的施加。當到達所期望的閾値時，消除便結束。
像這樣，在本實施態樣中，在消除動作時，由於對控制閘極電極部以及記憶體閘極電極部施加了加熱脈衝，故記憶體單元受到加熱。藉此，與實施態樣1的情況同樣，可提高消除速度。亦即，藉由將控制閘極電極部CG以及記憶體閘極電極部MG加熱，記憶體閘極電極部MG受到加熱，從記憶體閘極電極部MG注入之電洞的傳導受到加速。藉此，便可使消除速度提高。
另外，由於記憶體閘極電極部MG等受到加熱，故與實施態樣1的情況同樣，可利用上層絶緣膜以及下層絶緣膜的劣化的熱回復，或是電子或電洞的局部分布化的修正，提高消除特性、寫入特性或保持特性。
另外，在本實施態樣中，亦可交替地改變流過控制閘極電極部CG或記憶體閘極電極部MG的電流的方向（參照實施態樣3）。
另外，在本實施態樣中，由於同時實行對控制閘極電極部CG的加熱脈衝的施加，與對記憶體閘極電極部MG的消除兼加熱脈衝的施加，故可縮短消除時間。另外，在本實施態樣中，亦可用個別步驟實行對控制閘極電極部CG的加熱脈衝的施加，與對記憶體閘極電極部MG的消除兼加熱脈衝的施加。
另外，在本實施態樣中，係實行1條記憶體閘極電極部MG的個別的消除，惟當然亦可藉由選擇記憶體單元區域MA的全部的記憶體閘極電極部MG，而對記憶體單元區域MA的記憶體單元一併實行消除。另外，亦可對複數個記憶體單元區域MA一併實行消除。
（實施態樣6） 在本實施態樣中，係將消除對象的記憶體閘極電極部MG的附近的記憶體閘極電極部MG加熱，並利用熱傳導將消除對象的記憶體閘極電極部MG加熱。
以下，一邊參照圖式一邊針對本實施態樣的半導體裝置進行説明。另外，就半導體裝置的構造以及動作而言，與實施態樣1或5的情況相同的構造以及動作，其説明省略。因此，主要係針對消除對象的記憶體閘極電極部MG與其附近的記憶體閘極電極部MG的關係以及消除動作在以下進行説明。
圖30，係表示本實施態樣的半導體裝置的記憶體陣列的構造的方塊圖。圖30所示之方塊圖的各構造，與實施態樣5（圖28）的情況相同。圖31，係以示意方式表示本實施態樣的消除動作的剖面圖。
例如，當對圖30所示之記憶體單元區域MA的記憶體閘極電極部MG1所連接的記憶體單元一併實行消除時，亦可將記憶體閘極電極部MG2加熱。圖31，係以示意方式表示本實施態樣的消除動作的剖面圖。
首先，對記憶體閘極電極部MG2施加加熱脈衝。藉此，令開關電路SC11－1有效化（enable），並令開關電路SC21－1有效化（enable，參照圖30）。然後，令消除對象（選擇單元，MG1）附近的記憶體閘極電極部MG2所連接的開關元件（SW12）導通（on），並令開關元件（SW22）導通（on）。
然後，例如，如圖31所示的，對記憶體單元區域MA的記憶體閘極電極部MG2的端部（1S）施加第1電位（例如1V）的電壓，並對記憶體閘極電極部MG2的端部（2S）施加比第1電位更低的第2電位（例如0V）的電壓。藉此，便可使電流流過記憶體單元區域MA的記憶體閘極電極部MG2，進而產生焦耳熱。然後，藉由熱傳導，消除對象的記憶體閘極電極部MG1便受到加熱。
除此之外，對記憶體閘極電極部MG1施加消除脈衝。亦即，在令消除對象（選擇單元）附近的記憶體閘極電極部MG2所連接的開關元件（SW12）導通（on），並令開關元件（SW22）導通（on）的狀態下，對消除對象（選擇單元）的記憶體閘極電極部MG1施加消除脈衝。
亦即，令記憶體閘極電極部MG1所連接的開關元件（SW11）導通（on），並令開關元件（SW21）導通（on）。然後，例如，如圖31所示的，對消除對象的記憶體閘極電極部MG1施加13V的電壓，對控制閘極電極部CG施加0V的電壓，將記憶體閘極電極部MG側的源極區域MS設為0V，將控制閘極電極部CG側的汲極區域MD設為0V，並將半導體基板（100，p型井PW）設為0V。藉此，利用FN穿隧現象將電洞從記憶體閘極電極部MG側注入到氮化矽膜（電荷累積部，107）以實行消除。其中，控制閘極電極部CG側的汲極區域MD亦可在電性上為Open狀態。另外，亦可對控制閘極電極部CG施加1V左右的電位。像這樣，便可對記憶體閘極電極部MG1所連接的複數個單元（選擇單元）一併實行消除。
之後，利用驗證動作驗證記憶體單元是否到達所期望的閾値。當並未到達所期望的閾値時，便重複對記憶體閘極電極部MG2的加熱脈衝的施加以及對記憶體閘極電極部MG1的消除脈衝的施加。當到達所期望的閾値時，消除便結束。
像這樣，亦可將消除對象的記憶體閘極電極部MG（在此為MG1）附近的記憶體閘極電極部MG（在此為MG2）加熱，並利用熱傳導將消除對象的記憶體閘極電極部MG加熱。此時亦同，從記憶體閘極電極部MG注入之電洞的傳導受到加速，可使消除速度提高。
另外，藉由熱傳導所致之消除對象的記憶體閘極電極部MG的加熱，與實施態樣1的情況同樣，利用上層絶緣膜以及下層絶緣膜的劣化的熱回復，或是電子或電洞的局部分布化的修正，可提高消除特性、寫入特性或保持特性。
另外，在本實施態樣中，由於同時施加加熱脈衝與消除脈衝，故可縮短消除時間。
另外，在本實施態樣中，係對記憶體閘極電極部MG2施加加熱脈衝，同時對消除對象的記憶體閘極電極部MG1施加消除脈衝，惟亦可對消除對象的記憶體閘極電極部MG1施加消除兼加熱脈衝（參照實施態樣2）。
另外，亦可在實行了對消除對象的記憶體閘極電極部MG1附近的記憶體閘極電極部MG2的電位的施加（加熱脈衝的施加，St1）之後，實行對消除對象的記憶體閘極電極部MG1的電位的施加（消除脈衝的施加，St2）。此時，亦可將對消除對象的記憶體閘極電極部MG1的電位的施加設為消除兼加熱脈衝的施加（St2）。
另外，亦可對消除對象的記憶體單元群（記憶體閘極電極部MG1）附近的記憶體單元群的控制閘極電極部（例如CG2）施加加熱脈衝。
另外，亦可交替地改變流過上述記憶體閘極電極部MG2或控制閘極電極部CG2的電流的方向（參照實施態樣3）。
另外，在同時使電流流過上述記憶體閘極電極部MG1與控制閘極電極部CG2的情況下，亦可以各自所流過之電流的方向為相反方向的方式，施加電位。
另外，在本實施態樣中，消除對象的記憶體閘極電極部MG為1條，惟亦可為2條。另外，在加熱用的記憶體單元的熱傳導所及之範圍內，消除對象的記憶體閘極電極部MG亦可為複數條。
（實施態樣7） 在本實施態樣中，係顯示出實施態樣1（圖1～圖6）所説明之半導體裝置的製造步驟的一例，同時令實施態樣1所説明之半導體裝置的構造更明確。
圖32～圖43，係表示本實施態樣的半導體裝置的製造步驟的剖面圖。
半導體裝置的製造流程，具有井與元件分離區域的形成步驟（PST1）、控制閘極電極部的形成步驟（PST2）、記憶體閘極電極部與電荷累積膜的形成步驟（PST3），以及接觸部（栓塞）與配線的形成步驟（PST4）。以下，詳細進行説明。
首先，如圖32所示的， 準備由具有例如1～10Ωcm左右的比電阻的p型的單晶矽所構成的半導體基板，作為半導體基板100。接著，如圖33以及圖34所示的，形成元件分離區域103以及p型井PW。例如，使用微影技術以及乾蝕刻技術，蝕刻半導體基板100，以形成深度150nm左右的元件分離溝。接著，在包含元件分離溝的內部在內的半導體基板100上，用CVD法等堆積氧化矽膜，並用CMP（Chemical Mechanical Polishing，化學機械研磨）法等將元件分離溝的外部的氧化矽膜除去，以在元件分離溝的內部埋入氧化矽膜等的絶緣膜。該等元件分離法，稱為STI（Shallow Trench Isolation，淺溝槽隔離）法。接著，在半導體基板100中，形成p型井PW。例如，以氧化矽膜為穿透膜，注入p型雜質 [ 例如硼（B）等 ] 離子，藉此形成p型井PW。被元件分離區域103所區劃之p型井PW的露出區域，成為活性區域（參照圖4的影線部）。
接著，如圖35所示的，在半導體基板100上，形成絶緣膜113。例如，在半導體基板100上，利用熱氧化法，形成2nm左右的氧化矽膜。接著，在絶緣膜113上形成控制閘極電極部CG。例如，在絶緣膜113以及元件分離區域103上，用CVD法等形成120nm左右的多晶矽膜。接著，用微影技術以及乾蝕刻技術，使多晶矽膜殘留在區域MMA的兩側。
接著，如圖36所示的，形成絶緣膜ONO（106、107、108）。首先，在包含控制閘極電極部CG在內的半導體基板100上，例如，形成氧化矽膜，作為下層絶緣膜106。該氧化矽膜，例如，利用熱氧化法，形成4nm左右的膜厚。另外，亦可用CVD法等形成氧化矽膜。接著，在下層絶緣膜106上，例如，利用CVD法等，堆積膜厚6nm左右的氮化矽膜，作為中層絶緣膜107。該中層絶緣膜107，成為記憶體單元的電荷累積部。接著，在中層絶緣膜107上，形成上層絶緣膜108。該上層絶緣膜108，例如，係由形成在中層絶緣膜107上的氮氧化矽膜108a、形成在該氮氧化矽膜108a上的氮化矽膜108b，以及形成在該氮化矽膜108b上的氧化矽膜108c的堆疊膜所構成。利用CVD法堆積膜厚9nm左右的氮氧化矽膜108a，接著，利用CVD法堆積膜厚3nm左右的氮化矽膜108b，接著，利用CVD法堆積膜厚1nm左右的氧化矽膜108c。藉此，便可形成由下層絶緣膜106、中層絶緣膜107以及上層絶緣膜108所構成的絶緣膜ONO。
接著，如圖37所示的，在絶緣膜ONO（106、107、108）上形成作為記憶體閘極電極部MG的導電性膜109。例如，在絶緣膜ONO（106、107、108）上，用CVD法等堆積40nm左右的多晶矽膜，作為導電性膜109。
接著，如圖38所示的，於控制閘極電極部CG的側壁部，形成側壁狀的記憶體閘極電極部MG。
例如，回蝕多晶矽膜。該回蝕步驟，利用異向性乾蝕刻將多晶矽膜從其表面除去既定的膜厚量。藉由該步驟，便可於控制閘極電極部CG的側壁部，隔著絶緣膜ONO，將多晶矽膜殘留成側壁狀（側壁膜狀）。控制閘極電極部CG的兩側的多晶矽膜的其中一方，成為記憶體閘極電極部MG。另外，將另一側壁狀的多晶矽膜設為SP。
接著，如圖39所示的，使用微影技術以及乾蝕刻技術，將多晶矽膜SP除去。
接著，以記憶體閘極電極部MG為遮罩，蝕刻絶緣膜ONO（106、107、108）。藉此，絶緣膜ONO（106、107、108）殘留在記憶體閘極電極部MG與半導體基板100（p型井PW）之間以及控制閘極電極部CG與記憶體閘極電極部MG之間（圖40）。
接著，如圖41以及圖42所示的，形成源極區域MS以及汲極區域MD。
例如，以記憶體閘極電極部MG與控制閘極電極部CG為遮罩，將砷（As）或磷（P）等的n型雜質注入到半導體基板100（p型井PW）中，藉此形成n－ 型半導體區域111a、119a。此時，n－ 型半導體區域111a，以自我對準於記憶體閘極電極部MG的側壁的方式形成。另外，n－ 型半導體區域119a，以自我對準於控制閘極電極部CG的側壁的方式形成（圖41）。
接著，於記憶體閘極電極部MG與控制閘極電極部CG的側壁部，形成側壁膜（側壁絶緣膜）SW。例如，在包含記憶體閘極電極部MG以及控制閘極電極部CG在內的半導體基板100上，用CVD法等堆積氧化矽膜。利用異向性乾蝕刻將該氧化矽膜從其表面除去既定的膜厚量，以形成側壁膜SW。接著，以記憶體閘極電極部MG、控制閘極電極部CG以及側壁絶緣膜SW為遮罩，將砷（As）或磷（P）等的n型雜質注入到半導體基板100（p型井PW）中，藉此形成n＋ 型半導體區域111b、119b。此時，n＋ 型半導體區域111b、119b，以自我對準於側壁膜SW的方式形成。該n＋ 型半導體區域111b，比n－ 型半導體區域111a雜質濃度更高，且接合深度更深。另外，n＋ 型半導體區域119b，比n－ 型半導體區域119a雜質濃度更高，且接合深度更深。藉由該步驟，形成由n－ 型半導體區域111a與n＋ 型半導體區域111b所構成的源極區域MS，並形成由n－ 型半導體區域119a與n＋ 型半導體區域119b所構成的汲極區域MD（圖42）。
接著，如圖43所示的，在控制閘極電極部CG、記憶體閘極電極部MG、源極區域MS以及汲極區域MD上，用自我對準矽化物技術，形成金屬矽化物膜SIL。
例如，在控制閘極電極部CG、記憶體閘極電極部MG、源極區域MS以及汲極區域MD上，形成金屬膜（圖中未顯示），並對半導體基板100實施熱處理，使控制閘極電極部CG、記憶體閘極電極部MG、源極區域MS以及汲極區域MD與上述金屬膜發生反應。藉此，在控制閘極電極部CG、記憶體閘極電極部MG、源極區域MS以及汲極區域MD上，分別形成金屬矽化物膜SIL。上述金屬膜，例如由鎳（Ni）或鎳－鉑（Pt）合金等所構成，可用濺鍍法等形成。接著，將未反應的金屬膜除去。該金屬矽化物膜SIL，可使擴散電阻或接觸電阻等降低。
之後，在控制閘極電極部CG或記憶體閘極電極部MG等的上方，用CVD法等堆積氧化矽膜124作為層間絶緣膜。接著，在該氧化矽膜124中，形成栓塞（圖中未顯示），然後，在氧化矽膜124上，形成配線125（參照圖1）。栓塞，例如，可藉由在層間絶緣膜的接觸孔內埋入導電性膜而形成。另外，配線125，例如，可藉由在氧化矽膜124上堆積導電性膜並使其形成圖案而形成。之後，亦可重複層間絶緣膜、栓塞以及配線的形成步驟，以形成2層以上的配線。
藉由以上的步驟，便可形成本實施態樣的半導體裝置。
（實施態樣8） 在上述實施態樣1～7中，係以所謂的分裂閘極型的記憶體單元為例進行説明，惟亦可使用其他類型的記憶體單元。
圖44，係表示本實施態樣的半導體裝置的剖面圖。圖44所示之半導體裝置，係所謂的1電晶體型的MONOS記憶體單元。
如圖44所示的，記憶體單元（元件），係由具有記憶體閘極電極部MG的電晶體所構成。
具體而言，記憶體單元，具有配置在半導體基板100（p型井PW）的上方的記憶體閘極電極部MG。例如，該記憶體閘極電極部MG，係由矽膜所構成。然後，記憶體單元，更具有配置在記憶體閘極電極部MG與半導體基板100（p型井PW）之間的絶緣膜ONO（106、107、108）。絶緣膜ONO，例如，與實施態樣1的情況同樣，係由下層絶緣膜106、其上的中層絶緣膜107，以及再其上的上層絶緣膜108所構成。中層絶緣膜107，成為電荷累積部。下層絶緣膜106，例如，係由氧化矽膜所構成。中層絶緣膜107，例如，係由氮化矽膜所構成。上層絶緣膜108，例如，係由形成在中層絶緣膜107上的氮氧化矽膜108a、形成在該氮氧化矽膜108a上的氮化矽膜108b，以及形成在該氮化矽膜108b上的氧化矽膜108c的堆疊膜所構成。
絶緣膜ONO（106、107、108），配置在記憶體閘極電極部MG與半導體基板100（p型井PW）之間。
另外，記憶體單元，更具有形成在記憶體閘極電極部MG的兩側的p型井PW中的源極區域MS、汲極區域MD。另外，於記憶體閘極電極部MG的側壁部，形成了由絶緣膜所構成的側壁絶緣膜SW。
源極區域MS、汲極區域MD，分別係由n＋ 型半導體區域119b與n－ 型半導體區域119a所構成。n－ 型半導體區域119a，以相對於記憶體閘極電極部MG的側壁自我對準的方式形成。另外，n＋ 型半導體區域119b，以相對於側壁絶緣膜SW的側面自我對準的方式形成，比n－ 型半導體區域119a接合深度更深且雜質濃度更高。該等由低濃度半導體區域以及高濃度半導體區域所構成的源極、汲極區域，稱為LDD（Lightly doped Drain，輕摻雜汲極）構造。
另外，在源極區域MS、汲極區域MD（n＋ 型半導體區域119b）上，形成了金屬矽化物膜SIL。
另外，在記憶體單元上，形成了氧化矽膜124作為層間絶緣膜。在該氧化矽膜124上，形成了配線125等（參照圖1等，其中，CG並不存在）。另外，圖45，係表示1電晶體型的MONOS的記憶體單元陣列的一例的電路圖。如圖所示的，記憶體單元MC，具有記憶體閘極電極部與電荷累積部。WL，係字元線。另外，VSSL，係表示與汲極區域連接的接地電位線。另外，SBL，係表示與源極區域連接的源極位元線。例如，像這樣，在本實施態樣中，複數個記憶體單元亦形成陣列狀。
另外，在本實施態樣中，係針對n－MOS型的記憶體單元詳細進行説明，惟在p－MOS型的記憶體單元中，藉由構成本實施態樣的構造，亦可達到與n－MOS型的記憶體單元同樣的功效。
（動作） 接著，針對記憶體單元的基本動作的一例進行説明。關於記憶體單元的動作，茲針對（1）讀取動作、（2）寫入動作、（3）消除動作這3個動作進行説明。然而，該等動作存在各種定義，特別是就消除動作與寫入動作而言，有時會定義為相反的動作。
在本實施態樣中，複數個記憶體單元亦形成陣列狀，與實施態樣1（圖7、圖8）同樣，係顯示出複數個記憶體單元區域MA（MA1－1、MA1－2、MA2－1、MA2－2）。記憶體單元區域MA，例如，係由m個×n個的記憶體單元所構成。在此，一邊參照圖7一邊進行説明。
（1）讀取動作。 在讀取記憶體單元區域MA（例如MA1－1）之中的選擇單元的記憶資訊（資料）時，令開關電路SC11－1有效化（enable），並令開關電路SC21－1無效化（disenable）。
亦即，僅從記憶體單元區域MA1－1的一側（在圖7中為左側）的電壓供給電路VS1－1對選擇單元的記憶體閘極電極部MG供給電位，從記憶體單元區域MA1－1的另一側（在圖7中為右側）的電壓供給電路VS1－2，並未對選擇單元的記憶體閘極電極部MG供給電位。
然後，例如，藉由對汲極區域MD以及半導體基板100（p型井PW）施加0V，對源極區域MS施加1.8V，並將記憶體閘極電極部MG設為既定的電位（亦即，寫入狀態的閾値與消除狀態的閾値的中間電位，例如3V左右），便可將所保持之電荷資訊當作電流讀取。
（2）寫入動作。 在對記憶體單元區域MA（例如MA1－1）之中的選擇單元寫入記憶資訊（資料）時，令開關電路SC11－1有效化（enable），並令開關電路SC21－1無效化（disenable）。
然後，例如，對源極區域MS以及半導體基板100（p型井PW）施加0V，對汲極區域MD施加4.5V，對記憶體閘極電極部MG施加寫入電位（例如9V左右）。藉此，將所產生之熱電子注入作為電荷累積部的中層絶緣膜107。該寫入方式，稱為CHE（Channel Hot Electron，通道熱電子）注入方式。
（3）消除動作。 在本實施態樣的消除動作中，與實施態樣1的情況同樣，亦包含使電流流過記憶體閘極電極部MG，而將記憶體閘極電極部MG加熱的動作（步驟）。亦即，如前所述的，藉由利用記憶體單元區域MA的兩側的電壓供給電路VS，對線狀的記憶體閘極電極部MG的兩端部（1S、2S）施加相異的電位，而將記憶體閘極電極部MG加熱。
首先，施加加熱脈衝（St1）。因此，令開關電路SC11－1有效化（enable），並令開關電路SC21－1有效化（enable，參照圖7、圖8）。
例如，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2導通（on）。藉此，對記憶體單元區域MA的記憶體閘極電極部MG的端部1S施加第1電位（例如1V）的電壓，並對記憶體閘極電極部MG的端部2S施加比第1電位更低的第2電位（例如0V）的電壓。藉此，便可使電流流過記憶體單元區域MA的被選擇的記憶體閘極電極部MG，進而產生焦耳熱。藉此，便可將記憶體單元區域MA的選擇單元加熱。
接著，施加消除脈衝（St2）。因此，令開關電路SC11－1有效化（enable），並令開關電路SC21－1無效化（disenable，參照圖7、圖8）。例如，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2切斷（off）。然後，例如，對記憶體閘極電極部MG施加13V的電壓，對源極區域MS施加0V，並對汲極區域MD施加0V。藉此，利用FN穿隧現象將電洞從記憶體閘極電極部MG側注入到氮化矽膜107（電荷累積部）以實行消除（FN穿隧方式）。像這樣，藉由將電洞從記憶體閘極電極部MG注入到氮化矽膜107（電荷累積部），便可對記憶體閘極電極部MG所連接的記憶體單元一併實行消除。
之後，利用驗證動作（St3）驗證記憶體單元是否到達所期望的閾値。當並未到達所期望的閾値時，再度實行加熱脈衝的施加（St1）以及消除脈衝的施加（St2）。像這樣，重複加熱脈衝的施加（St1）、消除脈衝的施加（St2）以及驗證（St3），直到到達所期望的閾値為止。當到達所期望的閾値時，消除便結束。
像這樣，在本實施態樣中亦同，在消除動作時，由於設置了施加加熱脈衝的步驟（St1），故與實施態樣1的情況同樣，可提高消除速度。
另外，藉由將記憶體閘極電極部MG加熱，便可與實施態樣1的情況同樣，利用上層絶緣膜以及下層絶緣膜的劣化的熱回復，或是電子或電洞的局部分布化的修正，提高消除特性、寫入特性或保持特性。
另外，在本實施態樣中，與實施態樣1同樣，係以個別的步驟施加加熱脈衝與消除脈衝，惟在本實施態樣中，亦可與實施態樣2同樣，施加加熱兼消除脈衝。另外，亦可與實施態樣3同樣，改變加熱用電流的流向。再者，亦可與實施態樣6同樣，藉由使電流流過消除對象的記憶體閘極電極部MG附近的記憶體閘極電極部MG，而促進消除對象的記憶體閘極電極部MG的加熱。
像這樣，在本實施態樣的半導體裝置（1電晶體型的MONOS記憶體）中，亦可藉由應用上述實施態樣的各構成（加熱步驟），而達到各個實施態樣的功效。
（實施態樣9） 在實施態樣1中，係在消除動作時施加加熱脈衝，惟亦可在寫入動作時施加加熱脈衝。在本實施態樣的寫入動作中，包含使電流流過記憶體閘極電極部MG，而將記憶體閘極電極部MG加熱的動作（步驟）。亦即，如前所述的，藉由利用記憶體閘極電極部MG的兩側的電壓供給電路VS，對線狀的記憶體閘極電極部MG的兩端部（1S、2S）施加相異的電位，而將記憶體閘極電極部MG加熱。
以下，一邊參照圖式一邊針對本實施態樣的半導體裝置進行説明。另外，就半導體裝置的構造以及動作而言，與實施態樣1的情況相同的構造以及動作，其説明省略。因此，主要係針對寫入動作在以下進行説明。
圖46，係以示意方式表示本實施態樣的寫入動作的剖面圖。另外，在本實施態樣中，複數個記憶體單元亦形成陣列狀，與實施態樣1（圖7、圖8）同樣，係顯示出複數個記憶體單元區域MA（MA1－1、MA1－2、MA2－1、MA2－2）。記憶體單元區域MA，例如，係由m個×n個的記憶體單元所構成。在此，一邊也參照圖7一邊進行説明。
首先，施加加熱脈衝（St1）。因此，令開關電路SC11－1有效化（enable），並令開關電路SC21－1有效化（enable，參照圖7、圖8）。
然後，例如，如圖46（St1）所示的，令選擇單元的記憶體閘極電極部MG所連接的開關元件SW1導通（on），並令開關元件SW2導通（on）。然後，對記憶體單元區域MA的記憶體閘極電極部MG的端部1S施加第1電位（例如1V）的電壓，並對記憶體閘極電極部MG的端部2S施加比第1電位更低的第2電位（例如0V）的電壓。藉此，便可使電流流過記憶體單元區域MA的被選擇的記憶體閘極電極部MG，進而產生焦耳熱。藉此，便可將記憶體單元區域MA的選擇單元加熱。
接著，施加SSI脈衝（St2）。例如，在實施態樣1中，如一邊參照圖10一邊説明的，對記憶體閘極電極部MG施加9.5V的電壓，對控制閘極電極部CG施加0.9V的電壓，對記憶體閘極電極部MG側的源極區域MS施加5.7V，對控制閘極電極部CG側的汲極區域MD施加比源極區域更低的電位，例如0.3V [ 圖46（St2）]。半導體基板100（p型井PW）為0V。藉此，對記憶體閘極電極部MG的控制閘極電極部CG側的端部集中地實行電子的注入。
之後，利用驗證動作（St3）驗證記憶體單元是否到達所期望的閾値。當並未到達所期望的閾値時，再度施加加熱脈衝，然後施加SSI脈衝。像這樣，重複驗證、加熱脈衝的施加，以及SSI脈衝的施加，直到到達所期望的閾値為止。當到達所期望的閾値時，寫入便結束。
另外，在本實施態樣中，與實施態樣1同樣，係以個別的步驟施加加熱脈衝與SSI脈衝，惟在本實施態樣中，亦可與實施態樣2同樣，施加加熱兼SSI脈衝。另外，亦可與實施態樣3同樣，改變加熱用電流的流向。另外，亦可與實施態樣4、5同樣，對控制閘極電極部CG施加加熱脈衝。
像這樣，在本實施態樣中，在寫入動作時，由於設置了施加加熱脈衝的步驟（St1），故可利用寫入動作時的加熱消除注入到中層絶緣膜（電荷累積部，107）的電子的局部分布化，使電荷（電子、電洞）的分布均一化。因此，可使寫入特性或保持特性提高。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於上述實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
例如，在上述實施態樣中，閘極電極部的端部（1S、2S），並非必須為最外端，亦可位於從閘極電極部的最外端算起到既定距離的內側。另外，亦可將閘極電極部部分加熱。例如，亦可以閘極電極部的中間的部分為端部（1S），以離開該端部既定距離的位置為端部（2S），藉由使電流流過該等端部之間而將閘極電極部加熱，並利用熱傳導將閘極電極部整體加熱。
［附註1］ 一種半導體裝置，其特徵為包含：第1記憶體單元陣列區域與第2記憶體單元陣列區域，其設置於半導體基板；第1電壓供給電路，其配置在該第1記憶體單元陣列區域的一側；第2電壓供給電路，其配置在該第1記憶體單元陣列區域的另一側，且配置在該第1記憶體單元陣列區域與該第2記憶體單元陣列區域之間；第1開關電路，其配置在該第1記憶體單元陣列區域與第1電壓供給電路之間；第2開關電路，其配置在該第1記憶體單元陣列區域與第2電壓供給電路之間；複數個閘極電極部，其設置於該第1記憶體單元陣列區域；以及絶緣膜，其分別配置在該複數個閘極電極部與該半導體基板之間，且在其內部具有電荷累積部；該複數個閘極電極部，各自從第1端向第2端，沿著第1方向延伸；第1開關電路，具有設置在該複數個閘極電極部的各自的該第1端與該第1電壓供給區域之間的複數個第1開關元件；第2開關電路，具有設置在該複數個閘極電極部的各自的該第2端與該第2電壓供給區域之間的複數個第2開關元件。
［附註2］ 如附註1所記載的半導體裝置，其中，藉由令該第1開關電路以及該第2開關電路有效化，對該複數個閘極電極部其中至少1個閘極電極部的該第1端施加第1電位，並對該第2端施加比該第1電位更低的第2電位，以使電流在該閘極電極部的延伸方向上流動；藉由將電洞從該閘極電極部注入到該電荷累積部，以將該電荷累積部所累積的電子消除。
［附註3］ 如附註2所記載的半導體裝置，其中，藉由對該閘極電極部施加第3電位以上的消除電位，以實行從該閘極電極部到該電荷累積部的該電洞的注入。
［附註4］ 如附註3所記載的半導體裝置，其中，該第1電位以及該第2電位的施加，在第1期間實行；該第3電位以上的消除電位之施加，在該第1期間之後的第2期間實行。
［附註5］ 如附註3所記載的半導體裝置，其中，該第1電位以及該第2電位，係在該第3電位以上的電位；藉由使電流在該閘極電極部的延伸方向上流動，同時將電洞從該閘極電極部注入到該電荷累積部，以將該電荷累積部所累積的電子消除。
［附註6］ 如附註5所記載的半導體裝置，其中，該第1電位以及該第2電位的施加，在第1期間實行；藉由在該第1期間之後的第2期間中，對該閘極電極部的該第1端施加該第2電位，並對該閘極電極部的該第2端施加該第1電位，以使電流在與該第1期間的情況相反的方向上流動。
［附註7］ 一種半導體裝置，其特徵為包含：第1記憶體單元陣列區域與第2記憶體單元陣列區域，其設置於半導體基板；第1電壓供給電路，其配置在該第1記憶體單元陣列區域的一側；第2電壓供給電路，其配置在該第1記憶體單元陣列區域的另一側，且配置在該第1記憶體單元陣列區域與該第2記憶體單元陣列區域之間；第1開關電路，其配置在該第1記憶體單元陣列區域與第1電壓供給電路之間；第2開關電路，其配置在該第1記憶體單元陣列區域與第2電壓供給電路之間；複數個第1閘極電極部，其設置於該第1記憶體單元陣列區域；複數個第2閘極電極部，其以分別與該複數個第1閘極電極部隔著第1絶緣膜的方式配置；以及第2絶緣膜，其分別配置在該複數個第2閘極電極部與該半導體基板之間，且在其內部具有電荷累積部；該複數個第2閘極電極部，各自從第1端向第2端，沿著第1方向延伸；第1開關電路，具有設置在該複數個第2閘極電極部的各自的該第1端與該第1電壓供給區域之間的複數個第1開關元件；第2開關電路，具有設置在該複數個第2閘極電極部的各自的該第2端與該第2電壓供給區域之間的複數個第2開關元件。
［附註8］ 如附註7所記載的半導體裝置，其中，藉由令該第1開關電路以及該第2開關電路有效化，對該複數個第2閘極電極部其中至少1個第2閘極電極部的該第1端施加第1電位，並對該第2端施加比該第1電位更低的第2電位，以使電流在該第2閘極電極部的延伸方向上流動；藉由將電洞從該第2閘極電極部注入到該電荷累積部，以將該電荷累積部所累積的電子消除。
［附註9］ 如附註8所記載的半導體裝置，其中，藉由對該第2閘極電極部施加第3電位以上的消除電位，以實行從該第2閘極電極部到該電荷累積部的該電洞的注入。
［附註10］ 如附註7所記載的半導體裝置，其中，該第2絶緣膜，具有下層膜、作為該電荷累積部的中層膜以及上層膜；該上層膜，具有含氮膜。
［附註11］ 如附註10所記載的半導體裝置，其中，該上層膜，具有：形成在該中層膜上的氮氧化矽膜、形成在該氮氧化矽膜上的氮化矽膜，以及形成在該氮化矽膜上的氧化矽膜。
［附註12］ 如附註9所記載的半導體裝置，其中，該第1電位以及該第2電位的施加，在第1期間實行；該第3電位以上的消除電位之施加，在該第1期間之後的第2期間實行。
［附註13］ 如附註9所記載的半導體裝置，其中，該第1電位以及該第2電位，係在該第3電位以上的電位；藉由使電流在該第2閘極電極部的延伸方向上流動，同時將電洞從該第2閘極電極部注入到該電荷累積部，以將該電荷累積部所累積的電子消除。
［附註14］ 如附註9所記載的半導體裝置，其中，該第1電位以及該第2電位的施加，在第1期間實行；藉由在該第1期間之後的第2期間中，對該第2閘極電極部的該第1端施加該第2電位，並對該第2閘極電極部的該第2端施加該第1電位，以使電流在與該第1期間的情況相反的方向上流動。
［附註15］ 一種半導體裝置，其特徵為包含：第1記憶體單元陣列區域與第2記憶體單元陣列區域，其設置於半導體基板；第1電壓供給電路，其配置在該第1記憶體單元陣列區域的一側；第2電壓供給電路，其配置在該第1記憶體單元陣列區域的另一側，且配置在該第1記憶體單元陣列區域與該第2記憶體單元陣列區域之間；第1開關電路，其配置在該第1記憶體單元陣列區域與第1電壓供給電路之間；第2開關電路，其配置在該第1記憶體單元陣列區域與第2電壓供給電路之間；複數個第1閘極電極部，其設置於該第1記憶體單元陣列區域；複數個第2閘極電極部，其以分別與該複數個第1閘極電極部隔著第1絶緣膜的方式配置；以及第2絶緣膜，其分別配置在該複數個第2閘極電極部與該半導體基板之間，且在其內部具有電荷累積部；該複數個第1閘極電極部，各自從第1端向第2端，沿著第1方向延伸；第1開關電路，具有設置在該複數個第1閘極電極部的各自的該第1端與該第1電壓供給區域之間的複數個第1開關元件；第2開關電路，具有設置在該複數個第1閘極電極部的各自的該第2端與該第2電壓供給區域之間的複數個第2開關元件。
［附註16］ 如附註15所記載的半導體裝置，其中，藉由令該第1開關電路以及該第2開關電路有效化，對該複數個第1閘極電極部其中至少1個第1閘極電極部的該第1端施加第1電位，並對該第2端施加比該第1電位更低的第2電位，以使電流在該第1閘極電極部的延伸方向上流動；藉由將電洞從該第2閘極電極部注入到該電荷累積部，以將該電荷累積部所累積的電子消除。
［附註17］ 如附註16所記載的半導體裝置，其中，藉由對該第2閘極電極部施加第3電位以上的消除電位，以實行從該第2閘極電極部到該電荷累積部的該電洞的注入。
［附註18］ 如附註15所記載的半導體裝置，其中，該第2絶緣膜，具有下層膜、作為該電荷累積部的中層膜以及上層膜；該上層膜，具有含氮膜。
［附註19］ 如附註18所記載的半導體裝置，其中，該上層膜，具有：形成在該中層膜上的氮氧化矽膜、形成在該氮氧化矽膜上的氮化矽膜，以及形成在該氮化矽膜上的氧化矽膜。
［附註20］ 如附註17所記載的半導體裝置，其中，藉由對該第2閘極電極部的第1端施加第4電位，並對該第2閘極電極部的第2端施加比該第4電位更低的第5電位，以使電流在該第2閘極電極部的延伸方向上流動；該第4電位以及該第5電位，係在該第3電位以上的電位。
100‧‧‧半導體基板
1001‧‧‧控制電路
10010‧‧‧電源電路
10011‧‧‧電流調整電路
1002‧‧‧輸入輸出電路
1003‧‧‧位址緩衝器
1004‧‧‧行解碼器
1005‧‧‧列解碼器
1006‧‧‧驗證感測放大器電路
1007‧‧‧高速讀取感測放大器電路
1008‧‧‧寫入電路
1009‧‧‧記憶體單元陣列
103‧‧‧元件分離區域
106‧‧‧下層絶緣膜
107‧‧‧中層絶緣膜
108‧‧‧上層絶緣膜
108a‧‧‧氮氧化矽膜
108b‧‧‧氮化矽膜
108c‧‧‧氧化矽膜
109‧‧‧導電性膜
111a‧‧‧n－型半導體區域
111b‧‧‧n＋型半導體區域
113‧‧‧絶緣膜
119a‧‧‧n－型半導體區域
119b‧‧‧n＋型半導體區域
124‧‧‧氧化矽膜
125‧‧‧配線
1S‧‧‧端部
2S‧‧‧端部
a‧‧‧界面位準分量
A‧‧‧邏輯部
A-A、B-B、C-C、D-D‧‧‧剖面線
B‧‧‧記憶體部
b‧‧‧電荷擴散分量
C‧‧‧半導體裝置
c‧‧‧穿透到MG
CCA‧‧‧區域
CG（CG1、CG2、CG3、CG4、CGn）‧‧‧控制閘極電極部
Drain1、Drain2、Drain3、Drain4‧‧‧汲極線
h‧‧‧電洞
i‧‧‧電流
MA（MA1－1、MA1－2、MA2－1、MA2－2）‧‧‧記憶體單元區域
MC‧‧‧記憶體單元
MD‧‧‧汲極區域
MG（MG1、MG2、MG3、MG4、MGn）‧‧‧記憶體閘極電極部
ML1、ML2、ML3、ML4‧‧‧配線
MMA‧‧‧區域
MS‧‧‧源極區域
MV‧‧‧既定電位
ONO‧‧‧絶緣膜
PA‧‧‧區域
PW‧‧‧p型井
SBL‧‧‧源極位元線
SC1、SC2‧‧‧開關電路
SC11－1、SC21－1、SC11－2‧‧‧開關電路
SC12－1、SC22－1、SC12－2‧‧‧開關電路
SIL‧‧‧金屬矽化物膜
Source、Source1、Source2‧‧‧源極線
SP‧‧‧多晶矽膜
St1、St2、St3、St4‧‧‧步驟
SW‧‧‧側壁膜（側壁絶緣膜、側壁、側壁間隔件）
SW1、SW2‧‧‧開關元件
SW11～SW1n、SW21～SW2n‧‧‧開關元件
SWC11～SWC1n、SWC21～SWC2n‧‧‧開關元件
VS、VS1－1、VS1－2、VS2－1、VS2－2‧‧‧電壓供給電路
VSA、VSA1－1、VSA1－2、VSA2－1、VSA2－2‧‧‧電壓供給電路區域
VSSL‧‧‧接地電位線
WL‧‧‧字元線
X、Y、Z‧‧‧方向
[圖1] 係表示實施態樣1的半導體裝置的剖面圖。 [圖2] 係表示實施態樣1的半導體裝置的剖面圖。 [圖3] 係表示實施態樣1的半導體裝置的剖面圖。 [圖4] 係表示實施態樣1的半導體裝置的記憶體陣列的俯視圖。 [圖5] 係表示實施態樣1的半導體裝置的記憶體陣列的電路圖。 [圖6] 係表示實施態樣1的半導體裝置的構造例的方塊圖。 [圖7] 係表示實施態樣1的半導體裝置的記憶體陣列的構造的方塊圖。 [圖8] 係表示實施態樣1的半導體裝置的記憶體陣列的一部分的構造的方塊圖。 [圖9] 係以示意方式表示實施態樣1的讀取動作的剖面圖。 [圖10] 係以示意方式表示實施態樣1的寫入動作的剖面圖。 [圖11] 係表示從寫入開始到寫入結束的流程的圖式。 [圖12] 係表示寫入脈衝的第1例的圖式。 [圖13] 係表示寫入脈衝的第2例的圖式。 [圖14] 係表示實施態樣1的從開始消除到結束消除的流程的圖式。 [圖15] 係以示意方式表示實施態樣1的消除動作的剖面圖。 [圖16] 係表示消除脈衝的第1例的圖式。 [圖17] 係表示消除脈衝的第2例的圖式。 [圖18] 係表示當應用了施加加熱脈衝的步驟時記憶體單元的消除特性的圖式。 [圖19] 係表示FN穿隧方式的消除特性的溫度變化的圖式。 [圖20] (A)(B)係表示伴隨改寫的保持特性的降低情況的圖式。 [圖21] 係表示實施態樣2的從開始消除到結束消除的流程的圖式。 [圖22] 係以示意方式表示實施態樣2的消除動作的剖面圖。 [圖23] 係表示實施態樣3的從開始消除到結束消除的流程的圖式。 [圖24] 係以示意方式表示實施態樣3的消除動作的剖面圖。 [圖25] 係表示實施態樣4的半導體裝置的記憶體陣列的構造的方塊圖。 [圖26] 係以示意方式表示實施態樣4的消除動作的剖面圖。 [圖27] 係以示意方式表示實施態樣4的消除動作的剖面圖。 [圖28] 係表示實施態樣5的半導體裝置的記憶體陣列的構造的方塊圖。 [圖29] 係以示意方式表示實施態樣5的消除動作的剖面圖。 [圖30] 係表示實施態樣6的半導體裝置的記憶體陣列的構造的方塊圖。 [圖31] 係以示意方式表示實施態樣6的消除動作的剖面圖。 [圖32] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖。 [圖33] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖，且係接續圖32的半導體裝置的製造步驟的剖面圖。 [圖34] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖。 [圖35] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖，且係接續圖33的半導體裝置的製造步驟的剖面圖。 [圖36] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖，且係接續圖35的半導體裝置的製造步驟的剖面圖。 [圖37] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖，且係接續圖36的半導體裝置的製造步驟的剖面圖。 [圖38] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖，且係接續圖37的半導體裝置的製造步驟的剖面圖。 [圖39] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖，且係接續圖38的半導體裝置的製造步驟的剖面圖。 [圖40] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖，且係接續圖39的半導體裝置的製造步驟的剖面圖。 [圖41] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖，且係接續圖40的半導體裝置的製造步驟的剖面圖。 [圖42] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖，且係接續圖41的半導體裝置的製造步驟的剖面圖。 [圖43] 係表示實施態樣7的半導體裝置的製造步驟的剖面圖，且係接續圖42的半導體裝置的製造步驟的剖面圖。 [圖44] 係表示實施態樣8的半導體裝置的剖面圖。 [圖45] 係表示1電晶體型的MONOS的記憶體單元陣列的一例的電路圖。 [圖46] 係以示意方式表示實施態樣9的寫入動作的剖面圖。
106‧‧‧下層絶緣膜
107‧‧‧中層絶緣膜
108‧‧‧上層絶緣膜
113‧‧‧絶緣膜
1S‧‧‧端部
2S‧‧‧端部
CG‧‧‧控制閘極電極部
h‧‧‧電洞
i‧‧‧電流
MD‧‧‧汲極區域
MG‧‧‧記憶體閘極電極部
MS‧‧‧源極區域
ONO‧‧‧絶緣膜
St1、St2‧‧‧步驟
SW1、SW2‧‧‧開關元件
VS1-1、VS1-2‧‧‧電壓供給電路

Claims (20)

  1. 一種半導體裝置，包含： 記憶體單元，具有： 閘極電極部，配置在半導體基板的上方；以及 絶緣膜，形成在該閘極電極部與該半導體基板之間，且在其內部具有電荷累積部； 藉由對該閘極電極部的第1端施加第1電位，並對該閘極電極部的第2端施加比該第1電位更低的第2電位，以使電流在該閘極電極部的延伸方向上流動； 藉由將電洞從該閘極電極部注入到該電荷累積部，以將該電荷累積部所累積的電子消除。
  2. 如申請專利範圍第1項之半導體裝置，其中， 藉由對該閘極電極部施加第3電位以上的消除電位，以實行從該閘極電極部往該電荷累積部的該電洞的注入。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第1電位以及該第2電位的施加，係在第1期間實行； 該第3電位以上的消除電位之施加，係在該第1期間之後的第2期間實行。
  4. 如申請專利範圍第2項之半導體裝置，其中， 該第1電位以及該第2電位，係在該第3電位以上的電位； 藉由一面使電流在該閘極電極部的延伸方向上流動，一面將電洞從該閘極電極部注入到該電荷累積部，而將該電荷累積部所累積的電子消除。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該第1電位以及該第2電位的施加，係在第1期間實行； 藉由在該第1期間之後的第2期間中，對該閘極電極部的該第1端施加該第2電位，並對該閘極電極部的該第2端施加該第1電位，以使電流在與該第1期間的情況相反的方向上流動。
  6. 一種半導體裝置，其特徵為包含： 記憶體單元，其具有： 半導體基板； 第1閘極電極部，配置在該半導體基板的上方； 第2閘極電極部，以在該半導體基板的上方與該第1閘極電極部相鄰的方式配置； 第1絶緣膜，其形成在該第1閘極電極部與該半導體基板之間；以及 第2絶緣膜，其形成在該第2閘極電極部與該半導體基板之間以及該第1閘極電極部與該第2閘極電極部之間，且在其內部具有電荷累積部； 藉由對該第2閘極電極部的第1端施加第1電位，並對該第2閘極電極部的第2端施加比該第1電位更低的第2電位，而使電流在該第2閘極電極部的延伸方向上流動； 藉由將電洞從該第2閘極電極部注入到該電荷累積部，而將該電荷累積部所累積的電子消除。
  7. 如申請專利範圍第6項之半導體裝置，其中， 藉由對該第2閘極電極部施加第3電位以上的消除電位，以實行從該第2閘極電極部到該電荷累積部的該電洞之注入。
  8. 如申請專利範圍第7項之半導體裝置，其中， 該第2絶緣膜，具有下層膜、作為該電荷累積部的中層膜以及上層膜； 該上層膜，具有含氮膜。
  9. 如申請專利範圍第8項之半導體裝置，其中， 該上層膜，具有：形成在該中層膜上的氮氧化矽膜、形成在該氮氧化矽膜上的氮化矽膜，以及形成在該氮化矽膜上的氧化矽膜。
  10. 如申請專利範圍第7項之半導體裝置，其中， 該第1電位以及該第2電位的施加，係在第1期間實行； 該第3電位以上的消除電位之施加，係在該第1期間之後的第2期間實行。
  11. 如申請專利範圍第7項之半導體裝置，其中， 該第1電位以及該第2電位，係在該第3電位以上的電位； 藉由一面使電流在該第2閘極電極部的延伸方向上流動，一面將電洞從該第2閘極電極部注入到該電荷累積部，而將該電荷累積部所累積的電子消除。
  12. 如申請專利範圍第11項之半導體裝置，其中， 該第1電位以及該第2電位的施加，係在第1期間實行； 藉由在該第1期間之後的第2期間中，對該第2閘極電極部的該第1端施加該第2電位，並對該第2閘極電極部的該第2端施加該第1電位，而使電流在與該第1期間的情況相反的方向上流動。
  13. 一種半導體裝置，其特徵為包含： 記憶體單元，其包含： 半導體基板； 第1閘極電極部，配置在該半導體基板的上方； 第2閘極電極部，以在該半導體基板的上方與該第1閘極電極部相鄰的方式配置； 第1絶緣膜，形成在該第1閘極電極部與該半導體基板之間；以及 第2絶緣膜，形成在該第2閘極電極部與該半導體基板之間以及該第1閘極電極部與該第2閘極電極部之間，且在其內部具有電荷累積部； 藉由對該第1閘極電極部的第1端施加第1電位，並對該第1閘極電極部的第2端施加比該第1電位更低的第2電位，而使電流在該第1閘極電極部的延伸方向上流動； 藉由將電洞從該第2閘極電極部注入到該電荷累積部，而將該電荷累積部所累積的電子消除。
  14. 如申請專利範圍第13項之半導體裝置，其中， 藉由對該第2閘極電極部施加第3電位以上的消除電位，以實行從該第2閘極電極部到該電荷累積部的該電洞的注入。
  15. 如申請專利範圍第14項之半導體裝置，其中， 該第2絶緣膜，具有下層膜、作為該電荷累積部的中層膜以及上層膜； 該上層膜，具有含氮膜。
  16. 如申請專利範圍第15項之半導體裝置，其中， 該上層膜，具有：形成在該中層膜上的氮氧化矽膜、形成在該氮氧化矽膜上的氮化矽膜，以及形成在該氮化矽膜上的氧化矽膜。
  17. 如申請專利範圍第14項之半導體裝置，其中， 藉由對該第2閘極電極部的該第1端施加第4電位，並對該第2閘極電極部的該第2端施加比該第4電位更低的第5電位，而使電流在該第2閘極電極部的延伸方向上流動； 該第4電位以及該第5電位，係在該第3電位以上的電位。
  18. 一種半導體裝置，包含： 複數個記憶體單元，其具有： 閘極電極部，其配置在一半導體基板的上方；以及 絶緣膜，其形成在該閘極電極部與該半導體基板之間，且在其內部具有電荷累積部； 在該複數個記憶體單元之中，第1記憶體單元的該閘極電極部與第2記憶體單元的該閘極電極部以相鄰的方式設置； 藉由對該第1記憶體單元的該閘極電極部的第1端施加第1電位，並對第2端施加比該第1電位更低的第2電位，而使電流在該第1記憶體單元的該閘極電極部的延伸方向上流動； 藉由將電洞從該第2記憶體單元的該閘極電極部注入到該電荷累積部，而將該電荷累積部所累積的電子消除。
  19. 如申請專利範圍第18項之半導體裝置，其中， 藉由對該第2記憶體單元的該閘極電極部施加第3電位以上的消除電位，以實行從該第2記憶體單元的該閘極電極部到該電荷累積部的該電洞的注入。
  20. 一種半導體裝置的驅動方法，該半導體裝置包含記憶體單元，該記憶體單元具有： 閘極電極部，其配置在一半導體基板的上方；以及 絶緣膜，其形成在該閘極電極部與該半導體基板之間，且在其內部具有電荷累積部； 該半導體裝置的驅動方法包含以下步驟： （a）藉由對該閘極電極部的第1端施加第1電位，並對該閘極電極部的第2端施加比該第1電位更低的第2電位，而使電流在該閘極電極部的延伸方向上流動；以及 （b）藉由將電洞從該閘極電極部注入到該電荷累積部，而將該電荷累積部所累積的電子消除。
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