CN106298933A - 半导体装置及半导体装置的驱动方法 - Google Patents

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冈田大介
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Abstract

本发明涉及一种半导体装置及半导体装置的驱动方法，提高具有非易失性存储器的半导体装置的特性。向非易失性存储器的存储器栅极电极部(MG)的端部(1S)施加第一电位1V，向存储器栅极电极部(MG)的端部(2S)施加比第一电位1V低的第二电位0V，由此使电流i沿存储器栅极电极部(MG)的延伸方向流动(St1)，然后，从存储器栅极电极部(MG)向其下方的电荷蓄积部注入空穴(h)，由此将蓄积于电荷蓄积部的电子消去(St2)。这样，通过使电流在存储单元区域(MA)的存储器栅极电极部(MG)中流动，能够产生焦耳热而对存储单元进行加热。

Description

半导体装置及半导体装置的驱动方法
技术领域
本发明涉及半导体装置及半导体装置的驱动方法，例如，能够良好地利用于具有非易失性存储单元的半导体装置。
背景技术
作为非易失性存储器的一种，有时使用由使用了MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)膜的分裂栅型单元构成的存储单元。此时，存储单元由具有控制栅极电极的控制晶体管和具有存储器栅极电极的存储器晶体管这两个MISFET构成。
例如，在专利文献1(日本特开2005-277032号公报)中公开了非易失性半导体存储器装置的电荷注入方法。具体而言，公开了一种电荷注入方法，包含：使半导体基板和源极/漏极区域的另一方感应出与第一电荷为相反极性的第二电荷，并将第二电荷向电荷蓄积层注入，由此进行数据的消去的消去步骤；使电流流向电荷蓄积层的附近的导电层而对电荷蓄积层进行加热，进行蓄积于该电荷蓄积层的电荷的再配置的加热步骤。
另外，在专利文献2(日本特开2013-93546号公报)中公开了一种非易失性存储器，具有：形成在控制栅极电极与半导体基板之间的绝缘膜；形成在存储器栅极电极与半导体基板之间及控制栅极电极与存储器栅极电极之间且其内部具有电荷蓄积部的绝缘膜。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2005-277032号公报
【专利文献2】日本特开2013-93546号公报
发明内容
【发明要解决的课题】
本发明者从事于上述那样的具有非易失性存储单元的半导体装置的研究开发，研究了从存储器栅极(MG)注入空穴来消去蓄积电荷的FN(Fowler-Nordheim)消去方式。这种情况下，注入空穴传导机构(PF(Pool-Frenkel)传导)存在温特(温度特性)，知晓了低温下的消去特性劣化。
因此，希望开发一种具有即使在低温时消去特性也良好的非易失性存储单元的半导体装置。
其他的课题和新特征根据本说明书的记述及附图而明确可知。
【用于解决课题的方案】
在本申请公开的实施方式中，若简单说明代表性的概要，则如下所述。
在本申请中公开的一实施方式所示的半导体装置向栅极电极部的第一端施加第一电位，向栅极电极部的第二端施加比第一电位低的第二电位，由此使电流沿栅极电极部的延伸方向流动，或者在流动之后，从栅极电极部向其下方的电荷蓄积部注入空穴，由此将蓄积于电荷蓄积部的电子消去。
在本申请中公开的一实施方式所示的半导体装置的驱动方法包含：(a)向栅极电极部的第一端施加第一电位，向栅极电极部的第二端施加比第一电位低的第二电位，由此使电流沿栅极电极部的延伸方向流动的工序；(b)从栅极电极部向电荷蓄积部注入空穴，由此将蓄积于电荷蓄积部的电子消去的工序。另外，可以同时进行(a)的工序和(b)的工序。
【发明效果】
根据在本申请中公开的代表性的实施方式所示的半导体装置，能够提高半导体装置的特性。
根据在本申请中公开的代表性的实施方式所示的半导体装置的驱动方法，能够提高半导体装置的驱动特性。
附图说明
图1是表示实施方式1的半导体装置的剖视图。
图2是表示实施方式1的半导体装置的剖视图。
图3是表示实施方式1的半导体装置的剖视图。
图4是表示实施方式1的半导体装置的存储器阵列的俯视图。
图5是表示实施方式1的半导体装置的存储器阵列的电路图。
图6是表示实施方式1的半导体装置的构成例的框图。
图7是表示实施方式1的半导体装置的存储器阵列的结构的框图。
图8是表示实施方式1的半导体装置的存储器阵列的一部分的结构的框图。
图9是示意性地表示实施方式1的读取动作的剖视图。
图10是示意性地表示实施方式1的写入动作的剖视图。
图11是表示从写入开始至写入结束的流程的图。
图12是表示写入脉冲的第一例的图。
图13是表示写入脉冲的第二例的图。
图14是表示实施方式1的从消去开始至消去结束的流程的图。
图15是示意性地表示实施方式1的消去动作的剖视图。
图16是表示消去脉冲的第一例的图。
图17是表示消去脉冲的第二例的图。
图18是表示应用了施加加热脉冲的步骤的情况的存储单元的消去特性的坐标图。
图19是表示FN通道方式的消去特性的温度变化的坐标图。
图20是表示伴随着改写的保留特性的下降的坐标图。
图21是表示实施方式2的从消去开始至消去结束的流程的图。
图22是示意性地表示实施方式2的消去动作的剖视图。
图23是表示实施方式3的从消去开始至消去结束的流程的图。
图24是示意性地表示实施方式3的消去动作的剖视图。
图25是表示实施方式4的半导体装置的存储器阵列的结构的框图。
图26是示意性地表示实施方式4的消去动作的剖视图。
图27是示意性地表示实施方式4的消去动作的剖视图。
图28是表示实施方式5的半导体装置的存储器阵列的结构的框图。
图29是示意性地表示实施方式5的消去动作的剖视图。
图30是表示实施方式6的半导体装置的存储器阵列的结构的框图。
图31是示意性地表示实施方式6的消去动作的剖视图。
图32是表示实施方式7的半导体装置的制造工序的剖视图。
图33是表示实施方式7的半导体装置的制造工序的剖视图，是接续图32而表示半导体装置的制造工序的剖视图。
图34是表示实施方式7的半导体装置的制造工序的剖视图。
图35是表示实施方式7的半导体装置的制造工序的剖视图，是接续图33而表示半导体装置的制造工序的剖视图。
图36是表示实施方式7的半导体装置的制造工序的剖视图，是接续图35而表示半导体装置的制造工序的剖视图。
图37是表示实施方式7的半导体装置的制造工序的剖视图，是接续图36而表示半导体装置的制造工序的剖视图。
图38是表示实施方式7的半导体装置的制造工序的剖视图，是接续图37而表示半导体装置的制造工序的剖视图。
图39是表示实施方式7的半导体装置的制造工序的剖视图，是接续图38而表示半导体装置的制造工序的剖视图。
图40是表示实施方式7的半导体装置的制造工序的剖视图，是接续图39而表示半导体装置的制造工序的剖视图。
图41是表示实施方式7的半导体装置的制造工序的剖视图，是接续图40而表示半导体装置的制造工序的剖视图。
图42是表示实施方式7的半导体装置的制造工序的剖视图，是接续图41而表示半导体装置的制造工序的剖视图。
图43是表示实施方式7的半导体装置的制造工序的剖视图，是接续图42而表示半导体装置的制造工序的剖视图。
图44是表示实施方式8的半导体装置的剖视图。
图45是表示单晶体管型的MONOS的存储单元阵列的一例的电路图。
图46是示意性地表示实施方式9的消去动作的剖视图。
附图标记说明
100 半导体基板
103 元件分离区域
106 下层绝缘膜
107 中层绝缘膜
108 上层绝缘膜
108a 氮氧化硅膜
108b 氮化硅膜
108c 氧化硅膜
109 导电性膜
111a n- 型半导体区域
111b n+ 型半导体区域
113 绝缘膜
119a n- 型半导体区域
119b n+ 型半导体区域
124 氧化硅膜
125 配线
1001 控制电路
1002 输入输出电路
1003 地址缓冲器
1004 行译码器
1005 列译码器
1006 验证读出放大器电路
1007 高速读取读出放大器电路
1008 写入电路
1009 存储单元阵列
10010 电源电路
10011 电流修整电路
A 逻辑部
B 存储器部
C 半导体装置
CCA 区域
CG(CG1、CG2、CG3、CG4) 控制栅极电极部
h 空穴
i 电流
MA(MA1-1、MA1-2、MA2-1、MA2-2) 存储单元区域
MD 漏极区域
MG(MG1、MG2、MG3、MG4) 存储器栅极电极部
ML1、ML2、ML3、ML4 配线
MMA 区域
MS 源极区域
ONO 绝缘膜
PW p 型阱
1S 端部
2S 端部
SIL 金属硅化物膜
SP 聚硅膜
SW 侧壁膜(侧壁绝缘膜、侧壁、侧壁间隔件)
SC1、SC2 开关电路
SC11-1、SC21-1、SC11-2 开关电路
SC12-1、SC22-1、SC12-2 开关电路
SW1、SW2 开关元件
SW11～SW1n、SW21～SW2n 开关元件
SWC11～SWC1n、SWC21～SWC2n 开关元件
VS、VS1-1、VS1-2、VS2-1、VS2-2 电压供给电路
VSA、VSA1-1、VSA1-2、VSA2-1、VSA2-2 电压供给电路区域
具体实施方式
在以下的实施方式中，为了简便起见，在必要时，分割成多个部分或实施方式进行说明，但是除了特别明示的情况之外，它们相互并非没有关系，一方处于另一方的一部分或全部的变形例、应用例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数目等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况及原理上明确限定为特定的个数的情况等之外，并不限定为该特定的数目，可以为特定的数目以上，也可以为特定的数目以下。
此外，在以下的实施方式中，其构成要素(也包括要素步骤等)除了特别明示的情况及原理上明确认为必须的情况等之外，未必需要。同样，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况及原理上明确认为不是这样的情况等之外，也包括实质上近似或类似于该形状等的情况等。这种情况关于上述数目等(包括个数、数值、量、范围等)也同样。
以下，基于附图而详细地说明实施方式。此外，在用于说明实施方式的全部图中，对于具有同一功能的构件标注同一或关联的符号，并省略其重复的说明。而且，在存在多个类似的构件(部位)的情况下，有时向总称的符号追加记号而表示个别或特定的部位。而且，在以下的实施方式中，除了特别需要时以外，原则上不重复同一或同样的部分的说明。
而且，在实施方式使用的附图中，即便是剖视图，为了便于观察附图，有时也会省略影线。而且，即便是俯视图，为了便于观察附图，有时也会添加影线。
而且，在剖视图及俯视图中，各部位的大小并不与实际设备对应，有时为了便于理解附图而相对大地显示特定的部位。另外，即使在剖视图与俯视图对应的情况下，有时也为了便于理解附图而相对大地显示特定的部位。
(实施方式1)
以下，参照附图而说明本实施方式的半导体装置的构造。本实施方式的半导体装置具有形成于存储单元区域MA的存储单元(存储器晶体管、控制晶体管)。在此所说的晶体管也称为MISFET(Metal Insulator Semiconductor Field Effect Transistor)。
(存储单元的构造说明)
图1～图3是表示本实施方式的半导体装置的剖视图。图4是表示本实施方式的半导体装置的存储器阵列的俯视图。例如，图1对应于图4的A-A剖面，图2对应于图4的B-B剖面、C-C剖面，图3对应于图4的D-D剖面。图5是表示本实施方式的半导体装置的存储器阵列的电路图。图6是表示本实施方式的半导体装置的构成例的框图。
如图1～图3所示，存储单元(存储器元件)由具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管构成。
具体而言，存储单元具有配置在半导体基板100(p型阱PW)的上方的控制栅极电极部CG和配置在半导体基板100(p型阱PW)的上方且与控制栅极电极部CG相邻的存储器栅极电极部MG。例如，控制栅极电极部CG及存储器栅极电极部MG分别由硅膜构成。而且，在该硅膜的上部形成有金属硅化物膜SIL。
存储单元还具有配置在控制栅极电极部CG与半导体基板100(p型阱PW)之间的绝缘膜113。绝缘膜113例如由氧化硅膜构成。
存储单元还具有配置在存储器栅极电极部MG与半导体基板100(p型阱PW)之间的绝缘膜ONO(106、107、108)。绝缘膜ONO例如由下层绝缘膜106、下层绝缘膜106的上方的中层绝缘膜107以及中层绝缘膜107的上方的上层绝缘膜108构成。中层绝缘膜107成为电荷蓄积部。下层绝缘膜106例如由氧化硅膜构成。中层绝缘膜107例如由氮化硅膜构成。上层绝缘膜108例如由形成在中层绝缘膜107上的氮氧化硅膜(108a)、形成在氮氧化硅膜(108a)上的氮化硅膜(108b)以及形成在氮化硅膜(108b)上的氧化硅膜(108c)的层叠膜构成(参照图36)。此外，也可以将上层绝缘膜108设为单层膜(例如，氮氧化硅膜等)。但是，通过使用上述层叠膜作为上层绝缘膜108，能够降低对于存储器栅极电极部MG的空穴注入的势垒，在后述的消去动作时，能够更有效地注入空穴。另外，可以将下层绝缘膜106设为层叠膜(例如，氧化硅膜/氮化硅膜/氧化硅膜)。
绝缘膜ONO(106、107、108)配置在存储器栅极电极部MG与半导体基板100(p型阱PW)之间及控制栅极电极部CG与存储器栅极电极部MG之间。
另外，存储单元还具有形成在半导体基板100的p型阱PW中的漏极区域MD及源极区域MS。另外，在存储器栅极电极部MG及控制栅极电极部CG的合成图案的侧壁部上形成有由绝缘膜构成的侧壁绝缘膜(侧壁、侧壁间隔件)SW。
漏极区域MD由n+型半导体区域119b和n-型半导体区域119a构成。n-型半导体区域119a形成为与控制栅极电极部CG的侧壁进行自匹配。另外，n+型半导体区域119b形成为与控制栅极电极部CG侧的侧壁绝缘膜SW的侧面进行自匹配，与n-型半导体区域119a相比，接合深度深且杂质浓度高。
源极区域MS由n+型半导体区域111b和n-型半导体区域111a构成。n-型半导体区域111a形成为与存储器栅极电极部MG的侧壁进行自匹配。而且，n+型半导体区域111b形成为与存储器栅极电极部MG侧的侧壁绝缘膜SW的侧面进行自匹配，与n-型半导体区域111a相比，接合深度深且杂质浓度高。
这样的由低浓度半导体区域及高浓度半导体区域构成的源极区域(或漏极区域)称为LDD(Lightly doped Drain)构造。
此外，在本说明书中，以动作时为基准来定义漏极区域MD及源极区域MS。将在后述的读取动作时施加低电压的半导体区域统一称为源极区域MS，将在读取动作时施加高电压的半导体区域统一称为漏极区域MD。
另外，在漏极区域MD(n+型半导体区域119b)、源极区域MS(n+型半导体区域111b)的上部形成有金属硅化物膜SIL。
另外，在存储单元上形成氧化硅膜124作为层间绝缘膜。在该氧化硅膜124上形成配线125等。
在此，图1所示的2个存储单元隔着源极区域MS而大致对称配置。此外，如后所述，在存储单元区域MA还配置有多个存储单元。例如，在图1所示的存储单元区域MA的左侧的存储单元的更左侧配置共有漏极区域MD的存储单元(未图示)。
将夹着该漏极区域MD而配置的控制栅极电极部CG间的区域设为区域CCA。而且，将夹着源极区域MS而配置的存储器栅极电极部MG间的区域设为区域MMA。在图1中，在区域MMA的两侧配置区域CCA。该区域MMA也包括沿着存储器栅极电极部MG的侧壁配置的绝缘膜ONO(106、107、108)的形成区域。
如上所述，以使共有的源极区域MS及共有的漏极区域MD交替配置的方式在图1中的左右方向(栅极长度方向)上配置多个存储单元，构成存储单元组(行)。而且，在与图1的纸面垂直的方向(栅极宽度方向)上也配置多个存储单元，构成存储单元组(列)。这样，多个存储单元形成为阵列状。以下，参照图4～图6，说明存储器阵列。
(存储器阵列)
如图4所示，存储单元的控制栅极电极部CG(CG1、CG2、CG3、CG4)和存储器栅极电极部MG(MG1、MG2、MG3、MG4)沿着Y方向(与A-A剖面部交叉的方向，图4的纸面纵方向)延伸。
另外，活性区域(影线部)呈沿X方向延伸的线状地设置多个，沿X方向延伸的各线通过沿Y方向延伸的连接部来连接。该活性区域由元件分离区域103划分，是p型阱PW的露出区域(参照图2、图3)。
相对于上述连接部呈对称地配置控制栅极电极部CG及存储器栅极电极部MG。在控制栅极电极部CG(CG1、CG2、CG3、CG4)侧的活性区域上设置接触部。以将沿X方向并列配置的接触部连接的方式沿X方向配置配线(ML1、ML2、ML3、ML4)。在上述连接部及连接部间设置源极区域MS。由此，该区域(连接部及连接部间)成为后述的源极线(Source1、Source2，参照图5)。另外，在上述接触部的下方设置漏极区域MD。由此，配线(ML1、ML2、ML3、ML4)成为后述的漏极线(Drain1、Drain2、Drain3、Drain4，参照图5)。
如图5所示，存储单元(存储器晶体管、控制晶体管)呈阵列状地配置于源极线(Source1、Source2)与漏极线(Drain1、Drain2、Drain3、Drain4)的交点。
如图6所示，存储单元阵列1009设置在存储器部B中。例如，由该存储器部B和逻辑部A构成本实施方式的半导体装置C。
存储器部B例如由控制电路1001、输入输出电路1002、地址缓冲器1003、行译码器1004、列译码器1005、验证读出放大器电路1006、高速读取读出放大器电路1007、写入电路1008、存储单元阵列1009及电源电路10010等构成。控制电路1001暂时存储并控制从逻辑部A输入的控制用信号。另外，控制电路1001进行存储单元阵列1009内的存储单元的控制栅极电极部CG及存储器栅极电极部MG的电位的控制。从存储单元阵列1009读取或向存储单元阵列1009写入的数据或程序数据等各种数据向输入输出电路1002输入输出。地址缓冲器1003暂时存储从逻辑部A输入的地址。在地址缓冲器1003分别连接有行译码器1004及列译码器1005。行译码器1004基于从地址缓冲器1003输出的行地址而进行译码，列译码器1005基于从地址缓冲器1003输出的列地址进行译码。验证读出放大器电路1006是消去/写入验证用的读出放大器，高速读取读出放大器电路1007是数据读取时使用的读取用读出放大器。写入电路1008闩锁经由输入输出电路1002输入的写入数据，进行数据写入的控制。电源电路10010由生成数据写入、消去、验证时等使用的各种电压的电压产生电路、及生成任意的电压值而向写入电路供给的电流修整电路10011等构成。
此外，图4～图6所示的结构是一例，本实施方式的半导体装置的结构并不限定于上述的情况。
图7是表示本实施方式的半导体装置的存储器阵列的结构的框图。图8是表示本实施方式的半导体装置的存储器阵列的一部分的结构的框图。
如图7及图8所示，存储单元阵列(1009)具有多个存储单元区域MA。换而言之，可以将存储单元阵列(1009)分割成多个存储单元区域(副块区域)MA。在图7中，示出4个存储单元区域MA(MA1-1、MA1-2、MA2-1、MA2-2)。各存储单元区域MA例如由m个×n个存储单元构成。此外，接着符号“MA”之后的记号表示个别的存储单元区域。其他的符号关于例如VSA、VS、SW1、SW2等也同样。
在该存储单元区域MA的两侧设有电压供给电路区域VSA。换而言之，在存储单元区域MA间设有电压供给电路区域VSA。
在该电压供给电路区域VSA设有电压供给电路VS及开关电路SC1、SC2。该电压供给电路VS是向存储单元供给规定的电压的电路。在开关电路SC1设有多个开关元件(SW11～SW1n)。另外，在开关电路SC2设有多个开关元件(SW21～SW2n)(图8)。开关元件例如由MISFET构成。此外，作为开关元件，可以使用多个元件的组合(电路)。
在图7中，示出4个电压供给电路区域VSA(VSA1-1、VSA1-2、VSA2-1、VSA2-2)。
另外，在存储单元区域MA的一侧(在图7中为左侧)设有开关电路SC1。换而言之，在存储单元区域MA与电压供给电路VS之间设有开关电路SC1。例如，在存储单元区域MA1-1与电压供给电路VS1-1之间设有开关电路SC11-1。在开关电路SC11-1设有多个开关元件SW11～SW1n。具体而言，开关元件SW11～SW1n分别设置于存储单元区域MA1-1的各个存储器栅极电极部MG1、MG2…MGn与电压供给电路VS1-1之间(图8)。通过将该开关元件SW11～SW1n选择性地接通，能够仅向存储器栅极电极部MG1、MG2…MGn中的被选择的存储器栅极电极部供给电压。当然，也可以将开关元件SW11～SW1n全部接通，向存储单元区域MA中的全部存储器栅极电极部MG1、MG2…MGn供给电压。开关元件SW11～SW1n的接通、切断通过地址缓冲器1003、行译码器1004或列译码器1005等控制。
存储单元区域MA的另一侧(在图7中为右侧)设有开关电路SC2。换而言之，在存储单元区域MA与相邻的电压供给电路VS之间设有开关电路SC2。例如，在存储单元区域MA1-1与电压供给电路VS1-2之间设有开关电路SC21-1。在开关电路SC21-1设有多个开关元件SW21～SW2n。具体而言，开关元件SW21～SW2n分别设置于存储单元区域MA1-1的各个存储器栅极电极部MG1、MG2…MGn与相邻的电压供给电路VS1-2之间(图8)。通过将该开关元件SW21～SW2n选择性地接通，能够仅向存储器栅极电极部MG1、MG2…MGn中的被选择的存储器栅极电极部供给电压。当然，也可以将开关元件SW21～SW2n全部接通，向存储单元区域MA中的全部存储器栅极电极部MG1、MG2…MGn供给电压。开关元件SW21～SW2n的接通、切断由地址缓冲器1003、行译码器1004或列译码器1005等控制。
这样，在存储单元区域MA的两侧分别设有开关电路SC1、SC2。并且，在存储单元区域MA的存储器栅极电极部MG1、MG2…MGn的一侧(在图7、图8中为左侧)的端部(1S)分别连接开关元件SW11～SW1n。而且，在存储单元区域MA的存储器栅极电极部MG1、MG2…MGn的另一侧(在图7、图8中为右侧)的端部(2S)分别连接开关元件SW21～SW2n。
换而言之，存储单元区域MA的存储器栅极电极部MG1、MG2…MGn经由一方的端部(1S)的开关元件SW11～SW1n而与一个电压供给电路VS1-1连接，存储单元区域MA的存储器栅极电极部MG1、MG2…MGn经由另一方的端部(2S)的开关元件SW21～SW2n而与另一电压供给电路VS1-2连接(图8)。
这样，在存储器栅极电极部MG1、MG2…MGn的两侧设有电压供给电路VS，并且通过经由开关元件(SW11～SW1n、SW21～SW2n)进行连接，能够向线状的存储器栅极电极部MG的两端部(1S、2S)施加不同的电位，能够使电流向存储器栅极电极部MG流动。换言之，能够在存储器栅极电极部MG设置电位梯度，能够使电流向存储器栅极电极部MG流动。由此，能够对存储器栅极电极部MG进行加热。
(动作)
接下来，说明存储单元的基本的动作(驱动方法)的一例。作为存储单元的动作，说明(1)读取动作、(2)写入动作、(3)消去动作这3个动作。但是，这些动作的定义存在各种，尤其是关于消去动作和写入动作，有时也定义作为相反的动作。图9是示意性地表示本实施方式的读取动作的剖视图。图10是示意性地表示本实施方式的写入动作的剖视图。
(1)读取动作
说明读取存储单元区域MA(例如，MA1-1)中的1个单元(选择单元)的存储信息(数据)的情况。
在读取存储单元区域MA(例如，MA1-1)的选择单元的存储信息的情况下，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行无效化(不启用，参照图7、图8)。在此，开关电路SC11-1的有效化是指能将开关元件SW11～SW1n中的全部及一部分接通的状态。换而言之，是指能将开关元件SW11～SW1n选择性地接通的状态。开关电路SC21-1的无效化是指开关元件SW21～SW2n中的任一个都无法接通的状态。换而言之，是指将全部开关元件SW21～SW2n切断的状态。
并且，如图9的右图所示，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2切断(off)。换言之，仅从存储单元区域MA1-1的一侧(在图7、图8、图9中为左侧)的电压供给电路VS1-1向选择单元的存储器栅极电极部MG供给电位，从存储单元区域MA1-1的另一侧(在图7、图8、图9中为右侧)的电压供给电路VS1-2不向选择单元的存储器栅极电极部MG供给电位。
并且，例如如图9的左图所示，向选择单元的控制栅极电极部CG侧的漏极区域MD施加1.35V左右的正电位，向存储器栅极电极部MG侧的源极区域MS及半导体基板(100、p型阱PW)施加0V。并且，通过向控制栅极电极部CG施加1.35V左右的正电位，而使控制栅极电极部CG下的通道为接通状态。并且，通过将存储器栅极电极部MG设为规定的电位(即，写入状态的阈值与消去状态的阈值的中间电位)，能够将保持的电荷信息读取作为电流。在此，通过将写入状态的阈值与消去状态的阈值的中间电位设定成为0V，无需在电源电路内使向存储器栅极电极部MG施加的电压升压，能够实现读取的高速化。
(2)写入动作
说明向存储单元区域MA(例如，MA1-1)中的一个单元(选择单元)写入存储信息(数据)的情况。
在向存储单元区域MA(例如，MA1-1)中的选择单元写入存储信息(数据)的情况下，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行无效化(不启用，参照图7、图8)。
并且，如图10的右图所示，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2切断(off)。换言之，仅从存储单元区域MA1-1的一侧(在图7、图8、图10中为左侧)的电压供给电路VS1-1向选择单元的存储器栅极电极部MG供给电位，从存储单元区域MA1-1的另一侧(在图7、图8、图10中为右侧)的电压供给电路VS1-2不向选择单元的存储器栅极电极部MG供给电位。
并且，例如如图10的左图所示，向存储器栅极电极部MG施加9.5V的电压，向控制栅极电极部CG施加0.9V的电压，向存储器栅极电极部MG侧的源极区域MS施加5.7V，向控制栅极电极部CG侧的漏极区域MD施加比源极区域低的电位例如0.3V。半导体基板(100、p型阱PW)为0V。由此，向存储器栅极电极部MG的控制栅极电极部CG侧的端部集中地进行电子的注入。该注入方式称为SSI(Source Side Hot Electron)注入方式。
图11是表示从写入开始至写入结束的流程的图。此外，在表示流程的图中，“St”表示步骤(工序、期间)。如图11所示，通过施加SSI脉冲(St1)而向电荷蓄积部(107)中注入电子，从而进行写入，然后，通过验证动作(St2)来验证存储单元是否达到所希望的阈值。在未达到所希望的阈值的情况下，再次施加SSI脉冲。这样，在达到所希望的阈值之前，反复进行验证和SSI脉冲施加。在达到所希望的阈值的情况下，写入结束。图11中的N表示脉冲数(PULSE NUMBER)。
此外，在第一次(N＝1)的写入后进行了验证之后，再次进行写入的情况(N>1)的写入条件未必非要与第一次的写入条件相同。在图12中示出写入脉冲的第一例。如图12所示，在第一次的写入(N＝1)中，将存储器栅极电极部MG设为9.5V，将控制栅极电极部CG设为0.9V，将源极区域MS设为5.7V，将漏极区域MD设为0.3V，将p型阱PW(Well)设为0V。另外，在第二次以后的消去(N>1)中，将存储器栅极电极部MG设为11V，将控制栅极电极部CG设为0.9V，将源极区域MS设为4.9V，将漏极区域MD设为0.3V，将p型阱PW(Well)设为0V。
在图13中示出写入脉冲的第二例。如图13所示，可以向p型阱PW(Well)施加负电位。如图13所示，在第一次的写入(N＝1)中，将存储器栅极电极部MG设为9.5V，将控制栅极电极部CG设为1.5V，将源极区域MS设为5.7V，将漏极区域MD设为0.3V，将p型阱PW(Well)设为-1V。而且，在第二次以后的消去(N>1)中，将存储器栅极电极部MG设为11V，将控制栅极电极部CG设为1.5V，将源极区域MS设为4.9V，将漏极区域MD设为0.3V，将p型阱PW(Well)设为-1V。这种情况下，能够增大源极区域MS与p型阱PW(Well)之间的电位差、存储器栅极电极部MG与p型阱PW(Well)之间的电位差，因此能够实现写入速度的高速化。
(3)消去动作
说明消去存储单元区域MA(例如，MA1-1)中的与1个存储器栅极电极部MG连接的多个单元(选择单元)的存储信息(数据)的情况。与1个存储器栅极电极部MG连接的多个单元例如在图4中是指沿Y方向排列的多个存储单元组(存储单元列)，而且，是指图5所示的与1个存储器栅极电极部(MG1等的存储器栅极线)连接的多个单元。
在本实施方式的消去动作中，包括使电流流动到存储器栅极电极部M并对存储器栅极电极部MG进行加热的动作(步骤)。即，如前所述，通过存储单元区域MA的两侧的电压供给电路VS而向线状的存储器栅极电极部MG的两端部(1S、2S)施加不同的电位，由此对存储器栅极电极部MG进行加热。
图14是表示本实施方式的从消去开始至消去结束的流程的图。图15是示意性地表示本实施方式的消去动作的剖视图。
如图14所示，向存储器栅极电极部MG施加加热脉冲(St1)。即，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行有效化(启用，参照图7、图8)。并且，向存储器栅极电极部MG施加消去脉冲(St2)，通过向电荷蓄积部(107)中注入空穴而进行消去，然后，通过验证动作(St3)来验证存储单元是否达到所希望的阈值。
例如图15(St1)的右图及左图所示，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2接通(on)。换言之，从存储单元区域MA1-1的一侧(图中左侧)的电压供给电路VS1-1向选择单元的存储器栅极电极部MG的端部1S供给电位，从存储单元区域MA1-1的另一侧(图中右侧)的电压供给电路VS1-2向选择单元的存储器栅极电极部MG的端部2S供给电位。具体而言，向存储单元区域MA的存储器栅极电极部MG的端部1S施加第一电位(例如，1V)的电压，向存储器栅极电极部MG的端部2S施加比第一电位低的第二电位(例如，0V)的电压。由此，电流i在存储单元区域MA的被选择的存储器栅极电极部MG中流动，能够产生焦耳热。由此，能够对存储单元区域MA的选择单元进行加热。
接下来，如图15(St2)的右图所示，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2切断(off)。换言之，仅从存储单元区域MA1-1的一侧(图中左侧)的电压供给电路VS1-1向选择单元的存储器栅极电极部MG供给电位，从存储单元区域MA1-1的另一侧(图中右侧)的电压供给电路VS1-2不向选择单元的存储器栅极电极部MG供给电位。
并且，例如图15(St2)的左图所示，向存储器栅极电极部MG施加13V的电压，向控制栅极电极部CG施加0V的电压，向存储器栅极电极部MG侧的源极区域MS施加0V，向控制栅极电极部CG侧的漏极区域MD施加0V。由此，从存储器栅极电极部MG侧向氮化硅膜107(电荷蓄积部)通过FN通道现象注入空穴h，从而进行消去(FN通道方式)。但是，控制栅极电极部CG侧的漏极区域MD也可以电气性地成为Open状态。另外，也可以向控制栅极电极部CG施加1V左右的电位。这样，通过从存储器栅极电极部MG向氮化硅膜107(电荷蓄积部)注入空穴h，能够将与存储器栅极电极部MG连接的多个单元(选择单元)一并消去。
然后，如图14所示，通过验证动作(St3)来验证存储单元是否达到所希望的阈值。在未达到所希望的阈值的情况下，再次进行加热脉冲的施加(St1)及消去脉冲的施加(St2)。这样，在达到所希望的阈值之前，反复进行加热脉冲的施加(St1)、消去脉冲的施加(St2)及验证(St3)。在达到所希望的阈值的情况下，消去结束。
此外，在第一次(N＝1)的消去后进行了验证之后，再次进行消去的情况(N>1)的消去条件未必非要与第一次的消去条件相同。消去脉冲的第一例如图16所示。如图16所示，在第一次的消去(N＝1)中，将存储器栅极电极部MG设为13V，将控制栅极电极部CG设为0V，将源极区域MS设为0V，将漏极区域MD设为0V，将p型阱PW(Well)设为0V。另外，在第二次以后的消去(N>1)中，将存储器栅极电极部MG设为14V，将控制栅极电极部CG设为0V，将源极区域MS设为0V，将漏极区域MD设为0V，将p型阱PW(Well)设为0V。
在图17中示出消去脉冲的第二例。如图17所示，也可以向p型阱PW(Well)施加负电位。如图17所示，在第一次的消去(N＝1)中，将存储器栅极电极部MG设为11V，将控制栅极电极部CG设为0V，将源极区域MS设为-1V，将漏极区域MD设为-1V，将p型阱PW(Well)设为-1V。另外，在第二次以后的消去(N>1)中，将存储器栅极电极部MG设为13V，将控制栅极电极部CG设为0V，将源极区域MS设为-1V，将漏极区域MD设为-1V，将p型阱PW(Well)设为-1V。这种情况下，存储器栅极电极部MG与p型阱PW(Well)之间的电位差大于存储器栅极电极部MG与控制栅极电极部CG之间的电位差。因此，容易向存储器栅极电极部MG下的电荷蓄积部(107)中注入空穴，因此能够有效地消去电荷蓄积部(107)中的电子。
另外，在本实施方式中，进行了1个存储器栅极电极部MG的每个的消去，但是当然，也可以通过选择存储单元区域MA的全部存储器栅极电极部MG而将存储单元区域MA的存储单元一并消去。另外，也可以将多个存储单元区域MA一并消去。
这样，在本实施方式中，在消去动作时，设置向存储器栅极电极部MG施加加热脉冲的步骤(St1)，对存储器栅极电极部MG进行了加热，因此能够提高消去速度。即，通过施加加热脉冲而对存储单元进行加热，从而从存储器栅极电极部MG注入的空穴的传导被加速。由此，能够提高消去速度。
在本实施方式的存储单元的结构中，通过对存储器栅极电极部MG进行加热，能够有效地加热位于其下层的绝缘膜ONO的上层绝缘膜108、中层绝缘膜107(电荷蓄积部)等的有助于空穴传导的膜。例如，在存储器栅极电极部MG使用硅膜、并使用氧化硅膜作为绝缘膜113的情况下，氧化硅膜比硅的热传导率小。在这样的热传导率小的绝缘膜113与存储器栅极电极部MG相接的情况下，若使电流在半导体基板100中流动而从半导体基板100侧进行加热，则热传导会下降。
与此相对，在本实施方式中，通过对存储器栅极电极部MG进行加热，能够有效地加热有助于空穴传导的膜。进而，因为存储器栅极电极部MG的周围由热传导率比较低的氧化硅膜124包围，所以能够有效地加热存储器栅极电极部MG。
另外，在使用了FN通道方式的消去工序中，成为与使用了BTBT方式的消去工序相反的温度特性。即，在BTBT方式中，因高温而消去特性劣化，与此相对，在FN通道方式中，因低温而消去特性劣化。因而，在使用FN通道方式的情况下，优选应用存储器栅极电极部MG的加热。此外，BTBT方式是在p型阱PW(Well)侧通过带间通道而产生热空穴，通过向电荷蓄积部(107)中注入热空穴而进行消去的方式。
另外，在绝缘膜ONO中具有含氮的膜(氮化膜、氮氧化膜)的情况下，容易受到温度的影响。因而，在上层绝缘膜108、中层绝缘膜107(电荷蓄积部)具有含氮的膜的情况下，优选应用存储器栅极电极部MG的加热。
图18是表示应用了施加加热脉冲的步骤的情况的存储单元的消去特性的坐标图。纵轴表示存储单元的阈值[V]，横轴表示时间[s]。(a)是应用了施加加热脉冲的步骤的情况的坐标图，(b)是未应用施加加热脉冲的步骤而进行了通常的消去的情况的坐标图。如图所示，应用了施加加热脉冲的步骤的情况的坐标图(a)与坐标图(b)的情况相比，阈值的低加速度即消去速度提高。
图19是表示FN通道方式的消去特性的温度变化的坐标图。纵轴表示存储单元的阈值[V]，横轴表示消去时间[s]。如图所示，在使用图1所示的半导体装置进行了未施加加热脉冲的通常的消去的情况下，随着150℃、25℃及-40℃那样成为低温，消去时间变长。与此相对，若进行本实施方式中所说明的由加热脉冲的施加产生的存储单元的加热，则即便是低温时，也能够提高消去速度。
另外，根据本实施方式，能够通过加热对绝缘膜ONO(下层绝缘膜106、中层绝缘膜107、上层绝缘膜108)的劣化进行热恢复。尤其是通过对下层绝缘膜106的劣化进行热恢复，能够降低因下层绝缘膜106的劣化而产生的界面水平。并且，能够降低蓄积于中层绝缘膜(电荷蓄积部、107)的电荷(在此为电子)经由上层绝缘膜108向存储器栅极电极部MG侧脱离的量。由此，能够提高存储单元的保留特性。
另外，通过消去动作时的加热，可消除蓄积于中层绝缘膜(电荷蓄积部、107)的电子、注入的空穴的局部化，实现电荷(电子、空穴)的分布的均匀化。这样，电子和空穴分别扩散，成对消灭，由此能够提高消去特性。
另外，在电子和空穴的注入位置产生了不匹配的情况下，之后(例如，再写入时、再写入后)，有可能产生由残存的电子、空穴引起的再结合，写入特性、保留特性可能劣化。与此相对，在本实施方式中，通过消去动作时的加热，电子和空穴分别扩散并成对消灭，由此能够修正电子和空穴的注入位置的不匹配。因此，能够提高写入特性、保留特性。
图20是表示伴随着改写的保留特性的下降的坐标图。(A)表示改写次数比较少的初期阶段的保留特性的变化，(B)表示多次的改写后的保留特性的变化。都是纵轴表示阈值电位的差分(ΔVth，[V])，横轴表示150℃下的放置时间[h]。
在(B)中，a是由界面水平成分引起的保留特性的下降，b是由电荷扩散成分引起的保留特性的下降，c是由向存储器栅极电极部MG的脱离成分引起的保留特性的下降。如图20所示，在改写初期(A)，没有a成分，b成分及c成分也小。与此相对，在多次的改写后，a～c成分都增加，使保留特性下降。
与此相对，在本实施方式中，通过前述的上层绝缘膜108的改善，能够降低向存储器栅极电极部MG侧脱离的量，因此能够使上述c成分下降。另外，能够降低因下层绝缘膜106的劣化产生的界面水平，因此能够使上述a成分下降。另外，能够消除电子、空穴的局部化，因此能够使上述b成分下降。这样，在多次的改写后，也能够提高保留特性。
而且，在本实施方式中，在1个电压供给电路VS的两侧设置开关电路SC1、SC2，经由这些开关电路SC1、SC2而在2个存储单元区域MA中共用1个电压供给电路VS，由此能够实现半导体装置的小面积化。而且，能够实现半导体元件的高集成化。换而言之，构成为关于一个存储单元区域MA1-1，使用该存储单元区域MA1-1用的电压供给电路VS1-1(图7的MA1-1的左侧)和相邻的存储单元区域MA1-2用的电压供给电路VS1-2(图7的MA1-2的左侧)，向一个存储单元区域MA1-1的存储器栅极电极部MG的两端施加不同的电位。由此，能够实现半导体装置的小面积化。而且，能够实现半导体元件的高集成化。
此外，在本实施方式中，详细说明了n-MOS类型的存储单元，但是在p-MOS类型的存储单元中，通过设为本实施方式的结构，也能起到与n-MOS类型的存储单元大致同样的效果。
(实施方式2)
在实施方式1的半导体装置中，在对存储器栅极电极部MG进行了加热之后，进行了存储单元的消去，但也可以一边对存储器栅极电极部MG进行加热一边进行存储单元的消去。
以下，参照附图，说明本实施方式的半导体装置。此外，关于半导体装置的构造及动作中的读取动作及写入动作，与实施方式1的情况相同，因此省略其说明。由此，以下对消去动作进行说明。
图21是表示本实施方式的从消去开始至消去结束的流程的图。图22是示意性地表示本实施方式的消去动作的剖视图。
如图21所示，首先，施加消去兼加热脉冲(St1)。由此，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行有效化(启用，参照图7、图8)。
并且，如图22的右图所示，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2接通(on)。换言之，从存储单元区域MA1-1的一侧(图中左侧)的电压供给电路VS1-1向选择单元的存储器栅极电极部MG的端部1S供给电位，从存储单元区域MA1-1的另一侧(图中右侧)的电压供给电路VS1-2向选择单元的存储器栅极电极部MG的端部2S供给电位。具体而言，向存储单元区域MA的存储器栅极电极部MG的端部1S施加第一电位(例如，13V)的电压，向存储器栅极电极部MG的端部2S施加比第一电位低的第二电位(例如，12V)的电压。由此，使电流在存储单元区域MA的被选择的存储器栅极电极部MG中流动，能够产生焦耳热。由此，能够对存储单元区域MA的选择单元进行加热。
并且，还如图22的左图所示，向控制栅极电极部CG施加0V的电压，向存储器栅极电极部MG侧的源极区域MS施加0V，向控制栅极电极部CG侧的漏极区域MD施加0V。在此，向存储器栅极电极部MG的端部施加的第一电位(例如，13V)及第二电位(例如，12V)是消去电位即消去动作所需的存储器栅极电极部MG的电位以上的电位。因而，从存储器栅极电极部MG侧向氮化硅膜(电荷蓄积部、107)通过FN通道现象注入空穴。这样，能一边进行加热一边进行消去。这样，通过一边使电流i在电压供电电路VS1-1与电压供电电路VS1-2之间的存储器栅极电极部MG中流动，一边从存储器栅极电极部MG侧向氮化硅膜(电荷蓄积部、107)注入空穴h，从而能够一并消去与存储器栅极电极部MG连接的多个单元(选择单元)。但是，控制栅极电极部CG侧的漏极区域MD也可以电气性地形成为Open状态。另外，也可以向控制栅极电极部CG施加1V左右的电位。另外，从上述存储器栅极电极部MG侧向氮化硅膜(电荷蓄积部、107)的空穴h的注入对应于从存储器栅极电极部MG侧向氮化硅膜(电荷蓄积部、107)的电流的流动。
然后，如图21所示，通过验证动作(St2)来验证存储单元是否达到了所希望的阈值。在未达到所希望的阈值的情况下，再次进行消去兼加热脉冲的施加(St1)。这样，在达到所希望的阈值之前，反复进行消去兼加热脉冲的施加(St1)及验证(St2)。在达到了所希望的阈值的情况下，消去结束。
另外，在本实施方式中，进行了1个存储器栅极电极部MG的每个的消去，但是当然可以通过选择存储单元区域MA的全部存储器栅极电极部MG而将存储单元区域MA的存储单元一并消去。另外，还可以将多个存储单元区域MA一并消去。
这样，在本实施方式中，在消去动作时，设有施加消去兼加热脉冲的步骤(St1)，因此能够提高消去速度。即，通过一边对存储器栅极电极部MG进行加热一边进行消去动作，从而从存储器栅极电极部MG注入的空穴的传导被加速。由此，能够提高消去速度。
另外，通过对存储器栅极电极部MG进行加热，与实施方式1的情况同样，通过上层绝缘膜及下层绝缘膜的劣化的热恢复、电子、空穴的局部化的修正，能够提高消去特性、写入特性、保留特性。
另外，在本实施方式中，同时施加加热脉冲和消去脉冲，因此能够缩短消去时间。
(实施方式3)
在本实施方式中，按照各脉冲的每个，一边变更在存储器栅极电极部MG中流动的电流的方向，一边进行加热。
以下，参照附图，说明本实施方式的半导体装置。此外，关于半导体装置的构造及动作中的读取动作及写入动作，与实施方式1的情况相同，因此省略其说明。由此，关于消去动作，以下进行说明。
图23是表示本实施方式的从消去开始至消去结束的流程的图。图24是示意性地表示本实施方式的消去动作的剖视图。
如图23所示，首先，施加第一消去兼加热脉冲(St1)。由此，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行有效化(启用，参照图7、图8)。
并且，如图24(St1)的右图所示，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2接通(on)。换言之，从存储单元区域MA1-1的一侧(图中左侧)的电压供给电路VS1-1向选择单元的存储器栅极电极部MG的端部1S供给电位，从存储单元区域MA1-1的另一侧(图中右侧)的电压供给电路VS1-2向选择单元的存储器栅极电极部MG的端部2S供给电位。具体而言，向存储单元区域MA的存储器栅极电极部MG的端部1S施加第一电位(例如，13V)的电压，向存储器栅极电极部MG的端部2S施加比第一电位低的第二电位(例如，12V)的电压。由此，在存储单元区域MA的被选择的存储器栅极电极部MG中，电流i沿第一方向(在图24(St1)的右图中，从左至右)流动，能够产生焦耳热。由此，能够对存储单元区域MA的选择单元进行加热。
并且，进而如图24(St1)的左图所示，向控制栅极电极部CG施加0V的电压，向存储器栅极电极部MG侧的源极区域MS施加0V，向控制栅极电极部CG侧的漏极区域MD施加0V。在此，向存储器栅极电极部MG的端部施加的第一电位(例如，13V)及第二电位(例如，12V)是消去电位即消去动作所需的存储器栅极电极部MG的电位以上的电位。由此，从存储器栅极电极部MG侧向氮化硅膜(电荷蓄积部、107)通过FN通道现象注入空穴h。这样，在电压供电电路VS1-1与电压供电电路VS1-2之间的存储器栅极电极部MG中，一边使电流i沿第一方向(从VS1-1至VS1-2的方向)流动，一边加热并进行消去。此外，此时，控制栅极电极部CG侧的漏极区域MD也可以电气性地设为Open状态。而且，可以向控制栅极电极部CG施加1V左右的电位。
然后，如图23所示，通过验证动作(St2)验证存储单元是否达到了所希望的阈值。在达到所希望的阈值的情况下，消去结束。在未达到所希望的阈值的情况下，进行第二消去兼加热脉冲的施加(St3)。由此，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行有效化(启用，参照图7、图8)。
并且，如图24(St3)的右图所示，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2接通(on)。换言之，从存储单元区域MA1-1的一侧(图中左侧)的电压供给电路VS1-1向选择单元的存储器栅极电极部MG的端部1S供给电位，从存储单元区域MA1-1的另一侧(图中右侧)的电压供给电路VS1-2向选择单元的存储器栅极电极部MG的端部2S供给电位。具体而言，向存储单元区域MA的存储器栅极电极部MG的端部1S施加第二电位(例如，12V)的电压，向存储器栅极电极部MG的端部2S施加比第二电位高的第一电位(例如，13V)的电压。由此，在存储单元区域MA的被选择的存储器栅极电极部MG中，电流i沿第二方向(在图24(St3)的右图中，从右向左)流动，能够产生焦耳热。由此，能够对存储单元区域MA的选择单元进行加热。
并且，进而如图24(St3)的左图所示，向控制栅极电极部CG施加0V的电压，向存储器栅极电极部MG侧的源极区域MS施加0V，向控制栅极电极部CG侧的漏极区域MD施加0V。在此，向存储器栅极电极部MG的端部施加的第一电位(例如，13V)及第二电位(例如，12V)是消去电位即消去动作所需的存储器栅极电极部MG的电位以上的电位。因而，从存储器栅极电极部MG侧向氮化硅膜(电荷蓄积部、107)通过FN通道现象注入空穴h。这样，在电压供电电路VS1-1与电压供电电路VS1-2之间的存储器栅极电极部MG中，一边使电流i沿第二方向(从VS1-2至VS1-1的方向)流动，一边进行加热，并进行消去。此外，此时，控制栅极电极部CG侧的漏极区域MD也可以电气性地形成为Open状态。另外，也可以向控制栅极电极部CG施加1V左右的电位。
然后，如图22所示，通过验证动作(St4)验证存储单元是否达到了所希望的阈值。在达到了所希望的阈值的情况下，消去结束。在未达到所希望的阈值的情况下，返回最初的步骤(St1)，施加第一消去兼加热脉冲。在达到所希望的阈值之前，反复进行步骤(St1～St4)。在达到了所希望的阈值的情况下，消去结束。
这样，通过从存储器栅极电极部MG向氮化硅膜(电荷蓄积部、107)注入空穴，能够将与存储器栅极电极部MG连接的存储单元一并消去。
另外，在本实施方式中，进行了1个存储器栅极电极部MG的每个的消去，但是当然也可以通过选择存储单元区域MA的全部存储器栅极电极部MG，而将存储单元区域MA的存储单元一并消去。而且，还可以将多个存储单元区域MA一并消去。
这样，在本实施方式中，在消去动作时，设有施加消去兼加热脉冲的步骤(St1)，因此能够提高消去速度。即，通过一边对存储器栅极电极部MG进行加热，一边进行消去动作，从而从存储器栅极电极部MG注入的空穴的传导被加速。由此，能够提高消去速度。
另外，通过对存储器栅极电极部MG进行加热，与实施方式1的情况相同，通过上层绝缘膜及下层绝缘膜的劣化的热恢复、电子、空穴的局部化的修正，能够提高消去特性、写入特性、保留特性。
另外，在本实施方式中，同时施加加热脉冲和消去脉冲，因此能够缩短消去时间。
另外，在本实施方式中，通过交替改变在存储器栅极电极部MG中流动的电流的方向，能够实现存储器栅极电极部MG内的温度分布的均匀化。
此外，在本实施方式中，在第一消去兼加热脉冲的施加(St1)与第二消去兼加热脉冲的施加(St3)之间，设有验证动作(St2)，但也可以省略该验证动作(St2)。
(实施方式4)
在本实施方式中，通过使电流在控制栅极电极部CG中流动，来对存储单元进行加热。
以下，一边参照附图，一边说明本实施方式的半导体装置。此外，对于半导体装置的构造及动作中的与实施方式1的情况同样的结构及动作，省略其说明。由此，以下主要说明控制栅极电极部CG与电压供给电路VS及开关电路SC1、SC2的关系、消去动作。
图25是表示本实施方式的半导体装置的存储器阵列的结构的框图。如图25所示，存储单元阵列(1009)具有多个存储单元区域MA。在图25中，示出了4个存储单元区域MA(MA1-1、MA1-2、MA2-1、MA2-2)。存储单元区域MA例如由m个×n个存储单元构成。
在该存储单元区域MA的两侧设有电压供给电路区域VSA。换而言之，在存储单元区域MA间设有电压供给电路区域VSA。
在该电压供给电路区域VSA设有电压供给电路VS及开关电路SC1、SC2。该电压供给电路VS是向存储单元供给规定的电压的电路。在开关电路SC1设有多个开关元件(SWC11～SWC1n)。而且，在开关电路SC2设有多个开关元件(SWC21～SWC2n)。开关元件例如由MISFET构成。此外，作为开关元件，可以使用多个元件的组合(电路)。
具体而言，开关元件SWC11～SWC1n分别设置于存储单元区域MA1-1的各个控制栅极电极部CG1、CG2…CGn与电压供给电路VS1-1之间。通过将该开关元件SWC11～SWC1n选择性地接通，能够仅向控制栅极电极部CG1、CG2…CGn中的被选择的存储器栅极电极部供给电压。当然，也可以将全部的开关元件SWC11～SWC1n接通，向存储单元区域MA中的全部控制栅极电极部CG1、CG2…CGn供给电压。开关元件SWC11～SWC1n的接通、切断由地址缓冲器1003、行译码器1004或列译码器1005等控制。
另外，开关元件SWC21～SWC2n分别设置于存储单元区域MA1-1的各个控制栅极电极部CG1、CG2…CGn与相邻的电压供给电路VS1-2之间。通过将该开关元件SWC21～SWC2n选择性地接通，能够仅向控制栅极电极部CG1、CG2…CGn中的被选择的存储器栅极电极部供给电压。当然，也可以将全部开关元件SWC21～SWC2n接通，向存储单元区域MA中的全部控制栅极电极部CG1、CG2…CGn供给电压。开关元件SWC21～SWC2n的接通、切断通过地址缓冲器1003、行译码器1004或列译码器1005等控制。
这样，在存储单元区域MA的两侧分别设置有开关电路SC1、SC2。并且，在存储单元区域MA的控制栅极电极部CG1、CG2…CGn的一侧(在图25中为左侧)的端部(1S)分别连接开关元件SWC11～SWC1n。另外，在存储单元区域MA的控制栅极电极部CG1，CG2…CGn的另一侧(在图25中为右侧)的端部(2S)分别连接开关元件SWC21～SWC2n。
换而言之，存储单元区域MA的控制栅极电极部CG1、CG2…CGn经由一方的端部(1S)的开关元件SWC11～SWC1n而与一个电压供给电路VS1-1连接，存储单元区域MA的控制栅极电极部CG1、CG2…CGn经由另一方的端部(2S)的开关元件SWC21～SWC2n而与另一电压供给电路VS1-2连接。
这样，在控制栅极电极部CG1、CG2…CGn的两侧设置电压供给电路VS，经由开关元件(SWC11～SWC1n、SWC21～SWC2n)进行连接，由此能够向线状的控制栅极电极部CG的两端部(1S、2S)施加不同的电位，能够使电流在控制栅极电极部CG中流动。换言之，能够对控制栅极电极部CG设置电位梯度，能够使电流在控制栅极电极部CG中流动。由此，能够对控制栅极电极部CG进行加热，能够对与选择的1个控制栅极电极部CG连接的多个单元(选择单元)进行加热。
图26及图27是示意性地表示本实施方式的消去动作的剖视图。首先，向控制栅极电极部CG施加加热脉冲(St1)。即，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行有效化(启用，参照图25)。
并且，例如图26的右图及左图所示，将与选择单元的控制栅极电极部CG连接的开关元件SWC1接通(on)，将开关元件SWC2接通(on)。换言之，从存储单元区域MA1-1的一侧(在图25中为左侧)的电压供给电路VS1-1向选择单元的控制栅极电极部CG的端部1S供给电位，从存储单元区域MA1-1的另一侧(在图25中为右侧)的电压供给电路VS1-2向选择单元的控制栅极电极部CG的端部2S供给电位。具体而言，向存储单元区域MA的控制栅极电极部CG的端部1S施加第一电位(例如，1V)的电压，向控制栅极电极部CG的端部2S施加比第一电位低的第二电位(例如，0V)的电压。
接下来，施加消去脉冲(St2)。例如图27的右图所示，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2切断(off)。换言之，仅从存储单元区域MA1-1的一侧的电压供给电路VS1-1向选择单元的存储器栅极电极部MG供给电位，从存储单元区域MA1-1的另一侧的电压供给电路VS1-2不向选择单元的存储器栅极电极部MG供给电位。
并且，向存储器栅极电极部MG施加13V的电压，向控制栅极电极部CG施加0V的电压，将存储器栅极电极部MG侧的源极区域MS设为0V，将控制栅极电极部CG侧的漏极区域MD设为0V，将半导体基板(100、p型阱PW)设为0V。由此，从存储器栅极电极部MG侧向氮化硅膜(电荷蓄积部、107)通过FN通道现象注入空穴h，从而进行消去。但是，控制栅极电极部CG侧的漏极区域MD也可以电气性地形成为Open状态。另外，也可以向控制栅极电极部CG施加1V左右的电位。此外，关于向存储器栅极电极部MG等的消去脉冲的施加，也可以如实施方式2的St1中说明那样施加消去兼加热脉冲。
这样，通过从存储器栅极电极部MG向氮化硅膜(电荷蓄积部、107)注入空穴h，能够将与存储器栅极电极部MG连接的存储单元一并消去。
然后，通过验证动作验证存储单元是否达到了所希望的阈值。在未达到所希望的阈值的情况下，反复进行加热脉冲的施加(St1)或消去脉冲的施加(St2)。在达到所希望的阈值的情况下，消去结束。
此外，在本实施方式中，进行了1个存储器栅极电极部MG的每个的消去，但是当然也可以通过选择存储单元区域MA的全部存储器栅极电极部MG而将存储单元区域MA的存储单元一并消去。另外，还可以将多个存储单元区域MA一并消去。
这样，在本实施方式中，在消去动作时，向控制栅极电极部CG施加加热脉冲，因此通过热传导，将存储器栅极电极部MG加热。由此，与实施方式1的情况同样，能够提高消去速度。即，通过对控制栅极电极部CG进行加热，而将存储器栅极电极部MG加热，使从存储器栅极电极部MG注入的空穴的传导加速。由此，能够提高消去速度。
另外，通过利用来自控制栅极电极部CG的热传导而将存储器栅极电极部MG加热，由此与实施方式1的情况同样，能够通过上层绝缘膜及下层绝缘膜的劣化的热恢复、电子、空穴的局部化的修正，提高消去特性、写入特性、保留特性。
此外，在本实施方式中，也可以交替地改变在控制栅极电极部CG中流动的电流的方向(参照实施方式3)。
另外，在本实施方式中，也可以同时进行向控制栅极电极部的加热脉冲的施加和向存储器栅极电极部MG的消去脉冲的施加。由此，能够缩短消去时间。
(实施方式5)
在本实施方式中，通过使电流向控制栅极电极部CG及存储器栅极电极部MG流动而对存储单元进行加热。
以下，一边参照附图，一边说明本实施方式的半导体装置。此外，关于半导体装置的构造及动作中的与实施方式1、4的情况同样的结构及动作，省略其说明。由此，以下主要说明控制栅极电极部CG及存储器栅极电极部MG与电压供给电路VS及开关电路SC1、SC2之间的关系、消去动作。
图28是表示本实施方式的半导体装置的存储器阵列的结构的框图。如图28所示，存储单元阵列(1009)具有多个存储单元区域MA。在图28中，示出4个存储单元区域MA(MA1-1、MA1-2、MA2-1、MA2-2)。存储单元区域MA例如由m个×n个存储单元构成。
在该存储单元区域MA的两侧设有电压供给电路区域VSA。换而言之，在存储单元区域MA间设有电压供给电路区域VSA。
在该电压供给电路区域VSA设有电压供给电路VS及开关电路SC1、SC2。该电压供给电路VS是向存储单元供给规定的电压的电路。在开关电路SC1设有多个开关元件(SW11～SW1n、SWC11～SWC1n)。而且，在开关电路SC2设有多个开关元件(SW21～SW2n、SWC21～SWC2n)。开关元件例如由MISFET构成。此外，作为开关元件，可以使用多个元件的组合(电路)。
具体而言，开关元件SW11～SW1n分别设置于存储单元区域MA1-1的各个存储器栅极电极部MG1、MG2…MGn与电压供给电路VS1-1之间。通过将该开关元件SW11～SW1n选择性地接通，能够仅向存储器栅极电极部MG1、MG2…MGn中的被选择的存储器栅极电极部供给电压。当然，也可以将开关元件SW11～SW1n全部接通，向存储单元区域MA中的全部存储器栅极电极部MG1、MG2…MGn供给电压。而且，开关元件SWC11～SWC1n分别设置于存储单元区域MA1-1的各个控制栅极电极部CG1、CG2…CGn与电压供给电路VS1-1之间。通过将该开关元件SWC11～SWC1n选择性地接通，能够仅向控制栅极电极部CG1、CG2…CGn中的被选择的存储器栅极电极部供给电压。当然，也可以将开关元件SWC11～SWC1n全部接通，向存储单元区域MA中的全部控制栅极电极部CG1、CG2…CGn供给电压。开关元件SW11～SW1n、SWC11～SWC1n的接通、切断通过地址缓冲器1003、行译码器1004或列译码器1005等控制。
另外，开关元件SW21～SW2n分别设置于存储单元区域MA1-1的各个存储器栅极电极部MG1、MG2…MGn与相邻的电压供给电路VS1-2之间。通过将该开关元件SW21～SW2n选择性地接通，能够仅向存储器栅极电极部MG1、MG2…MGn中的被选择的存储器栅极电极部供给电压。当然，也可以将开关元件SW21～SW2n全部接通，向存储单元区域MA中的全部存储器栅极电极部MG1、MG2…MGn供给电压。另外，开关元件SWC21～SWC2n分别设置于存储单元区域MA1-1的各个控制栅极电极部CG1、CG2…CGn与相邻的电压供给电路VS1-2之间。通过将该开关元件SWC21～SWC2n选择性地接通，能够仅向控制栅极电极部CG1、CG2…CGn中的被选择的存储器栅极电极部供给电压。当然，也可以将开关元件SWC21～SWC2n全部接通，向存储单元区域MA中的全部控制栅极电极部CG1、CG2…CGn供给电压。开关元件SW21～SW2n、SWC21～SWC2n的接通、切断通过地址缓冲器1003、行译码器1004或列译码器1005等控制。
这样，在存储单元区域MA的两侧设置电压供给电路VS，并经由开关元件(SW11～SW1n、SWC11～SWC1n、SW21～SW2n、SWC21～SWC2n)进行连接，由此能够向线状的存储器栅极电极部MG的两端部(1S、2S)、线状的控制栅极电极部CG的两端部(1S、2S)施加不同的电位。由此，能够使电流在存储器栅极电极部MG或控制栅极电极部CG中流动，能够对存储器栅极电极部MG、控制栅极电极部CG进行加热。
图29是示意性地表示本实施方式的消去动作的剖视图。首先，向控制栅极电极部CG施加加热脉冲，并且向存储器栅极电极部MG施加消去兼加热脉冲。即，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行有效化(启用，参照图28)。即，成为能将开关元件SW11～SW1n、SWC11～SWC1n中的全部及一部分接通的状态。而且，成为能将开关元件SW21～SW2n、SWC21～SWC2n中的全部及一部分接通的状态。
并且，例如图29所示，将与选择单元的控制栅极电极部CG连接的开关元件SWC1接通(on)，将开关元件SWC2接通(on)。换言之，从存储单元区域MA1-1的一侧(在图29中为左侧)的电压供给电路VS1-1向选择单元的控制栅极电极部CG的端部1S供给电位，从存储单元区域MA1-1的另一侧(图29中为右侧)的电压供给电路VS1-2向选择单元的控制栅极电极部CG的端部2S供给电位。具体而言，向存储单元区域MA的控制栅极电极部CG的端部1S施加第一电位(例如，1V)的电压，向控制栅极电极部CG的端部2S施加比第一电位低的第二电位(例如，0V)的电压。
除此之外，施加消去兼加热脉冲。例如图29所示，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2接通(on)。换言之，从存储单元区域MA1-1的一侧的电压供给电路VS1-1向选择单元的存储器栅极电极部MG的端部1S供给电位，从存储单元区域MA1-1的另一侧的电压供给电路VS1-2向选择单元的存储器栅极电极部MG的端部2S供给电位。具体而言，向存储单元区域MA的存储器栅极电极部MG的端部1S施加第一电位(例如，13V)的电压，向存储器栅极电极部MG的端部2S施加比第一电位低的第二电位(例如，12V)的电压。由此，电流在存储单元区域MA的被选择的存储器栅极电极部MG中流动，能够产生焦耳热。由此，能够对存储单元区域MA的选择单元进行加热。
并且，将存储器栅极电极部MG侧的源极区域MS设为0V，将控制栅极电极部CG侧的漏极区域MD设为0V，将半导体基板(100、p型阱PW)设为0V。在此，如前所述，向控制栅极电极部CG施加1V～0V的电压，另外，向存储器栅极电极部MG的端部施加的第一电位(例如，13V)及第二电位(例如，12V)是消去电位即消去动作所需的存储器栅极电极部MG的电位以上的电位。因而，从存储器栅极电极部MG侧向氮化硅膜(电荷蓄积部、107)通过FN通道现象注入空穴h。这样，一边使电流i在电压供电电路VS1-1与电压供电电路VS1-2之间的存储器栅极电极部MG及控制栅极电极部CG中流动，一边进行加热，并进行消去。此外，此时，控制栅极电极部CG侧的漏极区域MD也可以电气性地形成为Open状态。
然后，通过验证动作验证存储单元是否达到所希望的阈值。在未达到所希望的阈值的情况下，重复进行向控制栅极电极部CG的加热脉冲的施加、向存储器栅极电极部MG的消去兼加热脉冲的施加。在达到所希望的阈值的情况下，消去结束。
这样，在本实施方式中，在消去动作时，向控制栅极电极部及存储器栅极电极部施加加热脉冲，因此存储单元被加热。由此，与实施方式1的情况同样，能够提高消去速度。即，通过对控制栅极电极部CG及存储器栅极电极部MG进行加热，而将存储器栅极电极部MG加热，从存储器栅极电极部MG注入的空穴的传导被加速。由此，能够提高消去速度。
另外，通过将存储器栅极电极部MG等加热，与实施方式1的情况同样，能够通过上层绝缘膜及下层绝缘膜的劣化的热恢复、电子或空穴的局部化的修正，提高消去特性、写入特性、保留特性。
此外，在本实施方式中，也可以交替改变在控制栅极电极部CG、存储器栅极电极部MG中流动的电流的方向(参照实施方式3)。
另外，在本实施方式中，同时进行向控制栅极电极部CG的加热脉冲的施加和向存储器栅极电极部MG的消去兼加热脉冲的施加，因此能够缩短消去时间。此外，在本实施方式中，也可以通过不同工序进行向控制栅极电极部CG的加热脉冲的施加和向存储器栅极电极部MG的消去兼加热脉冲的施加。
另外，在本实施方式中，进行了1个存储器栅极电极部MG的每个的消去，但是当然也可以通过选择存储单元区域MA的全部存储器栅极电极部MG而将存储单元区域MA的存储单元一并消去。另外，还可以将多个存储单元区域MA一并消去。
(实施方式6)
在本实施方式中，对消去对象的存储器栅极电极部MG的附近的存储器栅极电极部MG进行加热，通过热传导，对消去对象的存储器栅极电极部MG进行加热。
以下，一边参照附图，一边说明本实施方式的半导体装置。此外，关于半导体装置的构造及动作中的与实施方式1或5的情况同样的结构及动作，省略其说明。由此，以下主要说明消去对象的存储器栅极电极部MG与其附近的存储器栅极电极部MG之间的关系及消去动作。
图30是表示本实施方式的半导体装置的存储器阵列的结构的框图。图30所示的框图的各结构与实施方式5(图28)的情况相同。图31是示意性地表示本实施方式的消去动作的剖视图。
例如，将图30所示的与存储单元区域MA的存储器栅极电极部MG1连接的存储单元一并消去的情况下，也可以对存储器栅极电极部MG2进行加热。图31是示意性地表示本实施方式的消去动作的剖视图。
首先，对存储器栅极电极部MG2施加加热脉冲。由此，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行有效化(启用，参照图30)。并且，将与消去对象(选择单元、MG1)的附近的存储器栅极电极部MG2连接的开关元件(SW12)接通(on)，将开关元件(SW22)接通(on)。
并且，例如图31所示，向存储单元区域MA的存储器栅极电极部MG2的端部(1S)施加第一电位(例如，1V)的电压，向存储器栅极电极部MG2的端部(2S)施加比第一电位低的第二电位(例如，0V)的电压。由此，电流在存储单元区域MA的存储器栅极电极部MG2中流动，能够产生焦耳热。并且，通过热传导，将消去对象的存储器栅极电极部MG1加热。
除此之外，对存储器栅极电极部MG1施加消去脉冲。即，在将与消去对象(选择单元)的附近的存储器栅极电极部MG2连接的开关元件(SW12)接通(on)并将开关元件(SW22)接通(on)的状态下，对消去对象(选择单元)的存储器栅极电极部MG1施加消去脉冲。
即，将与存储器栅极电极部MG1连接的开关元件(SW11)接通(on)，将开关元件(SW21)接通(on)。并且，例如图31所示，对消去对象的存储器栅极电极部MG1施加13V的电压，向控制栅极电极部CG施加0V的电压，将存储器栅极电极部MG侧的源极区域MS设为0V，将控制栅极电极部CG侧的漏极区域MD设为0V，将半导体基板(100、p型阱PW)设为0V。由此，从存储器栅极电极部MG侧向氮化硅膜(电荷蓄积部、107)通过FN通道现象注入空穴，从而进行消去。但是，控制栅极电极部CG侧的漏极区域MD也可以电气性地形成为Open状态。另外，也可以向控制栅极电极部CG施加1V左右的电位。这样，能够将与存储器栅极电极部MG1连接的多个单元(选择单元)一并消去。
然后，通过验证动作验证存储单元是否达到了所希望的阈值。在未达到所希望的阈值的情况下，反复进行向存储器栅极电极部MG2的加热脉冲的施加及向存储器栅极电极部MG1的消去脉冲的施加。在达到所希望的阈值的情况下，消去结束。
这样，可以对消去对象的存储器栅极电极部MG(在此为MG1)的附近的存储器栅极电极部MG(在此为MG2)进行加热，通过热传导，对消去对象的存储器栅极电极部MG进行加热。这种情况下，也是从存储器栅极电极部MG注入的空穴的传导被加速，能够提高消去速度。
另外，通过基于热传导的消去对象的存储器栅极电极部MG的加热，与实施方式1的情况同样，通过上层绝缘膜及下层绝缘膜的劣化的热恢复、电子、空穴的局部化的修正，能够提高消去特性、写入特性、保留特性。
另外，在本实施方式中，同时施加加热脉冲和消去脉冲，因此能够缩短消去时间。
此外，在本实施方式中，一边向存储器栅极电极部MG2施加加热脉冲，一边向消去对象的存储器栅极电极部MG1施加消去脉冲，但也可以向消去对象的存储器栅极电极部MG1施加消去兼加热脉冲(参照实施方式2)。
另外，也可以在进行了向消去对象的存储器栅极电极部MG1的附近的存储器栅极电极部MG2的电位的施加(加热脉冲的施加、St1)之后，进行向消去对象的存储器栅极电极部MG1的电位的施加(消去脉冲的施加、St2)。此时，可以将向消去对象的存储器栅极电极部MG1的电位的施加设为消去兼加热脉冲的施加(St2)。
另外，也可以向消去对象的存储单元组(存储器栅极电极部MG1)的附近的存储单元组的控制栅极电极部(例如，CG2)施加加热脉冲。
另外，也可以交替地改变在上述存储器栅极电极部MG2或控制栅极电极部CG2中流动的电流的方向(参照实施方式3)。
另外，在电流同时在上述存储器栅极电极部MG1和控制栅极电极部CG2中流动的情况下，也可以以在各个中流动的电流的方向成为反方向的方式施加电位。
另外，在本实施方式中，消去对象的存储器栅极电极部MG可以设为1个，但也可以设为2个。另外，在来自加热用的存储单元的热传导遍及的范围内，也可以将消去对象的存储器栅极电极部MG设为多个。
(实施方式7)
在本实施方式中，示出实施方式1(图1～图6)中说明的半导体装置的制造工序的一例，并且使实施方式1中说明的半导体装置的构造更加明确。
图32～图43是表示本实施方式的半导体装置的制造工序的剖视图。
半导体装置的制造流程具有阱及元件分离区域的形成步骤(PST1)、控制栅极电极部的形成步骤(PST2)、存储器栅极电极部及电荷蓄积膜的形成步骤(PST3)及接头(插头)及配线的形成步骤(PST4)。以下，详细地进行说明。
首先，如图32所示，作为半导体基板100，准备由具有例如1～10Ωcm左右的电阻率的p型的单结晶硅构成的半导体基板。接下来，如图33及图34所示，形成元件分离区域103及p型阱PW。例如，使用光刻技术及干刻技术，对半导体基板100进行蚀刻，由此形成深度为150nm左右的元件分离槽。接下来，在包含元件分离槽的内部的半导体基板100上，使用CVD法等来堆积氧化硅膜，使用CMP(Chemical Mechanical Polishing：化学机械的研磨)法等将元件分离槽的外部的氧化硅膜除去，由此向元件分离槽的内部埋入氧化硅膜等绝缘膜。这样的元件分离法称为STI(Shallow Trench Isolation)法。接下来，在半导体基板100中形成p型阱PW。例如，以氧化硅膜为通过膜，通过离子注入p型杂质(例如硼(B)等)而形成p型阱PW。由元件分离区域103划分的p型阱PW的露出区域成为活性区域(参照图4的影线部)。
接下来，如图35所示，在半导体基板100上形成绝缘膜113。例如，在半导体基板100上通过热氧化而形成2nm左右的氧化硅膜。接下来，在绝缘膜113上形成控制栅极电极部CG。例如，在绝缘膜113及元件分离区域103上使用CVD法等形成120nm左右的聚硅膜。接下来，使用光刻技术及干刻技术，使区域MMA的两侧残存聚硅膜。
接下来，如图36所示，形成绝缘膜ONO(106、107、108)。首先，在包含控制栅极电极部CG的半导体基板100上，例如，形成氧化硅膜作为下层绝缘膜106。该氧化硅膜例如通过热氧化法以4nm左右的膜厚形成。此外，也可以使用CVD法等形成氧化硅膜。接下来，在下层绝缘膜106上，例如，通过CVD法等，以6nm左右的膜厚堆积氮化硅膜作为中层绝缘膜107。该中层绝缘膜107成为存储单元的电荷蓄积部。接下来，在中层绝缘膜107上形成上层绝缘膜108。该上层绝缘膜108例如由形成在中层绝缘膜107上的氮氧化硅膜108a、形成在氮氧化硅膜108a上的氮化硅膜108b、形成在氮化硅膜108b上的氧化硅膜108c的层叠膜构成。通过CVD法，以9nm左右的膜厚堆积氮氧化硅膜108a，接下来，通过CVD法，以3nm左右的膜厚堆积氮化硅膜108b，接下来，通过CVD法，以1nm左右的膜厚堆积氧化硅膜108c。由此，能够形成由下层绝缘膜106、中层绝缘膜107及上层绝缘膜108构成的绝缘膜ONO。
接下来，如图37所示，在绝缘膜ONO(106、107、108)上形成作为存储器栅极电极部MG的导电性膜109。例如，在绝缘膜ONO(106、107、108)上使用CVD法等，堆积40nm左右的聚硅膜作为导电性膜109。
接下来，如图38所示，在控制栅极电极部CG的侧壁部形成侧壁状的存储器栅极电极部MG。
例如，对聚硅膜进行回蚀。在该回蚀工序中，通过各向异性的干刻将聚硅膜从其表面除去规定的膜厚量。通过该工序，在控制栅极电极部CG的侧壁部，经由绝缘膜ONO，能够使聚硅膜呈侧壁状(侧壁膜状)地残存。控制栅极电极部CG的两侧的聚硅膜中的一方成为存储器栅极电极部MG。此外，另一方侧壁状的聚硅膜设为SP。
接下来，如图39所示，使用光刻技术及干刻技术，将聚硅膜SP除去。
接下来，以存储器栅极电极部MG为掩模，对绝缘膜ONO(106、107、108)进行蚀刻。由此，在存储器栅极电极部MG与半导体基板100(p型阱PW)之间及控制栅极电极部CG与存储器栅极电极部MG之间残存有绝缘膜ONO(106、107、108)(图40)。
接下来，如图41及图42所示，形成源极区域MS及漏极区域MD。
例如，以存储器栅极电极部MG和控制栅极电极部CG为掩模，向半导体基板100(p型阱PW)中注入砷(As)或磷(P)等n型杂质，由此形成n-型半导体区域111a、119a。此时，n-型半导体区域111a与存储器栅极电极部MG的侧壁自匹配地形成。而且，n-型半导体区域119a与控制栅极电极部CG的侧壁自匹配地形成(图41)。
接下来，在存储器栅极电极部MG和控制栅极电极部CG的侧壁部形成侧壁膜(侧壁绝缘膜)SW。例如，在包含存储器栅极电极部MG及控制栅极电极部CG上的半导体基板100上使用CVD法等来堆积氧化硅膜。通过各向异性的干刻将该氧化硅膜从其表面除去规定的膜厚量，由此形成侧壁膜SW。接下来，以存储器栅极电极部MG、控制栅极电极部CG、侧壁绝缘膜SW为掩模，向半导体基板100(p型阱PW)中注入砷(As)或磷(P)等n型杂质，由此形成n+型半导体区域111b、119b。此时，n+型半导体区域111b、119b与侧壁膜SW自匹配地形成。该n+型半导体区域111b与n-型半导体区域111a相比，杂质浓度高，接合的深度深。而且，n+型半导体区域119b与n-型半导体区域119a相比，杂质浓度高，接合的深度深。通过该工序，形成由n-型半导体区域111a和n+型半导体区域111b构成的源极区域MS，并形成由n-型半导体区域119a和n+型半导体区域119b构成的漏极区域MD(图42)。
接下来，如图43所示，在控制栅极电极部CG、存储器栅极电极部MG、源极区域MS及漏极区域MD上，使用自对准硅化物技术，形成金属硅化物膜SIL。
例如，在控制栅极电极部CG、存储器栅极电极部MG、源极区域MS及漏极区域MD上形成金属膜(未图示)，通过对于半导体基板100实施热处理，而使控制栅极电极部CG、存储器栅极电极部MG、源极区域MS及漏极区域MD与上述金属膜反应。由此，在控制栅极电极部CG、存储器栅极电极部MG、源极区域MS及漏极区域MD上分别形成金属硅化物膜SIL。上述金属膜例如由镍(Ni)、镍-铂(Pt)合金等构成，可以使用溅射法等形成。接下来，将未反应的金属膜除去。通过该金属硅化物膜SIL，能够实现扩散电阻或接触电阻等的低电阻化。
然后，在控制栅极电极部CG或存储器栅极电极部MG等的上方，使用CVD法等堆积氧化硅膜124作为层间绝缘膜。接下来，在该氧化硅膜124中形成插头(未图示)，进而，在氧化硅膜124上形成配线125(参照图1)。插头例如可以通过向层间绝缘膜中的接触空穴内埋入导电性膜而形成。另外，配线125例如可以通过在氧化硅膜124上堆积导电性膜并进行图案形成来形成。然后，可以通过反复进行层间绝缘膜、插头及配线的形成工序，来形成2层以上的配线。
通过以上的工序，能够形成本实施方式的半导体装置。
(实施方式8)
在上述实施方式1～7中，以所谓分裂栅型的存储单元为例进行了说明，但是也可以使用其他的方式的存储单元。
图44是表示本实施方式的半导体装置的剖视图。图44所示的半导体装置是所谓单晶体管型的MONOS存储单元。
如图44所示，存储单元(元件)由具有存储器栅极电极部MG的晶体管构成。
具体而言，存储单元具有配置在半导体基板100(p型阱PW)的上方的存储器栅极电极部MG。例如，该存储器栅极电极部MG由硅膜构成。并且，存储单元还具有配置在存储器栅极电极部MG与半导体基板100(p型阱PW)之间的绝缘膜ONO(106、107、108)。绝缘膜ONO例如与实施方式1的情况同样，由下层绝缘膜106、下层绝缘膜106的上方的中层绝缘膜107、中层绝缘膜107的上方的上层绝缘膜108构成。中层绝缘膜107成为电荷蓄积部。下层绝缘膜106例如由氧化硅膜构成。中层绝缘膜107例如由氮化硅膜构成。上层绝缘膜108例如由形成在中层绝缘膜107上的氮氧化硅膜108a、形成在氮氧化硅膜108a上的氮化硅膜108b、形成在氮化硅膜108b上的氧化硅膜108c的层叠膜构成。
绝缘膜ONO(106、107、108)配置在存储器栅极电极部MG与半导体基板100(p型阱PW)之间。
而且，存储单元还具有形成在存储器栅极电极部MG的两侧的p型阱PW中的源极区域MS、漏极区域MD。而且，在存储器栅极电极部MG的侧壁部形成有由绝缘膜构成的侧壁绝缘膜SW。
源极区域MS、漏极区域MD分别由n+型半导体区域119b和n-型半导体区域119a构成。n-型半导体区域119a形成为与存储器栅极电极部MG的侧壁自匹配。另外，n+型半导体区域119b形成为与侧壁绝缘膜SW的侧面自匹配，与n-型半导体区域119a相比，接合深度深且杂质浓度高。这样的由低浓度半导体区域及高浓度半导体区域构成的源极、漏极区域称为LDD(Lightly doped Drain)构造。
此外，在源极区域MS、漏极区域MD(n+型半导体区域119b)上形成金属硅化物膜SIL。
另外，在存储单元上形成氧化硅膜124作为层间绝缘膜。在该氧化硅膜124上形成配线125等(参照图1等，但是，CG不存在)。此外，图45是表示单晶体管型的MONOS的存储单元阵列的一例的电路图。如图所示，存储单元MC具有存储器栅极电极部和电荷蓄积部。WL是字线。而且，VSSL表示与漏极区域连接的接地电位线。而且，SBL表示与源极区域连接的源极位线。例如，这样，在本实施方式中，多个存储单元也形成为阵列状。
此外，在本实施方式中，详细说明了n-MOS类型的存储单元，但是在p-MOS类型的存储单元中，通过设为本实施方式的结构，也能起到与n-MOS类型的存储单元同样的效果。
(动作)
接下来，说明存储单元的基本的动作的一例。作为存储单元的动作，说明(1)读取动作、(2)写入动作、(3)消去动作这3个动作。但是，这些动作的定义存在各种，尤其是关于消去动作和写入动作，有时也定义为相反的动作。
在本实施方式中，多个存储单元形成为阵列状，与实施方式1(图7、图8)同样，示出多个存储单元区域MA(MA1-1、MA1-2、MA2-1、MA2-2)。存储单元区域MA例如由m个×n个存储单元构成。在此，参照图7进行说明。
(1)读取动作
在读取存储单元区域MA(例如，MA1-1)中的选择单元的存储信息(数据)的情况下，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行无效化(不启用)。
即，仅从存储单元区域MA1-1的一侧(图7中为左侧)的电压供给电路VS1-1向选择单元的存储器栅极电极部MG供给电位，从存储单元区域MA1-1的另一侧(图7中为右侧)的电压供给电路VS1-2不向选择单元的存储器栅极电极部MG供给电位。
并且，例如，向漏极区域MD及半导体基板100(p型阱PW)施加0V，向源极区域MS施加1.8V，将存储器栅极电极部MG设为规定的电位(即，写入状态的阈值与消去状态的阈值的中间电位，例如3V左右)，由此能够将保持的电荷信息读取作为电流。
(2)写入动作
在向存储单元区域MA(例如，MA1-1)中的选择单元写入存储信息(数据)的情况下，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行无效化(不启用)。
并且，例如，向源极区域MS及半导体基板100(p型阱PW)施加0V，向漏极区域MD施加4.5V，向存储器栅极电极部MG施加写入电位(例如，9V左右)。由此，将产生的热电子向成为电荷蓄积部的中层绝缘膜107注入。该写入方式称为CHE(Channel Hot Electron)注入方式。
(3)消去动作
在本实施方式的消去动作中，也与实施方式1的情况同样，包括使电流向存储器栅极电极部MG流动而对存储器栅极电极部MG进行加热的动作(步骤)。即，如前所述，通过存储单元区域MA的两侧的电压供给电路VS向线状的存储器栅极电极部MG的两端部(1S、2S)施加不同的电位，由此对存储器栅极电极部MG进行加热。
首先，施加加热脉冲(St1)。由此，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行有效化(启用，参照图7、图8)。
例如，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2接通(on)。由此，向存储单元区域MA的存储器栅极电极部MG的端部1S施加第一电位(例如，1V)的电压，向存储器栅极电极部MG的端部2S施加比第一电位低的第二电位(例如，0V)的电压。由此，电流向存储单元区域MA的被选择的存储器栅极电极部MG流动，能够产生焦耳热。由此，能够对存储单元区域MA的选择单元进行加热。
接下来，施加消去脉冲(St2)。由此，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行无效化(不启用，参照图7、图8)。例如，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2切断(off)。并且，例如，向存储器栅极电极部MG施加13V的电压，向源极区域MS施加0V，向漏极区域MD施加0V。由此，从存储器栅极电极部MG侧向氮化硅膜107(电荷蓄积部)通过FN通道现象注入空穴，从而进行消去(FN通道方式)。这样，通过从存储器栅极电极部MG向氮化硅膜107(电荷蓄积部)注入空穴而能够将与存储器栅极电极部MG连接的存储单元一并消去。
然后，通过验证动作(St3)验证存储单元是否达到了所希望的阈值。在未达到所希望的阈值的情况下，再次进行加热脉冲的施加(St1)及消去脉冲的施加(St2)。这样，在达到所希望的阈值之前，反复进行加热脉冲的施加(St1)、消去脉冲的施加(St2)及验证(St3)。在达到了所希望的阈值的情况下，消去结束。
这样，在本实施方式中，在消去动作时，设有施加加热脉冲的步骤(St1)，因此能够与实施方式1的情况同样地提高消去速度。
另外，通过对存储器栅极电极部MG进行加热，与实施方式1的情况同样，能够通过上层绝缘膜及下层绝缘膜的劣化的热恢复、电子、空穴的局部化的修正，提高消去特性、写入特性或保留特性。
此外，在本实施方式中，与实施方式1同样，通过不同步骤施加加热脉冲和消去脉冲，但是在本实施方式中，也可以与实施方式2同样，施加加热兼消去脉冲。另外，也可以与实施方式3同样，改变加热用的电流流动的方向。此外，也可以与实施方式6同样，通过使电流在消去对象的存储器栅极电极部MG的附近的存储器栅极电极部MG中流动，来对消去对象的存储器栅极电极部MG的加热进行辅助。
这样，在本实施方式的半导体装置(单晶体管型的MONOS存储器)中，通过应用上述实施方式的各结构(加热步骤)，也能够起到各个实施方式的效果。
(实施方式9)
在实施方式1中，在消去动作时施加了加热脉冲，但也可以在写入动作时施加加热脉冲。在本实施方式的写入动作中，包括使电流在存储器栅极电极部MG中流动来对存储器栅极电极部MG进行加热的动作(步骤)。即，如前所述，通过存储器栅极电极部MG的两侧的电压供给电路VS，向线状的存储器栅极电极部MG的两端部(1S、2S)施加不同的电位，由此对存储器栅极电极部MG进行加热。
以下，参照附图，说明本实施方式的半导体装置。此外，关于半导体装置的构造及动作中的与实施方式1的情况同样的结构及动作，省略其说明。由此，以下主要说明写入动作。
图46是示意性地表示本实施方式的消去动作的剖视图。此外，在本实施方式中，多个存储单元也形成为阵列状，与实施方式1(图7、图8)同样，示出多个存储单元区域MA(MA1-1、MA1-2、MA2-1、MA2-2)。存储单元区域MA例如由m个×n个存储单元构成。在此，也参照图7进行说明。
首先，施加加热脉冲(St1)。由此，将开关电路SC11-1进行有效化(启用)，将开关电路SC21-1进行有效化(启用，参照图7、图8)。
并且，例如图46(St1)所示，将与选择单元的存储器栅极电极部MG连接的开关元件SW1接通(on)，将开关元件SW2接通(on)。并且，向存储单元区域MA的存储器栅极电极部MG的端部1S施加第一电位(例如，1V)的电压，向存储器栅极电极部MG的端部2S施加比第一电位低的第二电位(例如，0V)的电压。由此，电流在存储单元区域MA的被选择的存储器栅极电极部MG中流动，能够产生焦耳热。由此，能够对存储单元区域MA的选择单元进行加热。
接下来，施加SSI脉冲(St2)。例如，在实施方式1中，如参照图10进行说明那样，向存储器栅极电极部MG施加9.5V的电压，向控制栅极电极部CG施加0.9V的电压，向存储器栅极电极部MG侧的源极区域MS施加5.7V，向控制栅极电极部CG侧的漏极区域MD施加比源极区域低的电位，例如0.3V(图46(St2))。半导体基板100(p型阱PW)为0V。由此，向存储器栅极电极部MG的控制栅极电极部CG侧的端部集中地进行电子的注入。
然后，通过验证动作(St3)验证存储单元是否达到了所希望的阈值。在未达到所希望的阈值的情况下，再次施加加热脉冲，而且，施加SSI脉冲。这样，在达到了所希望的阈值之前，反复进行验证、加热脉冲的施加、SSI脉冲的施加。在达到所希望的阈值的情况下，写入结束。
此外，在本实施方式中，与实施方式1同样，以不同步骤施加加热脉冲和SSI脉冲，但是在本实施方式中，也可以与实施方式2同样地施加加热兼SSI脉冲。另外，也可以与实施方式3同样地改变使加热用的电流流动的方向。另外，也可以与实施方式4、5同样地向控制栅极电极部CG施加加热脉冲。
这样，在本实施方式中，在写入动作时，设有施加加热脉冲的步骤(St1)，因此通过写入动作时的加热，能消除向中层绝缘膜(电荷蓄积部、107)注入的电子的局部化，实现电荷(电子、空穴)的分布的均匀化。因此，能够提高写入特性、保留特性。
以上，基于其实施方式，具体说明了通过本发明者作出的发明，但是本发明并不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
例如，在上述实施方式中，栅极电极部的端部(1S、2S)无需为最外端，也可以位于距栅极电极部的最外端为规定的距离的内侧。另外，也可以将栅极电极部局部性地加热。例如，将栅极电极部的中途的部分设为端部(1S)，将距该端部远离规定的距离的位置设为端部(2S)，通过使电流在它们之间流动而对栅极电极部进行加热，并通过热传导对栅极电极部的整体进行加热。
[备注1]
一种半导体装置，具有：
设置于半导体基板的第一存储单元阵列区域和第二存储单元阵列区域；
第一电压供给电路，配置在所述第一存储单元阵列区域的一侧；
第二电压供给电路，配置在所述第一存储单元阵列区域的另一侧，且配置在所述第一存储单元阵列区域与所述第二存储单元阵列区域之间；
第一开关电路，配置在所述第一存储单元阵列区域与第一电压供给电路之间；
第二开关电路，配置在所述第一存储单元阵列区域与第二电压供给电路之间；
多个栅极电极部，设置在所述第一存储单元阵列区域；及
绝缘膜，配置在所述多个栅极电极部的各个与所述半导体基板之间，且在其内部具有电荷蓄积部，
所述多个栅极电极部分别从第一端向第二端沿第一方向延伸，
第一开关电路具有设置在所述多个栅极电极部的各个的所述第一端与所述第一电压供给区域之间的多个第一开关元件，
第二开关电路具有设置在所述多个栅极电极部的各个的所述第二端与所述第二电压供给区域之间的多个第二开关元件。
[备注2]
根据备注1所述的半导体装置，其中，
将所述第一开关电路及所述第二开关电路进行有效化，向所述多个栅极电极部中的至少一个栅极电极部的所述第一端施加第一电位，向所述第二端施加比所述第一电位低的第二电位，由此使电流沿所述栅极电极部的延伸方向流动，
从所述栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
[备注3]
根据备注2所述的半导体装置，其中，
从所述栅极电极部向所述电荷蓄积部的所述空穴的注入通过向所述栅极电极部施加第三电位以上的消去电位来进行。
[备注4]
根据备注3所述的半导体装置，其中，
所述第一电位及所述第二电位的施加在第一期间进行，
所述第三电位以上的消去电位的施加在所述第一期间后的第二期间进行。
[备注5]
根据备注3所述的半导体装置，其中，
所述第一电位及所述第二电位是所述第三电位以上的电位，
使电流沿所述栅极电极部的延伸方向流动，并从所述栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
[备注6]
根据备注5所述的半导体装置，其中，
所述第一电位及所述第二电位的施加在第一期间进行，
在所述第一期间后的第二期间中，向所述栅极电极部的所述第一端施加所述第二电位，向所述栅极电极部的所述第二端施加所述第一电位，由此使电流向与所述第一期间的情况下相反的方向流动。
[备注7]
一种半导体装置，具有：
设置于半导体基板的第一存储单元阵列区域和第二存储单元阵列区域；
第一电压供给电路，配置在所述第一存储单元阵列区域的一侧；
第二电压供给电路，配置在所述第一存储单元阵列区域的另一侧，且配置在所述第一存储单元阵列区域与所述第二存储单元阵列区域之间；
第一开关电路，配置在所述第一存储单元阵列区域与第一电压供给电路之间；
第二开关电路，配置在所述第一存储单元阵列区域与第二电压供给电路之间；
多个第一栅极电极部，设置在所述第一存储单元阵列区域；
多个第二栅极电极部，与所述多个第一栅极电极部的各个隔着第一绝缘膜配置；及
第二绝缘膜，配置在所述多个第二栅极电极部的各个与所述半导体基板之间，且在其内部具有电荷蓄积部，
所述多个第二栅极电极部分别从第一端向第二端沿第一方向延伸，
第一开关电路具有设置在所述多个第二栅极电极部的各个的所述第一端与所述第一电压供给区域之间的多个第一开关元件，
第二开关电路具有设置在所述多个第二栅极电极部的各个的所述第二端与所述第二电压供给区域之间的多个第二开关元件。
[备注8]
根据备注7所述的半导体装置，其中，
将所述第一开关电路及所述第二开关电路进行有效化，向所述多个第二栅极电极部中的至少一个第二栅极电极部的所述第一端施加第一电位，向所述第二端施加比所述第一电位低的第二电位，由此使电流沿所述第二栅极电极部的延伸方向流动，
从所述第二栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
[备注9]
根据备注8所述的半导体装置，其中，
从所述第二栅极电极部向所述电荷蓄积部的所述空穴的注入通过向所述第二栅极电极部施加第三电位以上的消去电位来进行。
[备注10]
根据备注7所述的半导体装置，其中，
所述第二绝缘膜具有下层膜、作为所述电荷蓄积部的中层膜及上层膜，
所述上层膜具有含氮的膜。
[备注11]
根据备注10所述的半导体装置，其中，
所述上层膜具有形成在所述中层膜上的氮氧化硅膜、形成在所述氮氧化硅膜上的氮化硅膜以及形成在所述氮化硅膜上的氧化硅膜。
[备注12]
根据备注9所述的半导体装置，其中，
所述第一电位及所述第二电位的施加在第一期间进行，
所述第三电位以上的消去电位的施加在所述第一期间后的第二期间进行。
[备注13]
根据备注9所述的半导体装置，其中，
所述第一电位及所述第二电位是所述第三电位以上的电位，
使电流沿所述第二栅极电极部的延伸方向流动，并从所述第二栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
[备注14]
根据备注9所述的半导体装置，其中，
所述第一电位及所述第二电位的施加在第一期间进行，
在所述第一期间后的第二期间中，向所述第二栅极电极部的所述第一端施加所述第二电位，向所述第二栅极电极部的所述第二端施加所述第一电位，由此使电流向与所述第一期间的情况下相反的方向流动。
[备注15]
一种半导体装置，具有：
设置于半导体基板的第一存储单元阵列区域和第二存储单元阵列区域；
第一电压供给电路，配置在所述第一存储单元阵列区域的一侧；
第二电压供给电路，配置在所述第一存储单元阵列区域的另一侧，且配置在所述第一存储单元阵列区域与所述第二存储单元阵列区域之间；
第一开关电路，配置在所述第一存储单元阵列区域与第一电压供给电路之间；
第二开关电路，配置在所述第一存储单元阵列区域与第二电压供给电路之间；
多个第一栅极电极部，设置在所述第一存储单元阵列区域；
多个第二栅极电极部，与所述多个第一栅极电极部的各个隔着第一绝缘膜配置；及
第二绝缘膜，配置在所述多个第二栅极电极部的各个与所述半导体基板之间，且在其内部具有电荷蓄积部，
所述多个第一栅极电极部分别从第一端向第二端沿第一方向延伸，
第一开关电路具有设置在所述多个第一栅极电极部的各个的所述第一端与所述第一电压供给区域之间的多个第一开关元件，
第二开关电路具有设置在所述多个第一栅极电极部的各个的所述第二端与所述第二电压供给区域之间的多个第二开关元件。
[备注16]
根据备注15所述的半导体装置，其中，
将所述第一开关电路及所述第二开关电路进行有效化，向所述多个第一栅极电极部中的至少一个第一栅极电极部的所述第一端施加第一电位，向所述第二端施加比所述第一电位低的第二电位，由此使电流沿所述第一栅极电极部的延伸方向流动，
从所述第二栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
[备注17]
根据备注16所述的半导体装置，其中，
从所述第二栅极电极部向所述电荷蓄积部的所述空穴的注入通过向所述第二栅极电极部施加第三电位以上的消去电位来进行。
[备注18]
根据备注15所述的半导体装置，其中，
所述第二绝缘膜具有下层膜、作为所述电荷蓄积部的中层膜及上层膜，
所述上层膜具有含氮的膜。
[备注19]
根据备注18所述的半导体装置，其中，
所述上层膜具有形成在所述中层膜上的氮氧化硅膜、形成在所述氮氧化硅膜上的氮化硅膜以及形成在所述氮化硅膜上的氧化硅膜。
[备注20]
根据备注17所述的半导体装置，其中，
向所述第二栅极电极部的第一端施加第四电位，向所述第二栅极电极部的第二端施加比所述第四电位低的第五电位，由此使电流沿所述第二栅极电极部的延伸方向流动，
所述第四电位及所述第五电位是所述第三电位以上的电位。

Claims (20)

1.一种半导体装置，其中，
所述半导体装置具有存储单元，该存储单元具有：
栅极电极部，配置在半导体基板的上方；及
绝缘膜，形成在所述栅极电极部与所述半导体基板之间，且在其内部具有电荷蓄积部，
向所述栅极电极部的第一端施加第一电位，向所述栅极电极部的第二端施加比所述第一电位低的第二电位，由此使电流沿所述栅极电极部的延伸方向流动，
从所述栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
2.根据权利要求1所述的半导体装置，其中，
从所述栅极电极部向所述电荷蓄积部的所述空穴的注入通过向所述栅极电极部施加第三电位以上的消去电位来进行。
3.根据权利要求2所述的半导体装置，其中，
所述第一电位及所述第二电位的施加在第一期间进行，
所述第三电位以上的消去电位的施加在所述第一期间后的第二期间进行。
4.根据权利要求2所述的半导体装置，其中，
所述第一电位及所述第二电位是所述第三电位以上的电位，
使电流沿所述栅极电极部的延伸方向流动，并从所述栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
5.根据权利要求4所述的半导体装置，其中，
所述第一电位及所述第二电位的施加在第一期间进行，
在所述第一期间后的第二期间中，向所述栅极电极部的所述第一端施加所述第二电位，向所述栅极电极部的所述第二端施加所述第一电位，由此使电流向与所述第一期间的情况下相反的方向流动。
6.一种半导体装置，其中，
所述半导体装置具有存储单元，该存储单元具有：
半导体基板；
第一栅极电极部，配置在所述半导体基板的上方；
第二栅极电极部，以与所述第一栅极电极部相邻的方式配置在所述半导体基板的上方；
第一绝缘膜，形成在所述第一栅极电极部与所述半导体基板之间；及
第二绝缘膜，形成在所述第二栅极电极部与所述半导体基板之间及所述第一栅极电极部与所述第二栅极电极部之间，且在其内部具有电荷蓄积部，
向所述第二栅极电极部的第一端施加第一电位，向所述第二栅极电极部的第二端施加比所述第一电位低的第二电位，由此使电流沿所述第二栅极电极部的延伸方向流动，
从所述第二栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
7.根据权利要求6所述的半导体装置，其中，
从所述第二栅极电极部向所述电荷蓄积部的所述空穴的注入通过向所述第二栅极电极部施加第三电位以上的消去电位来进行。
8.根据权利要求7所述的半导体装置，其中，
所述第二绝缘膜具有下层膜、作为所述电荷蓄积部的中层膜及上层膜，
所述上层膜具有含氮的膜。
9.根据权利要求8所述的半导体装置，其中，
所述上层膜具有形成在所述中层膜上的氮氧化硅膜、形成在所述氮氧化硅膜上的氮化硅膜以及形成在所述氮化硅膜上的氧化硅膜。
10.根据权利要求7所述的半导体装置，其中，
所述第一电位及所述第二电位的施加在第一期间进行，
所述第三电位以上的消去电位的施加在所述第一期间后的第二期间进行。
11.根据权利要求7所述的半导体装置，其中，
所述第一电位及所述第二电位是所述第三电位以上的电位，
使电流沿所述第二栅极电极部的延伸方向流动，并从所述第二栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
12.根据权利要求11所述的半导体装置，其中，
所述第一电位及所述第二电位的施加在第一期间进行，
在所述第一期间后的第二期间中，向所述第二栅极电极部的所述第一端施加所述第二电位，向所述第二栅极电极部的所述第二端施加所述第一电位，由此使电流向与所述第一期间的情况下相反的方向流动。
13.一种半导体装置，其中，
所述半导体装置具有存储单元，该存储单元具有：
半导体基板；
第一栅极电极部，配置在所述半导体基板的上方；
第二栅极电极部，以与所述第一栅极电极部相邻的方式配置在所述半导体基板的上方；
第一绝缘膜，形成在所述第一栅极电极部与所述半导体基板之间；及
第二绝缘膜，形成在所述第二栅极电极部与所述半导体基板之间及所述第一栅极电极部与所述第二栅极电极部之间，且在其内部具有电荷蓄积部，
向所述第一栅极电极部的第一端施加第一电位，向所述第一栅极电极部的第二端施加比所述第一电位低的第二电位，由此使电流沿所述第一栅极电极部的延伸方向流动，
从所述第二栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
14.根据权利要求13所述的半导体装置，其中，
从所述第二栅极电极部向所述电荷蓄积部的所述空穴的注入通过向所述第二栅极电极部施加第三电位以上的消去电位来进行。
15.根据权利要求14所述的半导体装置，其中，
所述第二绝缘膜具有下层膜、作为所述电荷蓄积部的中层膜及上层膜，
所述上层膜具有含氮的膜。
16.根据权利要求15所述的半导体装置，其中，
所述上层膜具有形成在所述中层膜上的氮氧化硅膜、形成在所述氮氧化硅膜上的氮化硅膜以及形成在所述氮化硅膜上的氧化硅膜。
17.根据权利要求14所述的半导体装置，其中，
向所述第二栅极电极部的所述第一端施加第四电位，向所述第二栅极电极部的所述第二端施加比所述第四电位低的第五电位，由此使电流沿所述第二栅极电极部的延伸方向流动，
所述第四电位及所述第五电位是所述第三电位以上的电位。
18.一种半导体装置，其中，
所述半导体装置具有多个存储单元，该存储单元具有：
栅极电极部，配置在半导体基板的上方；及
绝缘膜，形成在所述栅极电极部与所述半导体基板之间，且在其内部具有电荷蓄积部，
在所述多个存储单元中，第一存储单元的所述栅极电极部与第二存储单元的所述栅极电极部相邻设置，
向所述第一存储单元的所述栅极电极部的第一端施加第一电位，向第二端施加比所述第一电位低的第二电位，由此使电流沿所述第一存储单元的所述栅极电极部的延伸方向流动，
从所述第二存储单元的所述栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
19.根据权利要求18所述的半导体装置，其中，
从所述第二存储单元的所述栅极电极部向所述电荷蓄积部的所述空穴的注入通过向所述第二存储单元的所述栅极电极部施加第三电位以上的消去电位来进行。
20.一种半导体装置的驱动方法，该半导体装置具有存储单元，该存储单元具有：
栅极电极部，配置在半导体基板的上方；及
绝缘膜，形成在所述栅极电极部与所述半导体基板之间，且在其内部具有电荷蓄积部，
在所述半导体装置的驱动方法中，
(a)向所述栅极电极部的第一端施加第一电位，向所述栅极电极部的第二端施加比所述第一电位低的第二电位，由此使电流沿所述栅极电极部的延伸方向流动，
(b)从所述栅极电极部向所述电荷蓄积部注入空穴，由此将蓄积于所述电荷蓄积部的电子消去。
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