CN108565267B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

本申请涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置包括：连接部件，包含半导体材料；第一电极膜，设置在所述连接部件的至少上方；第一绝缘膜，设置在所述第一电极膜上；积层体，设置在所述第一绝缘膜上，并且由第二电极膜及第二绝缘膜交替积层而成；三根以上的半导体柱，沿互不相同的两个以上的方向排列，并且在所述第二电极膜及所述第二绝缘膜的积层方向延伸，贯通所述积层体及所述第一绝缘膜而与所述连接部件连接；第三绝缘膜，设置在所述半导体柱与所述积层体之间、及所述连接部件与所述第一电极膜之间；以及电荷储存层，设置在所述第三绝缘膜中的至少所述第二电极膜与所述半导体柱之间。

Description

半导体存储装置及其制造方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2015年2月6日、申请号为201510064937.X、发明名称为“半导体存储装置及其制造方法”的发明专利申请案。
技术领域
本发明的实施方式涉及一种半导体存储装置及其制造方法。
背景技术
一直以来，半导体存储装置的高集成化不断发展，但通过提升光刻技术来提高集成度的方法正不断接近极限。因此，提出了如下积层型存储装置：使电极膜与绝缘膜交替积层而形成积层体，在该积层体中一次性形成贯通孔，在贯通孔的内表面上形成存储器膜之后，在贯通孔的内部形成硅柱。在积层型存储装置中，由于在硅柱与电极膜的每一个交叉部分形成以存储器膜为电荷储存部件的存储单元，因此存储单元呈三维排列。
作为该种积层型存储装置的第一例，提出了如下I字柱形存储装置：在积层体之下设置源极线，在积层体之上设置位线，并且将硅柱的下端连接到源极线，将上端连接到位线。然而，当制造I字柱形存储装置时，为了在贯通孔的内表面上形成存储器膜之后将硅柱连接到源极线，而必须通过蚀刻等将存储器膜从贯通孔的底部去除，但此时，有对已形成在贯通孔的侧面上的存储器膜、也就是构成存储单元的存储器膜造成损伤的问题。
而且，作为积层型存储装置的第二例，提出了如下U字柱形存储装置：在积层体之上设置源极线及位线，并且将两根硅柱的上端部分别连接到源极线及位线，将该两根硅柱的下端部彼此经由连接部件连接。当制造U字柱形存储装置时，可通过使两个贯通孔与供形成连接部件的预定空间连通，而在贯通孔及空腔的内表面上形成存储器膜，在后一体地形成硅柱及连接部件。因此，无须去除贯通孔底部的存储器膜。然而，在U字柱形存储装置中，由于串联连接在源极线与位线之间的存储单元的数量增多，因此有控制电路增大的问题。而且，由于源极线与位线之间的电流路径长，因此有导通电阻高的问题。
发明内容
本发明的实施方式提供一种特性良好且容易制造的半导体存储装置及其制造方法。
实施方式的半导体存储装置包括：连接部件，包含半导体材料；第一电极膜，设置在所述连接部件的至少上方；第一绝缘膜，设置在所述第一电极膜上；积层体，设置在所述第一绝缘膜上，并且由第二电极膜及第二绝缘膜交替积层而成；三根以上的半导体柱，沿互不相同的两个以上的方向排列，并且在所述第二电极膜及所述第二绝缘膜的积层方向延伸，贯通所述积层体及所述第一绝缘膜而连接于所述连接部件；第三绝缘膜，设置在所述半导体柱与所述积层体之间、以及所述连接部件与所述第一电极膜之间；以及电荷储存层，设置在所述第三绝缘膜中的至少所述第二电极膜与所述半导体柱之间。
附图说明
图1A及图1B是例示第一实施方式的集成电路装置的剖视图。
图2是图1B所示的区域A的放大剖视图。
图3A是例示第一实施方式中的网状连接部件的俯视图，图3B是例示硅柱、源极布线部件及控制栅极电极的俯视图，图3C是例示位线及其周边的俯视图。
图4A～图4C是例示第一实施方式的半导体存储装置的制造方法的图。
图5A～图5C是例示第一实施方式的半导体存储装置的制造方法的图。
图6A～图6C是例示第一实施方式的半导体存储装置的制造方法的图。
图7A～图7C是例示第一实施方式的半导体存储装置的制造方法的图。
图8A～图8C是例示第一实施方式的半导体存储装置的制造方法的图。
图9A～图9C是例示第一实施方式的半导体存储装置的制造方法的图。
图10A～图10C是例示第一实施方式的半导体存储装置的制造方法的图。
图11A～图11C是例示第一实施方式的半导体存储装置的制造方法的图。
图12A～图12C是例示第一实施方式的半导体存储装置的制造方法的图。
图13A～图13C是例示第一实施方式的半导体存储装置的制造方法的图。
图14A～图14C是例示第一实施方式的半导体存储装置的制造方法的图。
图15A～图15C是例示第一实施方式的半导体存储装置的制造方法的图。
图16A～图16C是例示第一实施方式的半导体存储装置的制造方法的图。
图17A～图17C是例示第一实施方式的半导体存储装置的制造方法的图。
图18A～图18C是例示第一实施方式的半导体存储装置的制造方法的图。
图19A～图19C是例示第一实施方式的半导体存储装置的制造方法的图。
图20A及图20B是例示第一实施方式的半导体存储装置的制造方法的剖视图。
图21A及图21B是例示第一实施方式的变形例的半导体存储装置的制造方法的剖视图。
图22是例示第一实施方式的变形例中的硅柱、源极布线部件及控制栅极电极的俯视图。
图23是例示第二实施方式的半导体存储装置的剖视图。
图24是例示第三实施方式的半导体存储装置的剖视图。
图25是例示第三实施方式的变形例的半导体存储装置的剖视图。
图26A是例示第一实施方式的半导体存储装置的俯视图，图26B是例示第四实施方式的半导体存储装置的俯视图。
图27是例示第5实施方式的半导体存储装置的剖视图。
图28是例示第6实施方式的半导体存储装置的剖视图。
图29是例示第7实施方式的半导体存储装置中的布线的位置关系的图。
图30A～图30D是例示第7实施方式的半导体存储装置的俯视图，图30A表示全层，图30B表示背栅极电极膜，图30C表示下部的选择栅极电极膜，图30D表示控制栅极电极膜。
图31A是沿图30A所示的C-C'线截取的剖视图，图31B是沿图30A所示的D-D'线截取的剖视图，图31C是沿图30A所示的E-E'线截取的剖视图。
图32是例示第8实施方式的半导体存储装置的俯视图。
图33是例示第8实施方式的变形例的半导体存储装置的俯视图。
图34A是例示第9实施方式的半导体存储装置的俯视图，图34B是其剖视图。
图35A及图35B是例示第9实施方式的第一具体例的半导体存储装置的制造方法的俯视图。
图36A及图36B是例示第9实施方式的第二具体例的半导体存储装置的制造方法的俯视图。
具体实施方式
(第一实施方式)
以下，一边参照附图，一边对本发明的实施方式进行说明。
首先，对第一实施方式进行说明。
图1A及图1B是例示本实施方式的半导体存储装置的剖视图，示出相互正交的截面。
图2是图1B所示的区域A的放大剖视图。
图3A是例示本实施方式中的网状连接部件的俯视图，图3B是例示硅柱、源极布线部件及控制栅极电极的俯视图，图3C是例示位线及其周边的俯视图。
图1B是沿图3C所示的B-B'线截取的剖视图。
如图1A及图1B所示，在本实施方式的半导体存储装置1中设置硅基板10。以下，为了方便说明，在本说明书中采用XYZ正交坐标系统。将平行于硅基板10的上表面并且相互正交的方向设为“X方向”及“Y方向”，将垂直于硅基板10的上表面的方向设为“Z方向”。
在硅基板10上设置着驱动电路部11，并且在驱动电路部11上设置着层间绝缘膜12。另外，在图1A及图1B中，作为驱动电路部11，仅示出了层间绝缘膜，而省略了构成驱动电路部11的晶体管等元件的图示。在层间绝缘膜12上设置着背栅极电极膜13(第一电极膜)。在背栅极电极膜13上设置着层间绝缘膜14(第一绝缘膜)。在层间绝缘膜14上设置着选择栅极电极膜16(第三电极膜)，并且在选择栅极电极膜16上设置着层间绝缘膜17。在层间绝缘膜17上设置着控制栅极电极膜18(第二电极膜)及层间绝缘膜19(第二绝缘膜)交替积层而成的积层体20。在积层体20的最上层的控制栅极电极膜18上设置着层间绝缘膜21，在层间绝缘膜21上设置着选择栅极电极膜22，在选择栅极电极膜22上设置着层间绝缘膜23。所述各层间绝缘膜例如具有硅氧化物，背栅极电极膜13例如具有含有杂质的多晶硅，选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22例如具有金属、金属硅化物或多晶硅中的任一种。
在背栅极电极膜13内设置着网状连接部件25(连接部件)。如图3A所示，网状连接部件25的形状为在平板上呈周期性地形成着多个贯通孔26的网状。贯通孔26在XY平面内呈错位状排列。背栅极电极膜13的一部分进入到贯通孔26内。换句话说，在背栅极电极膜13中设置着贯通网状连接部件25的柱部13a。而且，如图2所示，网状连接部件25也可以被分成上层部分25a及下层部分25b，并且在上层部分25a与下层部分25b之间形成着空隙25c。空隙25c可形成于整个面，也可以局部地形成。而且，网状连接部件25也可以为连续体而不形成空隙25c。
以贯通选择栅极电极膜22、层间绝缘膜21、积层体20、层间绝缘膜17、选择栅极电极膜16、层间绝缘膜14、背栅极电极膜13及网状连接部件25的方式形成着多根硅柱28(半导体柱)。各硅柱28具有多晶硅，并且沿Z方向、也就是控制栅极电极膜18及层间绝缘膜19的积层方向延伸。在硅柱28的中心部形成着空隙28c。另外，也可以不形成空隙28c。
如图3B所示，从Z方向观察时，硅柱28的最密排列方向为相对于X方向倾斜±30°的方向及Y方向这三个方向。硅柱28呈正三角形栅格状周期性地排列。而且，如图3B所示，三根硅柱28咬入至各柱部13a的外周部。另外，在图3A中，网状连接部件25与硅柱28的交叉部分以网状连接部件25表示。
如图2所示，硅柱28及网状连接部件25例如是由多晶硅而形成为一体。因此，在网状连接部件25上连接着三根以上的硅柱28。并且，在具有硅柱28及网状连接部件25的构造体的外表面上设置着绝缘性存储器膜(第三绝缘膜)30。利用存储器膜30将硅柱28与选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22绝缘，并且将网状连接部件25与背栅极电极膜13绝缘。
在存储器膜30中，从硅柱28及网状连接部件25侧起依序积层隧道绝缘层31、电荷储存层32及阻挡绝缘层33。隧道绝缘层31通常为绝缘性，但如果被施加处于半导体存储装置1的驱动电压的范围内的特定电压，则该隧道绝缘层31成为流通穿隧电流的层。电荷储存层32是具有储存电荷的能力的层，例如由硅氮化物(SiN)形成。阻挡绝缘层33是即便在半导体存储装置1的驱动电压的范围内被施加电压仍实质上不流通电流的层，该阻挡绝缘层33是由高介电常数材料例如硅氧化物、铝氧化物或铪氧化物形成的氧化层或由这些氧化层积层而成的多层膜。
如图1B及图3C所示，在各硅柱28上设置着插销35，插销35连接于各硅柱28。在各插销35上设置着插销36，插销36连接于各插销35。插销36比插销35细。插销35及36例如是由钨层及钛氮化层等含金属层积层而形成。而且，与在X方向上相邻的插销35连接的两根插销36在Y方向上的位置互不相同。在插销36上设置着沿X方向延伸的位线38。各位线38经由1根插销36及1根插销35而与设置在被分割在某一区块(后文叙述)的积层体中的1根硅柱28连接。由于与在X方向上相邻的插销35连接的两根插销36在Y方向上的位置互不相同，而使得在X方向上相邻的插销35连接于互不相同的位线38。
而且，以贯通选择栅极电极膜22、层间绝缘膜21、积层体20、层间绝缘膜17、选择栅极电极膜16、层间绝缘膜14及背栅极电极膜13的上部的方式设置着源极布线部件40(布线部件)。于源极布线部件40设置着多块平行于YZ平面的平板状部分。多块平板状部分也可以由未图示的部分而相互连接。另外，在图1中示出了2块源极布线部件40的平板状部分。源极布线部件40的下部41例如是由导电型为n+型的多晶硅形成。源极布线部件40的下部41中的有效杂质浓度高于网状连接部件25中的有效杂质浓度。另外，在本说明书中，所谓“有效杂质浓度”是指有助于半导体材料的导电的杂质的浓度，例如，当在半导体材料中含有成为供体的杂质及成为受体的杂质这两种杂质时，“有效杂质浓度”是指除供体与受体的相抵消部分以外的部分的浓度。
源极布线部件40的上部42例如是由金属材料形成，例如是由硅化钛(TiSi)层、钛(Ti)层、氮化钛(TiN)层及钨(W)层依序积层而成的(TiSi/Ti/TiN/W)多层膜形成。在源极布线部件40上设置着插销43，并且在插销43上设置着沿Y方向延伸的源极线44。插销43的形状也可以为布线状。如图2所示，源极布线部件40的下端与网状连接部件25的上层部分25a连接。由此，源极线44经由源极布线部件40及网状连接部件25与硅柱28连接。而且，在源极布线部件40与积层体20之间设置着侧壁绝缘膜45(第四绝缘膜)。由此，源极布线部件40与背栅极电极膜13、选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22绝缘。
由多块源极布线部件40的平板状部分将选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22分割成沿Y方向延伸的带状部分。下文中，将在X方向上相邻的两根源极布线部件40的平板状部分之间的部分称为“区块”。在各区块中配置着4行具有沿Y方向排列的多根硅柱28的硅柱行。各位线38跨及多个区块地沿X方向延伸，并且在每一区块与1根硅柱28连接。而且，背栅极电极膜13及网状连接部件25也是跨及多个区块而连续设置。
另一方面，如图1A所示，在各区块的Y方向的一端部，具有选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22的积层体被加工成每一电极膜均形成台阶的阶梯状。并且，以覆盖该阶梯状部分的方式设置例如具有硅氮化物的终止膜47。而且，在各电极膜的端部上，以贯通终止膜47与各电极膜连接的方式设置插销48。在各插销48上设置插销49，在插销49上设置插销50及51，在插销51上设置沿Y方向延伸的字线52。字线52与位线38配置在同一层。在位线38及字线52的上方设置上层布线53。
在半导体存储装置1中，在各硅柱28与各控制栅极电极膜18的每一个交叉部分构成存储单元晶体管。而且，在各硅柱28与选择栅极电极膜16的每一个交叉部分构成下部选择晶体管。进而，在各硅柱28与选择栅极电极膜22的每一个交叉部分构成上部选择晶体管。进而，网状连接部件25及背栅极电极膜13构成背栅极晶体管。
因此，在位线38与源极线44之间构成由上部选择晶体管、多个存储单元晶体管、下部选择晶体管及背栅极晶体管串联连接而成的NAND(Not AND，与非)串。并且，源极布线部件40的下部41作为对该NAND串的各晶体管供给电子的源极扩散层而发挥功能。另外，多片控制栅极电极膜18中的包含最下层的一层至数层控制栅极电极膜18及包含最上层的一层至数层控制栅极电极膜18也可以为不构成存储单元晶体管的虚设控制栅极电极膜。而且，下部选择晶体管的选择栅极电极膜16及上部选择晶体管的选择栅极电极膜22也可以分别为多层膜的积层结构。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图4A～图4C至图19A～图19C是例示本实施方式的半导体存储装置的制造方法的图。图4A表示相当于图1A的截面，图4B表示相当于图1B的截面，图4C表示相当于图4B的平面。其他附图也一样。
图20A及图20B是例示本实施方式的半导体存储装置的制造方法的剖视图。
首先，如图1A及图1B所示，在硅基板10上形成驱动电路部11，在驱动电路部11上形成层间绝缘膜12。
接着，如图4A～图4C所示，在层间绝缘膜12上形成背栅极电极膜13的下层部分13b。接着，在下层部分13b的上表面形成凹部13c。此时，在凹部13c内残留柱部13a。接着，在凹部13c内埋入例如包含硅氮化物的牺牲材料60。此时，柱部13a的上表面未被牺牲材料60覆盖而露出。
接着，如图5A～图5C所示，以覆盖牺牲材料60的方式形成背栅极电极膜13的上层部分13d。由此，下层部分13b、柱部13a及上层部分13d一体化而形成背栅极电极膜13。接着，将背栅极电极膜13图案化，并且利用层间绝缘膜61填埋已被去除背栅极电极膜13的部分。
接着，如图6A～图6C所示，依序形成层间绝缘膜14、具有多晶硅的选择栅极电极膜16、以及层间绝缘膜17。接着，在层间绝缘膜17及选择栅极电极膜16形成沿Y方向延伸的狭缝62。由此，将选择栅极电极膜16分割成沿Y方向延伸的带状部分。接着，在狭缝62内埋入例如具有硅氮化物的牺牲材料63。
接着，如图7A～图7C所示，以覆盖层间绝缘膜17及牺牲材料63的方式交替积层控制栅极电极膜18及层间绝缘膜19。由此形成积层体20。此时，控制栅极电极膜18例如是由含有杂质的多晶硅形成。接着，在积层体20上依序形成层间绝缘膜21、选择栅极电极膜22及层间绝缘膜23。选择栅极电极膜22例如是由含有杂质的多晶硅形成。
接着，例如利用光刻法及RIE(reactive ion etching：反应离子蚀刻)法，以贯通层间绝缘膜23、选择栅极电极膜22、层间绝缘膜21、积层体20、层间绝缘膜17、选择栅极电极膜16、层间绝缘膜14及背栅极电极膜13的上层部分13d并且到达至埋设在背栅极电极膜13内的牺牲材料60的方式形成存储孔(memory hole)64。由此，牺牲材料60露出于存储孔64的内表面。
此时，也可以如图7B所示那样使存储孔64还贯通背栅极电极膜13的下层部分13b而到达至层间绝缘膜12的途中。而且，在如图20A及图20B所示那样存储孔64的预定形成位置与背栅极电极膜13的柱部13a重叠的情况下，使存储孔64还贯通柱部13a。
接着，通过经由存储孔64对牺牲材料60实施湿式蚀刻，而去除牺牲材料60。其结果为，在背栅极电极膜13内的去除牺牲材料60后的部分形成空腔65。空腔65与存储孔64连通。
接着，如图8A～图8C所示，在存储孔64及空腔65的内表面上依序形成阻挡绝缘层33、电荷储存层32及隧道绝缘层31(参照图2)而成膜存储器膜30。接着，在存储孔64及空腔65的内部堆积硅而在空腔65内形成网状连接部件25，并且在存储孔64内一体地形成硅柱28。
此时，如图2所示，在空腔65的上表面上堆积硅而形成网状连接部件25的上层部分25a，在空腔65的下表面上堆积硅而形成网状连接部件25的下层部分25b。并且，根据硅的堆积条件，会在上层部分25a与下层部分25b之间形成空隙25c。接着，在层间绝缘膜23上进而成膜层间绝缘膜23而覆盖硅柱28的上端部。
接着，如图9A～图9C所示，将具有选择栅极电极膜16、层间绝缘膜17、积层体20、层间绝缘膜21、选择栅极电极膜22及层间绝缘膜23的积层体67的Y方向的端部加工成阶梯状。接着，以覆盖加工成阶梯状的各台阶的方式形成例如具有硅氮化物的终止膜47。
接着，如图10A～图10C所示，在被加工成阶梯状的积层体67的侧方埋入绝缘膜70，并且使层间绝缘膜23及绝缘膜70的上表面平坦。接着，在积层体67中的牺牲材料63的正上方区域内形成沿Y方向延伸的狭缝71。由此，控制栅极电极膜18及选择栅极电极膜22被分割成沿Y方向延伸的带状部分。
接着，如图11A～图11C所示，例如通过实施湿式蚀刻而将牺牲材料63从狭缝71的底部去除。由此，选择栅极电极膜16露出于狭缝62的内表面。另外，由于未去除层间绝缘膜14，因此背栅极电极膜13未露出于狭缝71的内表面。
接着，如图12A～图12C所示，经由狭缝71对选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22实施硅化处理。由此，选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22中的配置在硅柱28周围的部分被硅化。另一方面，选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22中的远离狭缝71的部分，例如位于被加工成阶梯状的积层体67的端部的部分未被硅化而保持多晶硅的状态。
接着，如图13A～图13C所示，例如进行各向异性蚀刻而将层间绝缘膜14及背栅极电极膜13的上层部分13d从狭缝62的底部去除。接着，在整面堆积绝缘材料。由此，在狭缝71及狭缝62的内表面上形成侧壁绝缘膜45。接着，实施RIE法等各向异性蚀刻而去除侧壁绝缘膜45中的形成在层间绝缘膜23的上表面上的部分以及形成在狭缝62的底面上的部分。由此，在狭缝62的底部露出网状连接部件25。
接着，如图14A～图14C所示，例如将导电型为n+型的多晶硅埋入到狭缝62内及狭缝71内。接着，进行凹槽处理而将多晶硅从狭缝71的上部内去除。由此，在狭缝62内及狭缝71的下部内形成源极布线部件40的下部41。源极布线部件40的下部41与网状连接部件25欧姆连接。
接着，如图15A～图15C所示，进行以终止膜47为终止部的各向异性蚀刻，而在被加工成阶梯状的积层体67的端部的正上方区域内，在绝缘膜70中形成多个相接孔73。接着，通过在整面堆积金属材料例如(Ti/TiN/W)积层膜并进行回蚀，而在狭缝71的上部内形成源极布线部件40的上部42，并且在相接孔73内形成插销48。插销48分别与背栅极电极膜13、选择栅极电极膜16及控制栅极电极膜18欧姆连接。而且，源极布线部件40的上部42与下部41欧姆连接。
接着，如图16A～图16C所示，在层间绝缘膜23上进而形成层间绝缘膜23。接着，利用光刻法及RIE法，在插销48的正上方区域内形成通孔75，在源极线布线部件40的正上方区域内形成狭缝76，在硅柱28的正上方区域内形成通孔77。接着，通过在整面堆积钨等金属材料并进行回蚀，而在通孔75内形成插销49，在狭缝76内形成插销43，在通孔77内形成插销35。插销49与插销48连接，插销43与源极布线部件40连接，插销35与硅柱28连接。
接着，如图17A～图17C所示，在层间绝缘膜23上进而形成层间绝缘膜23并且形成沟槽，在沟槽内埋入金属材料，由此形成插销50及源极线44。插销50与插销49连接，源极线44与插销43连接。
接着，如图18A～图18C所示，在层间绝缘膜23上进而形成层间绝缘膜23并且形成通孔，在通孔内埋入金属材料，由此形成插销51及插销36。插销51与插销50连接，插销36与插销35连接。插销36形成为比插销35细，使在各区块内分别与形成于Y方向上的相同位置的多根插销35连接的多根插销36在Y方向上的位置互不相同。
接着，如图19A～图19C所示，在层间绝缘膜23上进而形成层间绝缘膜23并且形成沟槽，在沟槽内埋入金属材料，由此形成字线52及位线38。字线52与插销51连接，位线38与插销36连接。接着，以填埋字线52及位线38的方式进而形成层间绝缘膜23。
接着，如图1A及图1B所示，形成上层布线53并且利用层间绝缘膜23加以填埋。此时，一部分上层布线53与字线52连接。以如此方式制造本实施方式的半导体存储装置1。另外，并非必须设置背栅极电极膜13的下层部分13b。背栅极电极膜13只要设置在网状连接部件25的至少上方即可。
接着，对本实施方式的半导体存储装置的动作进行说明。
首先，对写入动作(Program)进行说明。
通过使成为写入对象的存储单元晶体管(以下也称为“选择存储单元”)的电荷储存层32储存电子而对存储单元晶体管写入资料。具体来说，首先，通过将源极线44的电位设为基准电位Vss或(Vss+2V)左右的若干正电位，将选择存储单元所属的NAND串(以下也称为“选择串”)所贯穿的选择栅极电极膜16的电位设为电位Vss，而将下部选择晶体管设为断开状态，使选择串电性独立于源极线。
接下来，将与选择存储单元连接的位线38的电位设为基准电位Vss，并且对选择栅极电极膜22例如施加电位Vdd(＞Vss)而将选择串的上部选择晶体管设为导通状态，将非选择串的上部选择晶体管设为断开状态，由此将选择串的硅柱28的电位设为基准电位Vss左右。另一方面，在向对象区块的所有控制栅极电极膜18施加电位Vpass(＞Vss)之后，将选择存储单元的控制栅极电极膜18的电位设为正写入电位Vprg。由此，对于选择存储单元，从硅柱28经由隧道绝缘层31将电子注入到电荷储存层32。由此，将资料写入到选择存储单元。而且，对于与不进行写入的非选择存储单元连接的位线38，通过将位线电位例如预先升压到电位Vdd，而将栅极电位为电位Vdd的上部选择晶体管设为断开状态，将NAND串的硅柱28设为浮动状态。由此，使得在非选择存储单元中，控制栅极电极膜18与硅柱28之间不会产生大的电位差。
此时，可将背栅极电极膜13的电位设为基准电位Vss左右而将背栅极晶体管设为断开状态，也可以将背栅极电极膜13的电位设为高于基准电位Vss的读出电位Vread_bg左右而将背栅极晶体管设为导通状态。
接着，对读出动作(Read)进行说明。
当读出存储在选择存储单元中的资料时，检测选择存储单元的阈值。具体来说，将源极线44的电位设为基准电位Vss，将背栅极电极膜13的电位设为正读出电位Vread_bg。由此，在被背栅极电极膜13包围的网状连接部件25内诱发出电子。其结果为，网状连接部件25作为存储单元晶体管等的源极扩散层而发挥功能。
在该状态下，对选择串所贯穿的选择栅极电极膜16施加正导通电位VSGS_on而将下部选择栅极晶体管设为导通状态。另一方面，对非选择串所贯穿的选择栅极电极膜16施加负断开电位VSGS_off或接地电位的断开电位VSGS_off而将下部选择栅极晶体管设为断开状态。由此，成为读出电流只能够流到选择串的状态。然后，将位线38的电位设为正读出电位，并且对与属于选择串的非选择存储单元相对应的选择栅极电极膜16施加读出电位Vread(＞Vss)，由此将这些非选择存储单元设为导通状态，并且通过检测流到选择串中的读出电流来判定选择存储单元的阈值，并且读出资料。
接着，对删除动作(Erase)进行说明。
当删除已写入到存储单元晶体管中的资料时，通过从硅柱28对电荷储存层32注入电洞，而使电洞与储存在电荷储存层32中的电子成对毁灭。在本实施方式中，例如通过对源极布线部件40施加删除电位Vera，并且对背栅极电极膜13施加删除电位Vera_bg(Vera＞Vera_bg＞Vss)，而在源极布线部件40的下部41与背栅极电极膜13之间产生电场。而且，对进行删除的区块的控制栅极电极膜18施加基准电位Vss，并且将未进行删除的区块的控制栅极电极膜18设为浮动状态。由此，在由带间穿隧产生电洞而进行删除的区块中，将该电洞经由网状连接部件25及硅柱28而注入到电荷储存层32。因此，无须在选择晶体管附近产生强电场而产生带间穿隧以产生电洞。由此，可抑制选择晶体管的断开漏电流而使动作更稳定，从而可实现可靠性更高的半导体存储装置。
接下来，对本实施方式的效果进行说明。
如图1所示，在本实施方式的半导体存储装置1中，连接于位线38与源极线44之间的存储单元晶体管沿Z方向只排列一行。因此，即便增加控制栅极电极膜18的积层数，也可以使连接于位线38与源极线44之间的存储单元晶体管的数量不会超过控制栅极电极膜18的积层数地增加，从而无需过大的控制电路。而且，源极线与位线之间的电流路径不会变得过长，从而可将导通电阻抑制为低电阻。其结果为，可同时实现构造微细化及槽电流(cellcurrent)增加，从而可谋求动作的高速化。
而且，在本实施方式中，当制造半导体存储装置1时，在图7A～图7C所示的步骤中，将空腔65及存储孔64形成为相互连通的一体化空间，在图8A～图8C所示的步骤中，在空腔65及存储孔64的内表面上形成存储器膜30之后，在空腔65及存储孔64的内部一体地形成网状连接部件25及硅柱28。因此，无须通过蚀刻等去除存储器膜30的一部分以将硅柱28连接到网状连接部件25，从而无对存储器膜30造成损伤的担忧。其结果为，能够制造高可靠性的半导体存储装置。
进而，在半导体存储装置1中，在背栅极电极膜13中设置柱部13a。由此，在图7A～图7C所示的步骤中，当从空腔65内去除牺牲材料60时，柱部13a可支持空腔65。因此，可防止空腔65崩塌。而且，通过将柱部13a周期性地排列，可更确实地支持空腔65。进而，柱部13a的配置相对稀疏，并且相邻的柱部13a间的距离比相邻的硅柱28间的距离长。由此，在图7A～图7C所示的步骤中，空腔65的最窄部分的宽度不会比相邻的存储孔64间之间隔窄。其结果为，在图8A～图8C所示的步骤中，当在空腔65内埋入多晶硅而形成网状连接部件25时，可确实地埋入多晶硅。
另外，在本实施方式中，示出了由n+型的多晶硅形成源极布线部件40的下部41的示例，但并不限定于此，也可以由n+型的锗(Ge)形成下部41，还可以由n+型的硅锗(SiGe)形成该下部41。由此，可在比使用多晶硅时低的温度下使杂质活化。其结果为，可减轻加在给存储单元晶体管及各布线等上的热负荷，从而能够制造可靠性更高的半导体存储装置。而且，也可以代替柱部13a而将具有不同于背栅极电极膜13的材料的支持部件埋入到贯通孔26内。由此也可以支持空腔65。
(第一实施方式的变形例)
接下来，对本实施方式的变形例进行说明。
图21A及图21B是例示本变形例的半导体存储装置的制造方法的剖视图。
图22是例示本变形例中的硅柱、源极布线部件及控制栅极电极的俯视图。
如图21A及图21B所示，在本变形例中，当形成存储孔64时，实质上未蚀刻背栅极电极膜13的柱部13a。由此，如图22所示，一部分硅柱28的下部的形状成为与柱部13a重复的部分缺失的形状。例如，从Z方向观察时，一部分硅柱28的下部的形状成为圆形的一部分缺失的形状。而且，存储孔64未贯通背栅极电极膜13。
根据本变形例，由于在形成存储孔64之后柱部13a的大致整体仍残留，因此可确实地支持空腔65。但由于存储孔64与空腔65的连通部分的宽度d变小，有可能阻碍多晶硅进入到空腔65内，因此宽度d的值优选设为一定值以上。具体来说，宽度d优选设为设置在存储孔64内的存储器膜30与多晶硅膜的合计膜厚的约两倍以上。本变形例中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
(第二实施方式)
接下来，对第二实施方式进行说明。
图23是例示本实施方式的半导体存储装置的剖视图。
如图23所示，在本实施方式的半导体存储装置2中，整个源极布线部件40由金属材料形成。而且，对网状连接部件25的上层部分25a中的相当于源极布线部件40及侧壁绝缘膜45的正下方区域的部分注入杂质，而形成导电型为n+型的高浓度区域25e。高浓度区域25e中的有效杂质浓度高于上层部分25a中的与硅柱28相接的部分的有效杂质浓度。而且，在本实施方式的半导体存储装置2中，硅柱28未贯通背栅极电极膜13。
本实施方式的半导体存储装置2可通过以下所示的方法加以制造。也就是说，在图11A～图11C所示的步骤中，在形成狭缝71之后，将杂质经由狭缝71而离子注入到网状连接部件25的上层部分25a，从而形成高浓度区域25e。而且，在图15A～图15C所示的步骤中，通过利用金属材料填埋狭缝71内而形成源极布线部件40。
在半导体存储装置2中，在能够良好地控制而形成高浓度区域25e的情况下，可通过将背栅极晶体管设为断开状态而提升截止特性，并且提升写入动作的选择性。另一方面，在高浓度区域25e的形成取决于网状连接部件25的状态而变得不稳定的情况下，优选通过将背栅极晶体管设为导通状态而利用下部选择晶体管的动作来写入资料。
根据本实施方式，通过由金属材料形成整个源极布线部件40，可降低源极布线部件40的电阻率。而且，源极布线部件40可经由高浓度区域25e而与网状连接部件25欧姆连接。进而，高浓度区域25e是作为存储单元晶体管及电子供给源而发挥功能。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
(第三实施方式)
接下来，对第三实施方式进行说明。
图24是例示本实施方式的半导体存储装置的剖视图。
如图24所示，在本实施方式的半导体存储装置3中，源极布线部件40由核心部40a以及覆盖核心部40a的下表面及两侧面的周边部40b形成。并且，核心部40a由金属材料例如(Ti/TiN/W)积层膜形成，周边部40b由半导体材料例如n+型的多晶硅形成。由此，可进一步降低源极布线部件40的电阻值。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
另外，源极布线部件40的上部也可以与所述第一实施方式同样地由金属材料形成整个上部。由此，可进一步降低源极布线部件40的电阻值，并且可同时实现半导体存储装置的低成本化及高速化。
(第三实施方式的变形例)
接下来，对第三实施方式的变形例进行说明。
图25是例示本变形例的半导体存储装置的剖视图。
如图25所示，在本变形例的半导体存储装置3a中，源极布线部件40的周边部40b被硅化，例如由硅化钛(TiSi2)形成。通过将n+型的多晶硅层形成为比所述第三实施方式中的n+型的多晶硅层薄，而使得该多晶硅层全部被用于硅化，从而可实现本变形例的构造。而且，此时，周边部40b进出于网状连接部件25内而形成进出部40c。
根据本变形例，与所述第三实施方式相比，可进一步降低源极布线部件40的电阻值。而且，通过所谓“铲雪效应(snowplow effect)”，可将周边部40b中所含的杂质例如磷(P)及砷(As)等从周边部40b挤出，而对网状连接部件25更有效地供给成为供体的杂质。本变形例中的所述以外的构成、制造方法、动作及效果与所述第三实施方式相同。
(第四实施方式)
接下来，对第四实施方式进行说明。
图26A是例示第一实施方式的半导体存储装置的俯视图，图26B是例示第四实施方式的半导体存储装置的俯视图。
如图26A所示，在所述第一实施方式的半导体存储装置1中，对沿Y方向延伸的4行硅柱28的每一行设置源极布线部件40的平板状部分，由此将选择栅极电极膜16分割。换句话说，对分割选择栅极电极膜16的每一狭缝71设置源极布线部件40的平板状部分。
相对于此，如图26B所示，在第四实施方式的半导体存储装置4中，虽然与所述第一实施方式同样地利用狭缝71按每4行硅柱28对选择栅极电极膜16进行分割，但并非对所有狭缝71均配置源极布线部件40，而是按每4条狭缝71对应1条源极布线部件40的比率配置源极布线部件40的平板状部分。此种构造可通过如下操作而实现：设定两种狭缝71的宽度，并且使未设置源极布线部件40的狭缝71的宽度比设置源极布线部件40的狭缝71的宽度窄，由此利用侧壁绝缘膜45阻塞宽度窄的狭缝71。狭缝71可根据其宽度分两次形成，也可以由一次步骤而形成。
根据本实施方式，与第一实施方式相比，可使半导体存储装置进一步高集成化，从而可进一步降低成本。另一方面，根据第一实施方式，通过以比本实施方式短的周期排列源极布线部件40，可确实地将NAND串的导通电阻抑制为低电阻。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
(第5实施方式)
接下来，对第5实施方式进行说明。
图27是例示本实施方式的半导体存储装置的剖视图。
如图27所示，在本实施方式的半导体存储装置5中，在源极布线部件40的下部41设置着p+型半导体部分55及n+型半导体部分56。p+型半导体部分55及n+型半导体部分56均具有半导体材料例如多晶硅，并且均与网状连接部件25相接。例如，p+型半导体部分55设置在下部41的宽度方向中央部，n+型半导体部分56以夹着p+型半导体部分55的方式设置。
根据本实施方式，通过以与网状连接部件25相接的方式设置p+型半导体部分55及n+型半导体部分56，可根据背栅极电极膜13的电位来切换由选择栅极电极膜16实现的下部选择晶体管的极性。也就是说，如果对背栅极电极膜13施加正电位，则在网状连接部件25内充满电子而与n+型半导体部分56电性一体化。因此，如果从选择栅极电极膜16观察，则n+型半导体层接近其附近，下部选择晶体管作为NMOS(N-channel Metal OxideSemiconductor，N通道金属氧化物半导体)而发挥功能。另一方面，如果对背栅极电极膜13施加负电位，则在网状连接部件25内充满电洞而与p+型半导体部分55电性一体化。因此，如果从选择栅极电极膜16观察，则p+型半导体层接近其附近，下部选择晶体管作为PMOS(P-channel Metal Oxide Semiconductor，P通道金属氧化物半导体)而发挥功能。
由此，在写入动作及读出动作时，只要对背栅极电极膜13施加正电位而将下部选择晶体管设为NMOS，即可对选择串的硅柱28供给电子。
另一方面，在删除动作时，只要对背栅极电极膜13施加负电位而将下部选择晶体管设为PMOS，即可通过对选择栅极电极膜16施加负电位而将下部选择晶体管设为导通状态，而从源极布线部件40经由p+型半导体部分55及网状连接部件25对硅柱28内供给电洞，从而使硅柱28升压。由此，无须通过在选择栅极电极膜16的边缘利用GIDL(Gate-InducedDrain Leakage：栅极感应漏极漏电流)产生电洞并将该电洞注入到硅柱28来使硅柱28升压。因此，也无须在选择栅极电极膜16的附近设置高浓度杂质区域以便有效率地产生GIDL，从而可抑制断开状态下的漏电流。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
(第6实施方式)
接下来，对第6实施方式进行说明。
图28是例示本实施方式的半导体存储装置的剖视图。
如图28所示，在本实施方式的半导体存储装置6中，源极布线部件40的多块平板状部分沿X方向等间隔地排列，并且在各平板状部分的正下方区域内交替地形成着p+型半导体部分55及n+型半导体部分56。也就是说，在某1块平板状部分的正下方区域内形成着p+型半导体部分55及n+型半导体部分56中的任一个半导体部分。p+型半导体部分55及n+型半导体部分56与网状连接部件25相接。而且，背栅极电极膜13、选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22中的与侧壁绝缘膜45相对向的部分分别成为经硅化后的硅化物部分13s、16s、18s及22s。
并且，在写入动作时及读出动作时，使用与n+型半导体部分56连接的源极布线部件40作为源极电极。例如，对与n+型半导体部分56连接的源极布线部件40施加基准电位Vss(例如0V)。而且，对背栅极电极膜13施加高于基准电位Vss的电位(例如5V)。由此，下部选择晶体管成为NMOS。另一方面，与p+型半导体部分55连接的源极布线部件40预先设为浮动状态。
在删除动作时，使用与p+型半导体部分55连接的源极布线部件40作为源极电极。例如，对与p+型半导体部分55连接的源极布线部件40施加删除电位(例如23V)。而且，对背栅极电极膜13施加低于删除电位的电位(例如15V)。由此，下部选择晶体管成为PMOS。另一方面，与n+型半导体部分56连接的源极布线部件40预先设为浮动状态。
在本实施方式中，也可以与所述第5实施方式同样地，通过在删除动作时使网状连接部件25内充满电洞而使下部选择晶体管作为PMOS动作，从而将电洞注入到硅柱28内。而且，由于在源极布线部件40的一块平板状部分的正下方区域内只形成p+型半导体部分55及n+型半导体部分56中的一个半导体部分，因此制造过程容易。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
另外，通常来说，删除动作所耗费的时间比写入动作所耗费的时间及读出动作所耗费的时间长，因此也可以减省p+型半导体部分55及与其连接的源极布线部件40的平板状部分。另一方面，如果减少n+型半导体部分56及与其连接的源极布线部件40的平板状部分的数量，则源极线44到网状连接部件25的电阻值会增加，因此优选为确保一定程度的配置密度。
(第7实施方式)
接下来，对第7实施方式进行说明。
图29是例示本实施方式的半导体存储装置中的布线的位置关系的图。
图30A～图30D是例示本实施方式的半导体存储装置的俯视图，图30A表示全层，图30B表示背栅极电极膜，图30C表示下部的选择栅极电极膜，图30D表示控制栅极电极膜。
图31A是沿图30A所示的C-C'线截取的剖视图，图31B是沿图30A所示的D-D'线截取的剖视图，图31C是沿图30A所示的E-E'线截取的剖视图。
如图29所示，在本实施方式的半导体存储装置7中，被源极布线部件40(参照图31A)分割的选择栅极电极膜16及22分别相互绝缘，但被源极布线部件40分割的控制栅极电极膜18在积层体的Y方向的一端部被收聚而相互连接。
具体来说，如图30B及图31A～图31C所示，背栅极电极膜13在积层体的下方整面扩散而成为单一的导电膜。如图31A～图31C所示，网状连接部件25是按每一区块被分割，并且分割而成的各部分的形状成为沿Y方向延伸的带状。如图30C及图31A～图31C所示，下部的选择栅极电极膜16也是按每一区块被分割，并且分割而成的各部分的形状成为沿Y方向延伸的带状。上部的选择栅极电极膜22也一样。如图30D及图31A～图31C所示，控制栅极电极膜18在硅柱28所贯通的Y方向中央部是按每一区块被分割，但在被加工成阶梯状的Y方向端部，在区块间被相互连接。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
以下，主要说明不同于所述第一实施方式的半导体存储装置的制造方法(参照图4～图20)的部分。
在本实施方式中，在图4A～图4C所示的步骤中，按每一区块形成背栅极电极膜13的凹部13c。而且，在图6A～图6C所示的步骤中，如图30A所示，以按每一区块完全分割选择栅极电极膜16的方式形成狭缝62。然后，在图10A～图10C所示的步骤中，如图30A所示，沿Y方向间歇地形成狭缝71。由此，控制栅极电极膜18被部分分割而成为被部分地相互连接的形状。
而且，在图12A～图12C所示的步骤中，经由狭缝71及62对选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22进行硅化。此时，由于狭缝71是间歇地形成，因此各电极膜被有效率地硅化。由此，制造图29、图30A～图30D、及图31A～图31C所示的半导体存储装置7。
在本实施方式中，由于网状连接部件25按每一区块被分割成多个部分，因此在读出动作时，未连接选择串部分的电位也可以设为与位线相同的电位。由此，可减少流到未设置选择串的区块中的漏电流。
根据本实施方式，由于将多个控制栅极电极膜18收聚，因此控制栅极电极膜18的驱动得以简化，从而可谋求驱动电路的小型化。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
(第8实施方式)
接下来，对第8实施方式进行说明。
图32是例示本实施方式的半导体存储装置的俯视图。
如图32所示，在本实施方式的半导体存储装置8中，在积层体67中以按每一区块完全分割选择栅极电极膜16的方式形成狭缝62，并且以按每一区块完全分割控制栅极电极膜18的方式形成狭缝71，在狭缝62及71的内部设置着源极布线部件40。并且，在包含源极布线部件40的正下方区域的区域内设置着n+型半导体部分56，源极布线部件40经由n+型半导体部分56与网状连接部件25(参照图31A)连接。
而且，在积层体67中，在各区块中的X方向中央部形成着狭缝80。狭缝80沿YZ平面延伸并且到达至网状连接部件25。在狭缝80的内部设置着源极布线部件40。并且，在网状连接部件25中的狭缝80的正下方区域内形成着p+型半导体部分55。p+型半导体部分55经由源极布线部件40与驱动电路连接。也就是说，在按每一区块分割选择栅极电极膜16的源极布线部件40的正下方区域内只设置着n+型半导体部分56。并且，p+型半导体部分55设置在各区块的内部。
在本实施方式中，在图13A～图13C所示的步骤中，在使狭缝71到达至网状连接部件25之后，经由狭缝71而离子注入成为供体的杂质，而在网状连接部件25内形成n+型半导体部分56。接着，在将牺牲材料埋入到狭缝71内之后，在积层体67中形成狭缝80。然后，经由狭缝80而离子注入成为受体的杂质，而在网状连接部件25内形成p+型半导体部分55。接着，将牺牲材料从狭缝71内去除，并且在狭缝71及80的侧面上形成侧壁绝缘膜45，在狭缝71及80的内部埋入源极布线部件40。以如此方式制造本实施方式的半导体存储装置8。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第7实施方式相同。
(第8实施方式的变形例)
接下来，对第8实施方式的变形例进行说明。
图33是例示本变形例的半导体存储装置的俯视图。
如图33所示，在本变形例的半导体存储装置8a中，狭缝80及p+型半导体部分55设置在各区块的Y方向的一端部。根据本变形例，也可以获得与第8实施方式相同的效果。
另外，狭缝80及p+型半导体部分55的形成位置并不限定于各区块的X方向中央部及Y方向端部，只要为可与网状连接部件25接触的位置，则可设置在任意位置。如上所述，通常来说，删除动作所耗费的时间比写入动作及读出动作长，因此并不要求非常高速的驱动，即便p+型半导体部分55处于远离网状连接部件25的各部的位置也无问题。本变形例中的所述以外的构成、制造方法、动作及效果与所述第8实施方式相同。
(第9实施方式)
接下来，对第9实施方式进行说明。
图34A是例示本实施方式的半导体存储装置的俯视图，图34B是其剖视图。
如图34A及图34B所示，在本实施方式的半导体存储装置9中，以分别按每一区块完全分割选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22的方式形成狭缝62及71。并且，在狭缝71的正下方区域内沿X方向交替配置着p+型半导体部分55及n+型半导体部分56。但在狭缝71的正下方区域内，p+型半导体部分55与n+型半导体部分56相互隔开。而且，源极布线部件40中的连接于p+型半导体部分55的平板状部分与连接于n+型半导体部分56的平板状部分相互绝缘。因此，p+型半导体部分55与n+型半导体部分56相互绝缘。
根据本实施方式，可利用狭缝62及71将选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22分别按每一区块完全分割，并且使p+型半导体部分55与n+型半导体部分56相互绝缘并分别连接于不同的驱动电路。由此，驱动的自由度增加。本实施方式中的所述以外的构成、动作及效果与所述第7实施方式相同。
(第9实施方式的第一具体例)
接下来，对第9实施方式的第一具体例进行说明。
本具体例是所述第9实施方式的半导体存储装置的制造方法的示例。
图35A及图35B是例示本具体例的半导体存储装置的制造方法的俯视图。
如图35A所示，在本具体例中，在图10A～图10C所示的步骤中，当在积层体67中形成狭缝62及71时，预先设置宽度比其他部分窄的窄幅部62a及71a。由此，如图35B所示，在图13A～图13C所示的步骤中，当在狭缝62及71的内表面上形成侧壁绝缘膜45时，窄幅部62a及71a被侧壁绝缘膜45阻塞。其结果为，在通过离子注入杂质而在狭缝71的正下方区域内形成p+型半导体部分55及n+型半导体部分56的步骤中，由于在窄幅部62a及71a的正下方区域内未注入杂质，因此p+型半导体部分55及n+型半导体部分56两者均未形成。
而且，在狭缝62及71内埋入金属材料而形成源极布线部件40的步骤中，由于窄幅部62a及71a内未埋入金属材料，因此未形成源极布线部件40。因此，狭缝71中的窄幅部71a的两侧部分的正下方区域内所形成的p+型半导体部分55及n+型半导体部分56不会经由窄幅部62a及71a内的源极布线部件40而相互连接。这样一来，可使p+型半导体部分55与n+型半导体部分56相互隔开并且相互绝缘。本具体例中的所述以外的制造方法与所述第一实施方式相同。
(第9实施方式的第二具体例)
接下来，对第9实施方式的第二具体例进行说明。
本具体例是所述第9实施方式的半导体存储装置的制造方法的示例。
图36A及图36B是例示本具体例的半导体存储装置的制造方法的俯视图。
如图36A所示，在本具体例中，在图6A～图6C所示的步骤中，当在狭缝62内埋入牺牲材料63时，预先在狭缝62的部分62b内埋入对牺牲材料63的蚀刻选择比高的绝缘材料83。例如，在将牺牲材料63设为硅氮化物的情况下，将绝缘材料83设为硅氧化物。由此，在图11A～图11C所示的步骤中，当去除牺牲材料63时，可使绝缘材料83残留。其结果为，在部分62b的正下方区域内未注入杂质，在部分62b内未形成源极布线部件40。根据本具体例，也可以制造所述第9实施方式的半导体存储装置9。本具体例中的所述以外的制造方法与所述第一实施方式相同。
根据以上所说明的实施方式，可实现特性良好并且容易制造的半导体存储装置及其制造方法。
以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其他各种方式加以实施，并且可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变形包含在发明的范围或主旨内，并且包含在权利要求书中所记载的发明及其等价物的范围内。而且，所述各实施方式可相互组合而实施。

Claims (26)

1.一种半导体存储装置，其特征在于包括：
连接部件，包含半导体材料；
第一绝缘膜，设置在所述连接部件上；
积层体，设置在所述第一绝缘膜上，并且由电极膜及第二绝缘膜交替积层而成；
三根以上的半导体柱，沿互不相同的两个以上的方向排列，并且在所述电极膜及所述第二绝缘膜的积层方向延伸，贯通所述积层体及所述第一绝缘膜而与所述连接部件连接；以及
第三绝缘膜，设置在所述半导体柱与所述积层体之间，且至少包含设置在所述电极膜与所述半导体柱之间的电荷储存层；
在所述连接部件中形成着在所述积层方向延伸的贯通孔；
在所述贯通孔之中形成着支持部。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述贯通孔呈周期性排列。
3.根据权利要求1所述的半导体存储装置，其特征在于：所述半导体柱咬入至所述支持部。
4.根据权利要求1所述的半导体存储装置，其特征在于：相邻的所述支持部间的距离长于相邻的所述半导体柱间的距离。
5.根据权利要求1所述的半导体存储装置，其特征在于：
还包括设置在所述连接部件与所述第一绝缘膜间的第一电极膜；
在所述贯通孔内配置着所述第一电极膜的一部分。
6.根据权利要求1所述的半导体存储装置，其特征在于：所述半导体柱及所述连接部件形成为一体。
7.根据权利要求1所述的半导体存储装置，其特征在于还包括：
布线部件，贯通所述积层体及所述第一绝缘膜，与所述连接部件连接；以及
第四绝缘膜，设置在所述布线部件与所述积层体之间。
8.一种半导体存储装置，其特征在于包括：
连接部件，包含半导体材料；
第一绝缘膜，设置在所述连接部件上；
积层体，设置在所述第一绝缘膜上，并且由电极膜及第二绝缘膜交替积层而成；
三根以上的半导体柱，沿互不相同的两个以上的方向排列，并且在所述电极膜及所述第二绝缘膜的积层方向延伸，贯通所述积层体及所述第一绝缘膜而与所述连接部件连接；
第三绝缘膜，设置在所述半导体柱与所述积层体之间，且至少包含设置在所述电极膜与所述半导体柱之间的电荷储存层；
布线部件，贯通所述积层体及所述第一绝缘膜，与所述连接部件连接；以及
第四绝缘膜，设置在所述布线部件与所述积层体之间；且
所述第三绝缘膜还设置在所述半导体柱的下表面。
9.根据权利要求8所述的半导体存储装置，其特征在于：利用所述第三绝缘膜使所述半导体柱与所述积层体绝缘。
10.一种半导体存储装置，其特征在于包括：
连接部件，包含半导体材料；
第一绝缘膜，设置在所述连接部件上；
积层体，设置在所述第一绝缘膜上，并且由电极膜及第二绝缘膜交替积层而成；
三根以上的半导体柱，沿互不相同的两个以上的方向排列，并且在所述电极膜及所述第二绝缘膜的积层方向延伸，贯通所述积层体及所述第一绝缘膜而与所述连接部件连接；
第三绝缘膜，设置在所述半导体柱与所述积层体之间，且至少包含设置在所述电极膜与所述半导体柱之间的电荷储存层；
布线部件，贯通所述积层体及所述第一绝缘膜，与所述连接部件连接；以及
第四绝缘膜，设置在所述布线部件与所述积层体之间；
所述布线部件具有在所述积层方向上至少一处成为不连续形状的肩部。
11.根据权利要求10所述的半导体存储装置，其特征在于：
在所述连接部件中形成着在所述积层方向延伸的贯通孔；
所述贯通孔呈周期性排列。
12.根据权利要求11所述的半导体存储装置，其特征在于：
还包括设置在所述连接部件与所述第一绝缘膜间的第一电极膜；
在所述贯通孔内配置着所述第一电极膜的一部分。
13.根据权利要求8或10所述的半导体存储装置，其特征在于：所述半导体柱及所述连接部件形成为一体。
14.根据权利要求7、8、10的任一项所述的半导体存储装置，其特征在于：
所述布线部件的下部包含半导体材料；
所述布线部件的上部包含金属；并且
所述布线部件的下部中的有效杂质浓度高于所述连接部件中的有效杂质浓度。
15.根据权利要求7、8、10的任一项所述的半导体存储装置，其特征在于：
所述布线部件包含金属；并且
所述连接部件的与所述布线部件相接的部分中的有效杂质浓度高于所述连接部件的与所述半导体柱相接的部分中的有效杂质浓度。
16.根据权利要求7、8、10的任一项所述的半导体存储装置，其特征在于：所述布线部件包括：
核心部，包含金属；以及
周边部，覆盖所述核心部的下表面及侧面，并且包含半导体材料。
17.根据权利要求16所述的半导体存储装置，其特征在于：所述周边部包含所述金属的硅化物。
18.根据权利要求7、8、10的任一项所述的半导体存储装置，其特征在于还包括：
第一电极膜，设置在所述连接部件与所述第一绝缘膜间；以及
第三电极膜，设置在所述第一电极膜与所述积层体之间并且被所述布线部件分割；并且
所述布线部件在与所述积层方向正交的第一方向延伸，并且分割所述第三电极膜。
19.根据权利要求18所述的半导体存储装置，其特征在于：所述第三电极膜中的被所述布线部件夹着的部分被分割成在所述第一方向延伸的多个部分。
20.根据权利要求7、8、10的任一项所述的半导体存储装置，其特征在于：在所述布线部件的下部形成着与所述连接部件相接的n型半导体部分及p型半导体部分中的至少一者。
21.根据权利要求7、8、10的任一项所述的半导体存储装置，其特征在于：在所述连接部件中的与所述布线部件相接的部分形成着n型半导体部分及p型半导体部分。
22.根据权利要求21所述的半导体存储装置，其特征在于：
所述布线部件的多个部分沿与所述积层方向及与所述积层方向正交的第一方向这两个方向正交的第二方向相互隔开而排列；并且
所述n型半导体部分及所述p型半导体部分在所述布线部件的多个部分的正下方区域沿所述第二方向交替配置。
23.根据权利要求21所述的半导体存储装置，其特征在于：
所述布线部件的多个部分沿与所述积层方向及与所述积层方向正交的第一方向这两个方向正交的第二方向相互隔开而排列；
所述n型半导体部分配置在所述布线部件的多个部分的正下方区域；并且
所述p型半导体部分配置在所述布线部件的多个部分之间的部分的正下方区域。
24.根据权利要求21所述的半导体存储装置，其特征在于：
所述n型半导体部分与所述p型半导体部分相互隔开，并且
所述布线部件中的连接于所述n型半导体部分的部分与连接于所述p型半导体部分的部分相互绝缘。
25.一种半导体存储装置，其特征在于包括：
连接部件，包含半导体材料；
第一绝缘膜，设置在所述连接部件上；
积层体，设置在所述第一绝缘膜上，并且由电极膜及第二绝缘膜交替积层而成；
三根以上的半导体柱，沿互不相同的两个以上的方向排列，并且在所述电极膜及所述第二绝缘膜的积层方向延伸，贯通所述积层体及所述第一绝缘膜而与所述连接部件连接；以及
第三绝缘膜，设置在所述半导体柱与所述积层体之间，且至少包含设置在所述电极膜与所述半导体柱之间的电荷储存层；
所述第三绝缘膜还设置在所述半导体柱的下表面；
在所述连接部件中形成着在所述积层方向延伸的贯通孔；
所述贯通孔呈周期性排列。
26.根据权利要求25所述的半导体存储装置，其特征在于：
还包括设置在所述连接部件与所述第一绝缘膜间的第一电极膜；
在所述贯通孔内配置着所述第一电极膜的一部分。
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