JP2020035930A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に制御可能な半導体記憶装置を提供する。【解決手段】一の実施形態に係る半導体記憶装置は、基板と、複数の第１ゲート電極と、複数の第１ゲート電極に対向する第１半導体膜と、複数の第１ゲート電極及び第１半導体膜の間に設けられた第１ゲート絶縁膜と、を備える。また、この半導体記憶装置は、複数の第１ゲート電極よりも基板から遠い複数の第２ゲート電極と、複数の第２ゲート電極に対向する第２半導体膜と、複数の第２ゲート電極及び第２半導体膜の間に設けられた第２ゲート絶縁膜と、を備える。また、この半導体記憶装置は、複数の第１ゲート電極及び複数の第２ゲート電極の間に設けられた第３ゲート電極と、第３ゲート電極に対向する第３半導体膜と、第３ゲート電極及び第３半導体膜の間に設けられた第３ゲート絶縁膜と、を備える。また、第３半導体膜の第２方向の幅は第２半導体膜の一端よりも大きく、第１半導体膜の他端よりも小さい。【選択図】図４

Description

以下に記載された実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第１方向に配設された複数のゲート電極と、第１方向に延伸してこれら複数のゲート電極に対向する半導体膜と、複数のゲート電極及び半導体膜の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。
特開２０１７−１７４８６６
好適に制御可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配設され、第１方向と交差する第２方向に延伸する複数の第１ゲート電極と、第１方向に延伸し、複数の第１ゲート電極に対向し、基板側の一端の第２方向の幅が他端の第２方向の幅よりも小さい第１半導体膜と、複数の第１ゲート電極及び第１半導体膜の間に設けられた第１ゲート絶縁膜と、を備える。また、この半導体記憶装置は、第１方向に配設され、第２方向に延伸し、複数の第１電極よりも基板から遠い複数の第２ゲート電極と、第１方向に延伸し、複数の第２ゲート電極に対向し、基板側の一端の第２方向の幅が他端の第２方向の幅よりも小さい第２半導体膜と、複数の第２ゲート電極及び第２半導体膜の間に設けられた第２ゲート絶縁膜と、を備える。また、この半導体記憶装置は、複数の第１ゲート電極及び複数の第２ゲート電極の間に設けられ、第２方向に延伸する第３ゲート電極と、第１半導体膜の他端及び第２半導体膜の一端に接続され、第１方向の幅が第１半導体膜及び第２半導体膜よりも小さく、第２方向の幅が、第１半導体膜の他端の第２方向の幅よりも小さく、第２半導体膜の一端の第２方向の幅よりも大きい第３半導体膜と、第３ゲート電極及び第３半導体膜の間に設けられた第３ゲート絶縁膜と、を備える。
好適に制御可能な半導体記憶装置を提供する。
第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 図３のＡで示した部分の拡大図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 比較例に係る半導体記憶装置について説明するための模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、これらの実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。Ｘ方向、Ｙ方向及びＺ方向は、それぞれ、第１〜第３方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、円筒状又は円環状の部材又は貫通孔等について「径方向」と言った場合には、これら円筒又は円環の中心軸と垂直な平面において、この中心軸に近付く方向又はこの中心軸から離れる方向を意味することとする。また、「径方向の厚み」等と言った場合には、この様な平面において、中心軸から内周面までの距離と、中心軸から外周面までの距離との差分を意味する事とする。
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。説明の都合上、図１では一部の構成を省略する。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の下部配線ＳＣ及びソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリユニットＭＵは、ビット線ＢＬ及び下部配線ＳＣの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積膜である。この場合、メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬに接続される。ワード線ＷＬは、１のメモリストリングＭＳに属する複数のメモリセルＭＣに対応して設けられ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択線ＳＧＤに接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのドレイン選択トランジスタＳＴＤに共通に接続される。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択線ＳＧＳに接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのソース選択トランジスタＳＴＳに共通に接続される。
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
図２は、本実施形態に係る半導体記憶装置の模式的な斜視図である。説明の都合上、図２では一部の構成を省略する。
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、基板Ｓの上方に設けられた回路層ＣＬと、回路層ＣＬの上方に設けられたメモリセルアレイＭＡと、を備える。また、メモリセルアレイＭＡは、メモリ層ＭＬａと、メモリ層ＭＬａの上方に設けられたメモリ層ＭＬｂと、メモリ層ＭＬａ，ＭＬｂの間に設けられたメモリ層ＭＬｃと、を備える。
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の表面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。
回路層ＣＬは、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒと、これら複数のトランジスタＴｒに接続された複数の配線及びコンタクトと、を備える。トランジスタＴｒは、例えば、基板Ｓの表面をチャネル領域として利用する電界効果型のトランジスタである。
メモリセルアレイＭＡは、Ｚ方向に配設された複数の導電膜１１０と、Ｚ方向に延伸して複数の導電膜１１０に対向する複数の半導体膜１２０と、これら導電膜１１０及び半導体膜１２０の間に設けられたゲート絶縁膜１３０と、を備える。
導電膜１１０は、例えばタングステン（Ｗ）等の導電膜であり、ワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣのゲート電極、又は、ドレイン選択線ＳＧＤ（図１）及びこのドレイン選択線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。また、複数の導電膜１１０の下方には、導電膜１１１及び導電膜１１２が設けられている。導電膜１１１は、例えばリン（Ｐ）等のｎ型の不純物が注入された多結晶シリコン（Ｓｉ）等の導電膜であり、ソース選択線ＳＧＳ（図１）及びこのソース選択線ＳＧＳに接続された複数のソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。導電膜１１２は、下部配線ＳＣ（図１）として機能する。また、導電膜１１０，１１１，１１２の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁膜１０１が設けられている。
導電膜１１０，１１１は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内部には半導体膜１２０及びゲート絶縁膜１３０が配置される。導電膜１１０のＸ方向の端部は、Ｚ方向に延伸するコンタクトＣＣに接続される。
導電膜１１２は、半導体膜１２０に接続された半導体膜１１３と、半導体膜１１３の下面に設けられた導電膜１１４と、を備える。半導体膜１１３は、例えば、リン等のｎ型の不純物が注入された多結晶シリコン等の導電性の半導体膜である。導電膜１１４は、例えば、リン等のｎ型の不純物が注入された多結晶シリコン、タングステン（Ｗ）等の金属、又は、シリサイド等の導電膜である。
以下、複数の導電膜１１０のうち、メモリ層ＭＬａに含まれるものを「導電膜１１０ａ」等と表記する場合がある。また、メモリ層ＭＬｂに含まれるものを「導電膜１１０ｂ」等と表記する場合がある。また、メモリ層ＭＬｃに含まれるものを、「導電膜１１０ｃ」等と表記する場合がある。
半導体膜１２０は、Ｚ方向に配設された複数のメモリセルＭＣ、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳのチャネル領域等として機能する。半導体膜１２０は、例えば、ノンドープの多結晶シリコン等の半導体膜である。また、半導体膜１２０の中心部分には酸化シリコン等の絶縁膜１４０が埋め込まれている。
以下、複数の半導体膜１２０及び絶縁膜１４０のうち、メモリ層ＭＬａに含まれるものを「半導体膜１２０ａ」及び「絶縁膜１４０ａ」等と表記する場合がある。また、メモリ層ＭＬｂに含まれるものを「半導体膜１２０ｂ」及び「絶縁膜１４０ｂ」等と表記する場合がある。また、メモリ層ＭＬｃに含まれるものを「半導体膜１２０ｃ」及び「絶縁膜１４０ｃ」等と表記する場合がある。
半導体膜１２０ａは、下端部において半導体膜１１３に接続され、上端部において半導体膜１２０ｃの下端部に接続される。半導体膜１２０ｃは、上端部において半導体膜１２０ｂに接続される。半導体膜１２０ｂは、上端部において半導体膜１０２に接続され、この半導体膜１０２を介してビット線ＢＬに接続される。半導体膜１０２は、例えば、リン等のｎ型の不純物が注入された多結晶シリコン等の導電性の半導体膜である。
ゲート絶縁膜１３０は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷蓄積膜等を含むゲート絶縁膜である。
以下、ゲート絶縁膜１３０のうち、メモリ層ＭＬａに含まれるものを「ゲート絶縁膜１３０ａ」等と表記する場合がある。また、メモリ層ＭＬｂに含まれるものを「ゲート絶縁膜１３０ｂ」等と表記する場合がある。また、メモリ層ＭＬｃに含まれるものを「ゲート絶縁膜１３０ｃ」等と表記する場合がある。
ゲート絶縁膜１３０ａは、上端部においてゲート絶縁膜１３０ｃの下端部に接続される。ゲート絶縁膜１３０ｃは、上端部においてゲート絶縁膜１３０ｂの下端部に接続される。
以下、半導体膜１２０ａ，１２０ｂ，１２０ｃ、ゲート絶縁膜１３０ａ，１３０ｂ，１３０ｃ、絶縁膜１４０ａ，１４０ｂ，１４０ｃ、及び、半導体膜１０２等を含む略円柱状の構成を、「メモリ構造ＭＨ」等と表記する場合がある。
図３は、図２に例示した構造のより具体的な構成例を示す模式的なＹＺ断面図である。図４は、図３のＡで示した部分の模式的な拡大図である。尚、説明の都合上、図３、図４では一部の構成を省略する。
半導体膜１２０ａ，１２０ｂ，１２０ｃは、それぞれ、Ｚ方向に延伸する略円筒状の形状を有する。また、半導体膜１２０ａ，１２０ｂの外径は基板に近付くほど小さくなる。即ち、半導体膜１２０ａ，１２０ｂの下端部の外径は、それぞれ、半導体膜１２０ａ，１２０ｂの上端部の外径よりも小さい。また、半導体膜１２０ｃのＺ方向における幅は、半導体膜１２０ａ，１２０ｂのＺ方向における幅よりも小さい。また、半導体膜１２０ｃの外径は、半導体膜１２０ａ，１２０ｂの下端部の外径よりも大きく、半導体膜１２０ａ，１２０ｂの上端部の外径よりも小さい。また、図示の例において、半導体膜１２０ａ，１２０ｃの接続部分、及び、半導体膜１２０ｃ，１２０ｂの接続部分には、段差が形成されている。
ゲート絶縁膜１３０ａ，１３０ｂ，１３０ｃは、図４に示す通り、それぞれ、酸化シリコン等のトンネル絶縁膜１３１ａ，１３１ｂ，１３１ｃ、窒化シリコン等の電荷蓄積膜１３２ａ，１３２ｂ，１３２ｃ、及び、酸化シリコン等のブロック絶縁膜１３３ａ，１３３ｂ，１３３ｃを備える。トンネル絶縁膜１３１ａ，１３１ｂ，１３１ｃ、電荷蓄積膜１３２ａ，１３２ｂ，１３２ｃ及びブロック絶縁膜１３３ａ，１３３ｂは、Ｚ方向に延伸する。
トンネル絶縁膜１３１ａ，１３１ｂ，１３１ｃ、及び、電荷蓄積膜１３２ａ，１３２ｂ，１３２ｃは、それぞれ、半導体膜１２０ａ，１２０ｂ，１２０ｃの外周面に沿って設けられ、半導体膜１２０ａ，１２０ｂ，１２０ｃと略同一の形状を備える。また、図示の例において、電荷蓄積膜１３２ａの上端部はブロック絶縁膜１３３ｃの下面に接続されている。また、電荷蓄積膜１３２ｃの上端部はブロック絶縁膜１３３ｂの下端部に接続されている。
ブロック絶縁膜１３３ａ，１３３ｂは、それぞれ、Ｚ方向に延伸する略円筒状の形状を有する。また、ブロック絶縁膜１３３ａ，１３３ｂの外径は基板に近付くほど小さくなる。また、ブロック絶縁膜１３３ａ，１３３ｂは、それぞれ、導電膜１１０ａ，１１０ｂに設けられた貫通孔の内周面に設けられる第１部分ｐ１と、層間絶縁膜１０１に設けられた貫通孔の内周面に設けられる第２部分ｐ２と、を備える。第１部分ｐ１の径方向の厚みＴ１は、第２部分ｐ２の径方向の厚みＴ２よりも大きい。
ブロック絶縁膜１３３ｃは、それぞれ、略円環状の形状を有する。ブロック絶縁膜１３３ｃの外径は、ブロック絶縁膜１３３ｂの下端部の外径よりも大きい。図示の例において、ブロック絶縁膜１３３ｃは、２つの導電膜１１０ｃに対応して２つ設けられている。この様にブロック絶縁膜１３３ｃが２以上設けられる場合、これらのブロック絶縁膜１３３ｃはＺ方向に離間して配設される。また、図示の例において、最も下方に位置するブロック絶縁膜１３３ｃは、ブロック絶縁膜１３３ａの上端に接続されている。また、最も上方に位置するブロック絶縁膜１３３ｃは、ブロック絶縁膜１３３ｂの下端と離間して配置されている。ブロック絶縁膜１３３ｃの径方向の厚みＴ３は、上述の厚みＴ１と同程度である。
尚、以下の説明においては、トンネル絶縁膜１３１ａ，１３１ｂ，１３１ｃをまとめてトンネル絶縁膜１３１と呼ぶ場合がある。同様に、電荷蓄積膜１３２ａ，１３２ｂ，１３２ｃをまとめて電荷蓄積膜１３２と呼ぶ場合がある。同様に、ブロック絶縁膜１３３ａ，１３３ｂ，１３３ｃをまとめてブロック絶縁膜１３３と呼ぶ場合がある。
［製造方法］
次に、図５〜図２２を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５に示す通り、同製造方法においては、回路層ＣＬ上に、導電膜１１４、シリコン等の半導体膜１１３Ａ、酸化シリコン等の絶縁膜１１３Ｂ、シリコン等の半導体膜１１３Ｃ、酸化シリコン等の絶縁膜１１３Ｄ、及び、シリコン等の半導体膜１１３Ｅを形成する。また、これらの上方に、層間絶縁膜１０１及び導電膜１１１を形成する。また、これらの上方に、メモリ層ＭＬａに対応する複数の層間絶縁膜１０１及び窒化シリコン等の犠牲膜１１０Ａを交互に形成する。この工程は、例えば、ＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）等の方法によって行われる。
次に、図６に示す通り、開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延伸し、犠牲膜１１０Ａ、層間絶縁膜１０１、導電膜１１１、半導体膜１１３Ｅ、絶縁膜１１３Ｄ、半導体膜１１３Ｃ、及び、絶縁膜１１３Ｂを貫通して、半導体膜１１３Ａを露出させる開口である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。
次に、図７に示す通り、開口ｏｐ１の内部に、窒化シリコン等のカバー膜１３０Ａと、シリコン等の犠牲膜１２０Ａと、を形成する。この工程は、例えば、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）等によってカバー膜１３０Ａ及び犠牲膜１２０Ａを形成し、ＲＩＥ等によって最上層の層間絶縁膜１０１の上面を露出させることによって行われる。
次に、図８に示す通り、メモリ層ＭＬｃ，ＭＬｂに対応する複数の層間絶縁膜１０１及び犠牲膜１１０Ａを交互に形成する。この工程は、例えば、ＰＥＣＶＤ等の方法によって行われる。
次に、図９に示す通り、開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向に延伸し、犠牲膜１１０Ａ、及び、層間絶縁膜１０１を貫通して、犠牲膜１２０Ａを露出させる開口である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、図１０及び図１１に示す通り、シリコン等の犠牲膜１５１を形成する。この工程は、例えば、エピタキシャル結晶成長法等の方法によって行う。この工程では、例えば、シリコン等の犠牲膜１２０Ａの上面を基準とし、犠牲膜１５１の上面が１又は複数の犠牲膜１１０Ａの上面よりも上方に達するまで、結晶成長を行う。
次に、図１２に示す通り、開口ｏｐ２の内周面及び犠牲膜１５１の上面に、窒化シリコン等のカバー膜１３０Ｂと、シリコン等の犠牲膜１２０Ｂと、酸化シリコン等のカバー膜１２０Ｃと、を形成する。この工程は、例えば、ＬＰＣＶＤ等の方法によって行われる。
次に、図１３に示す通り、カバー膜１３０Ｂ、犠牲膜１２０Ｂ及びカバー膜１２０Ｃのうち、犠牲膜１５１の上面に形成された部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、図１４に示す通り、カバー膜１２０Ｃを除去する。また、カバー膜１３０Ｂの一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、図１５に示す通り、犠牲膜１２０Ａ、犠牲膜１２０Ｂ及び犠牲膜１５１を除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、図１６に示す通り、ブロック絶縁膜１３３を形成する。この工程は、例えば、カバー膜１３０Ａ、カバー膜１３０Ｂ及び犠牲膜１１０Ａの一部に酸化処理を行うことによって行われる。
尚、本実施形態において、犠牲膜１１０Ａ及びカバー膜１３０Ａ，１３０Ｂはどちらも窒化シリコン等の膜である。しかしながら、成膜方法、成膜条件の違い等により、犠牲膜１１０Ａとカバー膜１３０Ａ，１３０Ｂとの間では、酸化の態様が異なる場合がある。本実施形態においては、例えば、この様な態様の違いを考慮して、ブロック絶縁膜１３３ｃの径方向の厚みＴ３がブロック絶縁膜１３３ａ，１３３ｂの径方向の厚みＴ１と同程度となる様に、カバー膜１３０Ａ，１３０Ｂの膜厚の調整、及び、酸化処理の制御を行う。
また、図１５の例において、メモリ層ＭＬａ，ＭＬｂに対応する犠牲膜１１０Ａはカバー膜１３０Ａ，１３０Ｂによって覆われている。しかしながら、カバー膜１３０Ａ，１３０Ｂとの接触面の近傍は酸化される場合がある。従って、ブロック絶縁膜１３３のうち、犠牲膜１１０Ａの貫通孔の内周面に設けられた部分の径方向の厚みＴ１は、層間絶縁膜１０１の貫通の内周面に設けられた部分の径方向の厚みＴ２よりも大きくなる。
次に、図１７及び図１８に示す通り、開口ｏｐ１，ｏｐ２の内部に、ゲート絶縁膜１３０、半導体膜１２０及び絶縁膜１４０を形成する。この工程は、例えば、ＬＰＣＶＤ等の方法によって行われる。
次に、図１９に示す通り、開口ｏｐ３を形成する。開口ｏｐ３は、Ｚ方向及びＸ方向に延伸し、犠牲膜１１０Ａ、層間絶縁膜１０１、導電膜１１１、半導体膜１１３Ｅ、及び、絶縁膜１１３ＤをＹ方向に分断し、半導体膜１１３Ｃの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、図２０に示す通り、開口ｏｐ３のＹ方向の側面に、窒化シリコン等の絶縁膜１０５を形成する。この工程は、例えば、ＬＰＣＶＤ及びＲＩＥ等の方法によって行われる。
次に、図２１に示す通り、半導体膜１１３Ｃ、絶縁膜１１３Ｂ，１１３Ｄ、及び、ゲート絶縁膜１３０の一部を除去して、半導体膜１２０の下端部を露出させる。この工程は、例えば、ウェットエッチング等によって行われる。
次に、図２２に示す通り、半導体膜１１３Ａの上面、半導体膜１１３Ｅの下面、及び、半導体膜１２０の外周面の一部に半導体膜を形成して、半導体膜１１３を形成する。この工程は、例えば、ＣＶＤ又はエピタキシャル結晶成長法等の方法によって行われる。
その後、ウェットエッチング等の方法によって絶縁膜１０５を除去し、導電膜１１１及び半導体膜１１３の開口ｏｐ３への露出面を選択的に酸化して絶縁膜１０６，１０７（図３）を形成し、ウェットエッチング等の方法によって犠牲膜１１０Ａを除去し、ＣＶＤ等の方法によって導電膜１１０を形成し、ＣＶＤ等の方法によって開口ｏｐ３に絶縁膜ＳＴ（図２）を形成することにより、図３及び図４を参照して説明した構成が形成される。
［比較例］
次に、比較例について説明する。図２３は、比較例に係る半導体記憶装置の構成を示す模式的な断面図である。
図２３に示す通り、比較例に係る半導体記憶装置は、メモリ層ＭＬｃを備えておらず、メモリ層ＭＬａ中の半導体膜１２０ａ、トンネル絶縁膜１３１ａ、電荷蓄積膜１３２ａ、ブロック絶縁膜１３３ａ及び絶縁膜１４０ａの上端部が、メモリ層ＭＬｂ中の半導体膜１２０ｂ、トンネル絶縁膜１３１ｂ、電荷蓄積膜１３２ｂ、ブロック絶縁膜１３３ｂ及び絶縁膜１４０ｂの下端部に接続されている。
［第１の実施形態の効果］
半導体膜１２０ａ，１２０ｂの外周面は、導電膜１１０ａ，１１０ｂに設けられた貫通孔の内周面によって囲われる。また、この貫通孔の内径は、半導体膜１２０ａの外径に応じた大きさとなる。半導体膜１２０ａ，１２０ｂは略テーパ状に形成されるため、導電膜１１０ａ，１１０ｂのうち、上方に位置するものほど大きい貫通孔を有することとなる。これは、図６を参照して説明した工程において形成される開口ｏｐ１、及び、図９を参照して説明した工程において形成される開口ｏｐ２の形状に起因する。
ここで、半導体膜１２０ａ，１２０ｂに印加される電界は、導電膜１１０ａ，１１０ｂに設けられた貫通孔の内径が小さいほど強くなる。特に、半導体膜１２０ｂの下端近傍においては、半導体膜１２０ｂに印加される電圧が極端に大きくなってしまう場合がある。この様な場合、読出動作等に際して半導体膜１２０ｂの下端近傍に対応するメモリセルＭＣのゲート電極に意図しない強さの電界が印加されてしまい、このメモリセルＭＣの電荷蓄積膜に電荷が注入されてしまい、メモリセルＭＣに保持されたデータが変化してしまう場合がある。
ここで、本実施形態に係る半導体記憶装置は、半導体膜１２０ａの上端及び半導体膜１２０ｂの下端に接続された半導体膜１２０ｃを備えている。また、この半導体膜１２０ｃの外径は、半導体膜１２０ａの上端の外径よりも小さく、半導体膜１２０ｂの下端の外径よりも大きい。これにより、メモリセルＭＣのゲート電極に印加される電界を緩和して、上述の様なデータの変化を抑制し、好適に制御可能な半導体記憶装置を提供することが可能である。
また、本実施形態においては、この様な構造を実現すべく、開口ｏｐ２の形成（図９）後にエピタキシャル結晶成長法等の方法によって犠牲膜１５１を形成し（図１０、図１１）、開口ｏｐ２の内周面及び犠牲膜１５１の上面にカバー膜１３０Ｂを形成している（図１２）。また、ブロック絶縁膜１３３ａ，１３３ｂはカバー膜１３０Ａ，１３０Ｂを介した酸化処理によって形成するのに対し、ブロック絶縁膜１３３ｃは犠牲膜１１０Ａの直接的な酸化処理によって形成する（図１６）。これにより、開口ｏｐ２の下端近傍に形成されるブロック絶縁膜１３３の外径を大きくすることが可能である。これにより、この部分に対応する導電膜１１０の貫通孔の内径を大きくして、上述の様な意図しない強さの電界の印加を抑制することが可能である。
［備考］
本明細書においては、例えば、下記の事項について説明した。
［事項１］
基板と、
前記基板の表面と交差する第１方向に配設され、前記第１方向と交差する第２方向に延伸する複数の第１ゲート電極と、
前記第１方向に延伸し、前記複数の第１ゲート電極に対向し、前記基板側の一端の前記第２方向の幅が他端の前記第２方向の幅よりも小さい第１半導体膜と、
前記複数の第１ゲート電極及び前記第１半導体膜の間に設けられた第１ゲート絶縁膜と、
前記第１方向に配設され、前記第２方向に延伸し、前記複数の第１電極よりも前記基板から遠い複数の第２ゲート電極と、
前記第１方向に延伸し、前記複数の第２ゲート電極に対向し、前記基板側の一端の前記第２方向の幅が他端の前記第２方向の幅よりも小さい第２半導体膜と、
前記複数の第２ゲート電極及び前記第２半導体膜の間に設けられた第２ゲート絶縁膜と、
前記複数の第１ゲート電極及び前記複数の第２ゲート電極の間に設けられ、前記第２方向に延伸する第３ゲート電極と、
前記第１半導体膜の他端及び前記第２半導体膜の一端に接続され、前記第１方向の幅が前記第１半導体膜及び前記第２半導体膜よりも小さく、前記第２方向の幅が、前記第１半導体膜の他端の前記第２方向の幅よりも小さく、前記第２半導体膜の一端の前記第２方向の幅よりも大きい第３半導体膜と、
前記第３ゲート電極及び前記第３半導体膜の間に設けられた第３ゲート絶縁膜と
を備える半導体記憶装置。
［事項２］
前記第１方向に配設され、前記複数の第１ゲート電極及び前記複数の第２ゲート電極の間に設けられた複数の前記第３ゲート電極を備え、
前記第３半導体膜は、前記複数の第３ゲート電極に対向する
事項１記載の半導体記憶装置。
［事項３］
前記第１ゲート絶縁膜は、
前記第１ゲート電極及び前記第１半導体膜の間に設けられた第１絶縁膜と、
前記第１ゲート電極及び前記第１絶縁膜の間に設けられた第１電荷蓄積膜と、
前記第１ゲート電極及び前記第１電荷蓄積膜の間に設けられた第２絶縁膜と
を備え、
前記第２ゲート絶縁膜は、
前記第２ゲート電極及び前記第２半導体膜の間に設けられた第３絶縁膜と、
前記第２ゲート電極及び前記第３絶縁膜の間に設けられた第２電荷蓄積膜と、
前記第２ゲート電極及び前記第２電荷蓄積膜の間に設けられた第４絶縁膜と
を備え、
前記第３ゲート絶縁膜は、
前記第３ゲート電極及び前記第３半導体膜の間に設けられた第５絶縁膜と、
前記第３ゲート電極及び前記第５絶縁膜の間に設けられた第３電荷蓄積膜と、
前記第３ゲート電極及び前記第３電荷蓄積膜の間に設けられた第６絶縁膜と
を備える
事項１又は２記載の半導体記憶装置。
［事項４］
前記第５絶縁膜は、前記第１絶縁膜及び前記第３絶縁膜に接続され、
前記第３電荷蓄積膜は、前記第１電荷蓄積膜及び前記第２電荷蓄積膜に接続され、
前記第６絶縁膜は、前記第２絶縁膜に接続され、前記第４絶縁膜と離間する
事項３記載の半導体記憶装置。
［事項５］
前記第１方向に配設された複数の前記第６絶縁膜を備え、
前記複数の第６絶縁膜のうち最も前記基板に近いものが前記第２絶縁膜に接続される
事項４記載の半導体記憶装置。
［事項６］
前記第６絶縁膜の前記基板側の面は前記第１電荷蓄積膜の前記基板と反対側の端部に接続され、
前記第４絶縁膜の前記基板側の端部は前記第３電荷蓄積膜の前記基板と反対側の端部に接続されている
事項４記載の半導体記憶装置。
［事項７］
前記第６絶縁膜の前記第２方向の幅は、前記第４絶縁膜の前記基板側の一端の前記第２方向の幅よりも大きい
事項３〜６のいずれか１項記載の半導体記憶装置。
［事項８］
前記複数の第１ゲート電極の間に設けられた第１層間絶縁膜と、
前記複数の第２ゲート電極の間に設けられた第２層間絶縁膜と
を更に備え、
前記第２絶縁膜は、
前記第１ゲート電極及び前記第１半導体膜の間に設けられた第１部分と、
前記第１層間絶縁膜及び前記第１半導体膜の間に設けられた第２部分と
を備え、
前記第４絶縁膜は、
前記第２ゲート電極及び前記第２半導体膜の間に設けられた第３部分と、
前記第２層間絶縁膜及び前記第２半導体膜の間に設けられた第４部分と
を備え、
前記第１部分の前記第２方向における厚みは前記第２部分の前記第２方向における厚みよりも大きく、
前記第３部分の前記第２方向における厚みは前記第４部分の前記第２方向における厚みよりも大きい
事項３〜７のいずれか１項記載の半導体記憶装置。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｓ…基板、ＣＬ…回路層、ＭＬ１，ＭＬ２，ＭＬ３…メモリ層、１１０ａ，１１０ｂ，１１０ｃ…導電膜、１２０ａ，１２０ｂ，１２０ｃ…半導体膜、１３０ａ，１３０ｂ，１３０ｃ…ゲート絶縁膜、１３１ａ，１３１ｂ，１３１ｃ…トンネル絶縁膜、１３２ａ，１３２ｂ，１３２ｃ…電荷蓄積膜、１３３ａ，１３３ｂ，１３３ｃ…ブロック絶縁膜。

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に配設され、前記第１方向と交差する第２方向に延伸する複数の第１ゲート電極と、
    前記第１方向に延伸し、前記複数の第１ゲート電極に対向し、前記基板側の一端の前記第２方向の幅が他端の前記第２方向の幅よりも小さい第１半導体膜と、
    前記複数の第１ゲート電極及び前記第１半導体膜の間に設けられた第１ゲート絶縁膜と、
    前記第１方向に配設され、前記第２方向に延伸し、前記複数の第１電極よりも前記基板から遠い複数の第２ゲート電極と、
    前記第１方向に延伸し、前記複数の第２ゲート電極に対向し、前記基板側の一端の前記第２方向の幅が他端の前記第２方向の幅よりも小さい第２半導体膜と、
    前記複数の第２ゲート電極及び前記第２半導体膜の間に設けられた第２ゲート絶縁膜と、
    前記複数の第１ゲート電極及び前記複数の第２ゲート電極の間に設けられ、前記第２方向に延伸する第３ゲート電極と、
    前記第１半導体膜の他端及び前記第２半導体膜の一端に接続され、前記第１方向の幅が前記第１半導体膜及び前記第２半導体膜よりも小さく、前記第２方向の幅が、前記第１半導体膜の他端の前記第２方向の幅よりも小さく、前記第２半導体膜の一端の前記第２方向の幅よりも大きい第３半導体膜と、
    前記第３ゲート電極及び前記第３半導体膜の間に設けられた第３ゲート絶縁膜と
    を備える半導体記憶装置。
  2. 前記第１方向に配設され、前記複数の第１ゲート電極及び前記複数の第２ゲート電極の間に設けられた複数の前記第３ゲート電極を備え、
    前記第３半導体膜は、前記複数の第３ゲート電極に対向する
    請求項１記載の半導体記憶装置。
  3. 前記第１ゲート絶縁膜は、
    前記第１ゲート電極及び前記第１半導体膜の間に設けられた第１絶縁膜と、
    前記第１ゲート電極及び前記第１絶縁膜の間に設けられた第１電荷蓄積膜と、
    前記第１ゲート電極及び前記第１電荷蓄積膜の間に設けられた第２絶縁膜と
    を備え、
    前記第２ゲート絶縁膜は、
    前記第２ゲート電極及び前記第２半導体膜の間に設けられた第３絶縁膜と、
    前記第２ゲート電極及び前記第３絶縁膜の間に設けられた第２電荷蓄積膜と、
    前記第２ゲート電極及び前記第２電荷蓄積膜の間に設けられた第４絶縁膜と
    を備え、
    前記第３ゲート絶縁膜は、
    前記第３ゲート電極及び前記第３半導体膜の間に設けられた第５絶縁膜と、
    前記第３ゲート電極及び前記第５絶縁膜の間に設けられた第３電荷蓄積膜と、
    前記第３ゲート電極及び前記第３電荷蓄積膜の間に設けられた第６絶縁膜と
    を備える
    請求項１又は２記載の半導体記憶装置。
  4. 前記第５絶縁膜は、前記第１絶縁膜及び前記第３絶縁膜に接続され、
    前記第３電荷蓄積膜は、前記第１電荷蓄積膜及び前記第２電荷蓄積膜に接続され、
    前記第６絶縁膜は、前記第２絶縁膜に接続され、前記第４絶縁膜と離間する
    請求項３記載の半導体記憶装置。
  5. 前記複数の第１ゲート電極の間に設けられた第１層間絶縁膜と、
    前記複数の第２ゲート電極の間に設けられた第２層間絶縁膜と
    を更に備え、
    前記第２絶縁膜は、
    前記第１ゲート電極及び前記第１半導体膜の間に設けられた第１部分と、
    前記第１層間絶縁膜及び前記第１半導体膜の間に設けられた第２部分と
    を備え、
    前記第４絶縁膜は、
    前記第２ゲート電極及び前記第２半導体膜の間に設けられた第３部分と、
    前記第２層間絶縁膜及び前記第２半導体膜の間に設けられた第４部分と
    を備え、
    前記第１部分の前記第２方向における厚みは前記第２部分の前記第２方向における厚みよりも大きく、
    前記第３部分の前記第２方向における厚みは前記第４部分の前記第２方向における厚みよりも大きい
    請求項３又は４項記載の半導体記憶装置。
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