JP2021048296A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置及び半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、基板と、複数の第１導電層と、第２導電層と、第１柱状体と、第２柱状体とを持つ。前記複数の第１導電層と、前記基板の上方で第１方向に積層されている。前記第２導電層は、前記複数の第１導電層の上方に配置されている。前記第１柱状体は、前記複数の第１導電層内を前記第１方向に延びている。前記第１柱状体は、単結晶の第１半導体材料を含む第１半導体部を有する。前記第２柱状体は、前記第２導電層内を前記第１方向に延びている。前記第２柱状体は、絶縁体を含んで軸となる絶縁部と、前記第１方向から見て前記絶縁部の外周に配置された第２半導体部と、を有する。前記第２半導体部は、前記半導体部と接し、且つ多結晶の第２半導体材料を含む。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
複数のメモリセルが３次元に積層されたＮＡＮＤ型の半導体記憶装置が知られている。
特開２００９−１３５３２４号公報
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置及び半導体記憶装置の製造方法を提供することである。
実施形態の半導体記憶装置は、基板と、複数の第１導電層と、第２導電層と、第１柱状体と、第２柱状体とを持つ。前記複数の第１導電層と、前記基板の上方で第１方向に積層されている。前記第２導電層は、前記複数の第１導電層の上方に配置されている。前記第１柱状体は、前記複数の第１導電層内を前記第１方向に延びている。前記第１柱状体は、単結晶の第１半導体材料を含む第１半導体部を有する。前記第２柱状体は、前記第２導電層内を前記第１方向に延びている。前記第２柱状体は、絶縁体を含んで軸となる絶縁部と、前記第１方向から見て前記絶縁部の外周に配置された第２半導体部と、を有する。前記第２半導体部は、前記半導体部と接し、且つ多結晶の第２半導体材料を含む。
第１実施形態の半導体記憶装置のシステム構成を示すブロック図。 第１実施形態の半導体記憶装置のメモリセルアレイの等価回路を示す模式図。 第１実施形態の半導体記憶装置のメモリセルアレイの一部の断面図。 図３に示すメモリセルアレイの製造工程の一例を示す断面図。 図３に示すメモリセルアレイの製造工程の一例を示す断面図。 図３に示すメモリセルアレイの製造工程の一例を示す断面図。 図３に示すメモリセルアレイの製造工程の一例を示す断面図。 図３に示すメモリセルアレイの製造工程の一例を示す断面図。 図３に示すメモリセルアレイの製造工程の一例を示す断面図。 第２実施形態の半導体記憶装置のメモリセルアレイの一部の断面図。 図１０に示すメモリセルアレイの製造工程の一例を示す断面図。 図１０に示すメモリセルアレイの製造工程の一例を示す断面図。 図１０に示すメモリセルアレイの製造工程の一例を示す断面図。 図１０に示すメモリセルアレイの製造工程の一例を示す断面図。 図１０に示すメモリセルアレイの製造工程の一例を示す断面図。 図１０に示すメモリセルアレイの製造工程の一例を示す断面図。 図１０に示すメモリセルアレイの製造工程の一例を示す断面図。 図１０に示すメモリセルアレイの製造工程の一例を示す断面図。 図１０に示すメモリセルアレイの製造工程の一例を示す断面図。 第３実施形態の半導体記憶装置のメモリセルアレイの一部の断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。 図２０に示すメモリセルアレイの製造工程の一例を示す断面図。
以下、実施形態の半導体記憶装置及び半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、互いに同一又は類似の機能を有する構成に、同一の符号を付す。互いに同一又は類似の機能を有する構成については、繰り返し説明しない場合がある。また本明細書に記載される「平行」、「直交」、「同一」、及び「同等」は、「略平行」、「略直交」、「略同一」、及び「略同等」である場合をそれぞれ含む。
本明細書に記載される「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合を含む。すなわち、「接続」とは、２つの部材が直接に接する場合に限定されず、２つの部材の間に別の部材が介在する場合を含む。本明細書に記載される「接する」とは、直接に接することを意味する。本明細書に記載される「重なる」、「面する」、及び「隣り合う」とは、２つの部材が互いに直接に向かい合う、又は接することに限定されず、２つの部材の間に、これら２つの部材とは異なる部材が存在する場合を含む。
以下の説明では、＋Ｘ方向（第２方向）、−Ｘ方向（第２方向）、＋Ｙ方向、及び−Ｙ方向は、図１に示す第１実施形態の半導体記憶装置１のシリコン基板（基板）２０の表面２０ａと平行な方向である。＋Ｘ方向は、半導体記憶装置１の１つのストリングユニットから絶縁スリットＳＬＴを介して隣り合うストリングユニットに向かう方向である。−Ｘ方向は、＋Ｘ方向の反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、これらの方向を単に「Ｘ方向」と称する。＋Ｙ方向及び−Ｙ方向は、Ｘ方向と交差する方向である。−Ｙ方向は、＋Ｙ方向の反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、これらの方向を単に「Ｙ方向」と称する。＋Ｚ方向（第１方向）及び−Ｚ方向（第１方向）は、Ｘ方向及びＹ方向と交差する方向である。＋Ｚ方向は、シリコン基板２０の厚さ方向と平行な方向である。−Ｚ方向は、＋Ｚ方向の反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、これらの方向を単に「Ｚ方向」と称する。「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。「上」及び「下」という表現は、便宜上用いられ、重力の方向を規定しているとは限らない。本実施形態では、＋Ｚ方向は、「第１方向」の一例である。例えば、１つの構成部品に対して＋Ｚ方向の部分の説明時には、１つの構成部品に対して「上方で」、「上方に」と記載する場合がある。
＜半導体記憶装置の全体構成＞
半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。図1は、半導体記憶装置１のブロック図である。図１に示すように、半導体記憶装置１は、例えば少なくとも１つ以上のメモリセルと、ロウデコーダ１１と、センスアンプ１２と、シーケンサ１３とを備える。以下では、半導体記憶装置１は、複数のメモリセルを有するメモリセルアレイ１０を含む。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎを含む。ｎは、１以上の整数であり、複数のブロックＢＬＫの順番を表す。複数のブロックＢＬＫの各々は、複数の不揮発性のメモリセルトランジスタの集合体である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。メモリセルトランジスタの各々は、１本のビットライン及び１本のワードラインに電気的に接続されている。
ロウデコーダ１１は、半導体記憶装置１の外部のメモリコントローラ（図示略）から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインの各々に所望の電圧を印加することによって、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
センスアンプ１２は、メモリコントローラから受信したデータＤＡＴに応じて、複数のビットラインの各々に所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタに記憶されたデータを判定し、判定したデータＤＡＴをメモリコントローラに送信する。シーケンサ１３は、メモリコントローラから受信したコマンドＣＭＤに基づいて、半導体記憶装置１の全体の動作を制御する。
＜メモリセルアレイの電気的な構成＞
図２は、メモリセルアレイ１０の等価回路を示す図であり、１つのブロックＢＬＫを表す。ブロックＢＬＫは、例えば複数のストリングユニットＳＵを含む。図２には、例えば４つのストリングユニットＳＵ０〜ＳＵ２が示されている。
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリングスＮＳの集合体である。複数のＮＡＮＤストリングスＮＳの各々の一方の端は、複数のビットラインＢＬ０〜ＢＬｍの何れかに接続されている。ｍは、１以上の整数であり、複数のビットラインＢＬの順番を表す。複数のＮＡＮＤストリングスＮＳの各々の他方の端は、ソースラインＳＬに接続されている。複数のＮＡＮＤストリングスＮＳの各々は、例えば複数のメモリセルトランジスタＭＴと、第１選択トランジスタＳＴ１と、第２選択トランジスタＳＴ２とを含む。ＮＡＮＤストリングスＮＳは、例えば１５個のメモリセルトランジスタＭＴ０〜ＭＴ１４を含む。
複数のメモリセルトランジスタＭＴは、互いに直列に接続されている。複数のメモリセルトランジスタＭＴの各々は、例えば制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。複数のメモリセルトランジスタＭＴの各々は、制御ゲートに印加された電圧に応じて、電荷蓄積膜に電荷を蓄積する。複数のメモリセルトランジスタＭＴの各々の制御ゲートは、複数のワードラインＷＬの何れかに接続されている。図２には、１５本のワードラインＷＬ０〜ＷＬ１４が示されている。複数のメモリセルトランジスタＭＴの各々は、対応するワードラインＷＬを介して、ロウデコーダ１１に電気的に接続されている。
第１選択トランジスタＳＴ１は、複数のメモリセルトランジスタＭＴと、対応するビットラインＢＬとの間に設けられている。第１選択トランジスタＳＴ１のドレインは、ビットラインＢＬに接続されている。第１選択トランジスタＳＴ１のソースは、複数のメモリセルトランジスタＭＴに接続されている。第１選択トランジスタＳＴ１の制御ゲートは、対応する選択ゲートラインＳＧＤに接続されている。図２では、第１選択トランジスタＳＴ１の制御ゲートに対応する選択ゲートラインＳＧＤは、選択ゲートラインＳＧＤ０〜ＳＧＤ２の何れかである。第１選択トランジスタＳＴ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１に接続されている。第１選択トランジスタＳＴ１は、所定の電圧が選択ゲートラインＳＧＤに印加されたときに、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
第２選択トランジスタＳＴ２は、複数のメモリセルトランジスタＭＴと、ソースラインＳＬとの間に設けられている。第２選択トランジスタＳＴ２のドレインは、複数のメモリセルトランジスタＭＴに接続されている。第２選択トランジスタＳＴ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳＴ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳＴ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１に接続されている。第２選択トランジスタＳＴ２は、所定の電圧が選択ゲートラインＳＧＳに印加されたときに、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
＜メモリセルアレイの物理的な構成＞
複数のストリングユニットＳＵの各々は、Ｙ方向に延びている。Ｘ方向において、複数のストリングユニットＳＵは、絶縁材が充填されたスリットＳＬＴによって互いに分断されている。
図３は、第１実施形態の半導体記憶装置１のメモリセルアレイ１０の一部の断面図である。メモリセルアレイ１０は、例えばシリコン基板２０と、第１積層部２２と、第２積層部２４と、第１柱状体４０と、第１絶縁膜５２と、第１電荷蓄積膜５４と、第２絶縁膜５６と、第２柱状体６０と、第３積層部１２２と、第３絶縁膜７２と、第２電荷蓄積膜７４と、第４絶縁膜７６と、第３絶縁層３０と、コンタクトプラグＢＬＣと、ビットラインＢＬとを備える。図３には、２つの第１柱状体４０と、２つの第２柱状体６０と、１つの第２柱状体６０に接続されているコンタクトプラグＢＬＣ及びビットラインＢＬが示されている。
第１積層部２２は、シリコン基板２０の表面２０ａに設けられている。第１積層部２２は、例えば複数の第１導電層２３と、複数の第１絶縁層２５とを有する。複数の第１導電層２３は、導電層３１と少なくとも１つの導電層３２を含み、例えば複数の導電層３２を含む。複数の第１絶縁層２５は、少なくとも１つの絶縁層３４を含み、例えば複数の絶縁層３４を含む。導電層３１、３２と絶縁層３４とは、Ｚ方向に交互に積層されている。
導電層３１は、第１積層部２２において最も−Ｚ側に設けられ、選択ゲートラインＳＧＳとして機能する。複数の導電層３２は、ワードラインＷＬ０〜ＷＬ１４として機能する。導電層３１及び複数の導電層３２の各々は、Ｘ方向及びＹ方向に沿って板状に形成されている。導電層３１及び複数の導電層３２の各々は、例えばタングステン（Ｗ）で形成されている。
絶縁層３４は、Ｚ方向で導電層３１と複数の導電層３２のうち−Ｚ方向でシリコン基板２０に最も近く設けられた導電層３２との間、及びＺ方向で互いに隣り合う２つの導電層３２の間のそれぞれに設けられている。複数の絶縁層３４の各々は、Ｘ方向及びＹ方向に沿う板状に形成されている。絶縁層３４は、例えば酸化シリコン（ＳｉＯ２）で形成されている。
２つの第１柱状体４０の各々は、第１積層部２２の内部をＺ方向に延びている。２つの第１柱状体４０の各々は、＋Ｚ方向に進むに従ってＸ方向及びＹ方向に拡がっている。
２つの第１柱状体４０の各々は、第１チャネル部４２を有する。第１チャネル部４２は、第１積層部２２の内部をＺ方向に延び、Ｘ方向で複数の導電層（複数の第１導電層）３２と隣り合っている。第１チャネル部４２は、ＮＡＮＤストリングスＮＳを構成するトランジスタのチャネルとして機能する。
２つの第１柱状体４０の各々は、例えば第１端４０ｅと、第２端４０ｆとを含む。第１端４０ｅは、２つの第１柱状体４０の各々において、Ｘ方向の第１側で複数の導電層３２と隣り合う端である。Ｘ方向は、Ｚ方向に交差する第２方向の一例である。第２端４０ｆは、２つの第１柱状体４０の各々において、Ｘ方向の第１側とは反対の第２側で複数の導電層３２と隣り合う端である。図３には、Ｙ方向から見たＸ方向の第１端４０ｅ及び第２端４０ｆが示されている。−Ｚ方向に沿って見た場合、第１チャネル部４２は、第１端４０ｅと第２端４０ｆとから等距離である中央４０ｃを含む領域４４に、例えば第１半導体部４８を有する。第１半導体部４８は、単結晶の第１半導体材料を含む。単結晶の第１半導体材料は、例えば単結晶のシリコン、単結晶のシリコンゲルマニウム（ＳｉＧｅ）、単結晶のゲルマニウム（Ｇｅ）、或いはヒ化ガリウム（ＧａＡｓ）、インジウムガリウムヒ化物（ＩｎＧａＡｓ）等の単結晶のＩＩＩ−Ｖ族半導体を含む。
２つの第１柱状体４０の各々は、半導体部３５、３６を備える。半導体部３５は、Ｚ方向でシリコン基板２０に隣り合い、第１部分の一例である。半導体部３６は、半導体部３５からＺ方向でシリコン基板２０とは反対側に延び、第２部分の一例である。半導体部３５、３６の各々は、単結晶の第１半導体材料を含む。Ｘ方向において、半導体部３６は、半導体部３５のＸ方向の最小幅よりも小さい最大幅を有する。言い換えれば、半導体部３５のＸ方向の最小幅は、半導体部３６のＸ方向の最大幅より大きい。
第１絶縁膜５２は、Ｘ方向で、複数の第１導電層２３の各々と第１チャネル部４２との間に設けられている。第１絶縁膜５２は、トンネル効果によって第１チャネル部４２で生ずる電流を第１電荷蓄積膜５４に流す。第１絶縁膜５２は、例えば酸化シリコン等で形成されている。
第１電荷蓄積膜５４は、Ｘ方向で、複数の第１導電層２３の各々と第１絶縁膜５２との間に設けられている。第１電荷蓄積膜５４は、選択ゲートラインＳＧＤに印加された電圧に応じて電荷を蓄積する。第１電荷蓄積膜５４は、例えば窒化シリコン等の絶縁体で形成されている。
第２絶縁膜５６は、Ｘ方向で、複数の第１導電層２３の各々と第１電荷蓄積膜５４との間に設けられている。複数の第１導電層２３から第１電荷蓄積膜５４や第１チャネル部４２に電荷が移動する現象を防止する。第２絶縁膜５６は、例えば酸化シリコン、酸化アルミニウム、酸化ジルコニウム等で形成されている。
Ｚ方向において、２つの第１柱状体４０の各々とシリコン基板２０との間に、半導体部３５が設けられている。半導体部３５は、Ｚ方向で第１チャネル部４２と接し、第１半導体部４８に接している。半導体部３５は、第１半導体部４８と同じ材料を含み、例えば単結晶のシリコンで形成されている。
第２積層部２４は、Ｚ方向で第１積層部２２に対してシリコン基板２０とは反対側に設けられている。第２積層部２４は、例えば、少なくとも１つの第２導電層２６と、少なくとも１つの第２絶縁層２８とを有する。第２積層部２４は、例えば２つの第２導電層２６を有する。２つの第２導電層２６の各々は、選択ゲートラインＳＧＤとして機能する。２つの第２導電層２６の各々は、例えばタングステンで形成されている。１つの第２絶縁層２８は、例えば酸化シリコンで形成されている。
２つの第２柱状体６０の各々は、２つの第１柱状体４０の各々とＺ方向で接続されている柱状体である。２つの第２柱状体６０の各々は、第２積層部２４の内部をＺ方向に延びている。２つの第２柱状体６０の各々は、＋Ｚ方向に進むに従ってＸ方向及びＹ方向に拡がっている。２つの第２柱状体６０の各々のＸ方向の第１側の端面は、２つの第１柱状体４０の各々のＸ方向の第１側の端面と互いに略一直線上に位置している。２つの第２柱状体６０の各々のＸ方向の第２側の端面は、２つの第１柱状体４０の各々のＸ方向の第２側の端面と互いに略一直線上に位置している。
２つの第２柱状体６０の各々は、第２チャネル部６２を有する。第２チャネル部６２は、第２積層部２４の内部をＺ方向に延び、Ｘ方向で２つの第２導電層２６と隣り合っている。第１チャネル部４２のＺ方向の最小長さは、第２チャネル部６２のＺ方向の最小長さよりも長い。
２つの第２柱状体６０の各々は、例えば第３端６０ｅと、第４端６０ｆとを含む。第３端６０ｅは、２つの第２柱状体６０の各々においてＸ方向の第１側で２つの第２導電層２６と隣り合う端である。第４端６０ｆは、２つの第２柱状体６０の各々においてＸ方向の第２側で２つの第２導電層２６と隣り合う端である。第２チャネル部６２は、例えば絶縁部７０を含む。絶縁部７０は、例えば酸化シリコン等の絶縁体を含んで軸となっており、−Ｚ方向に沿って見た場合、第３端６０ｅと第４端６０ｆとから等距離である中央６０ｃを含む領域６４に設けられている。
２つの第２柱状体６０の各々は、Ｘ方向で絶縁部７０と２つの第２導電層２６との間に、例えば第２半導体部６８を有する。第２半導体部６８は、Ｚ方向から見て絶縁部７０の外周に配置されている。第２半導体部６８は、多結晶の第２半導体材料を含む。多結晶の第２半導体材料は、例えば多結晶のシリコン、多結晶のシリコンゲルマニウム（ＳｉＧｅ）、多結晶のゲルマニウム（Ｇｅ）、或いはヒ化ガリウム（ＧａＡｓ）、インジウムガリウムヒ化物（ＩｎＧａＡｓ）等の多結晶のＩＩＩ−Ｖ族半導体を含む。
第３絶縁膜７２は、２つの第２導電層２６の各々と第２チャネル部６２との間に設けられている。第３絶縁膜７２は、Ｚ方向で第１絶縁膜５２に接し、第１絶縁膜５２と互いに一体の膜で形成されている。第３絶縁膜７２は、第１絶縁膜５２と同じ材料を含み、例えば酸化シリコン等で形成されている。
第２電荷蓄積膜７４は、２つの第２導電層２６の各々と第３絶縁膜７２との間に設けられている。第２電荷蓄積膜７４は、Ｚ方向で第１電荷蓄積膜５４に接し、第１電荷蓄積膜５４と互いに一体の膜で形成されている。第２電荷蓄積膜７４は、第１電荷蓄積膜５４と同じ材料を含み、例えば窒化シリコン等の絶縁体で形成されている。
第４絶縁膜７６は、２つの第２導電層２６の各々と第２電荷蓄積膜７４との間に設けられている。第４絶縁膜７６は、Ｚ方向で第２絶縁膜５６に接し、第２絶縁膜５６と互いに一体の膜で形成されている。第４絶縁膜７６は、第２絶縁膜５６と同じ材料を含み、例えば酸化シリコン、酸化アルミニウム、酸化ジルコニウム等で形成されている。
第３積層部１２２は、Ｚ方向でシリコン基板２０と第１積層部２２との間に設けられている。第３積層部１２２は、例えば第３導電層１３１と、第４絶縁層１３２と、第５絶縁層１３３とを備える。第４絶縁層１３２は、Ｚ方向で第３導電層１３１と第１積層部２２との間に設けられている。第５絶縁層１３３は、第３積層部１２２とシリコン基板２０との間に設けられている。第４絶縁層１３２のＺ方向の最小厚さは、複数の第１絶縁層２５に含まれる１つの第１絶縁層２５のＺ方向の最小厚さより大きい。
第３絶縁層３０は、Ｚ方向で複数の第１導電層２３と少なくとも１つの第２導電層２６との間に設けられている。第３絶縁層３０のＺ方向の最小厚さは、複数の第１絶縁層２５に含まれる１つの絶縁層３４の最大厚さより厚い。
コンタクトプラグＢＬＣは、Ｚ方向で第２チャネル部６２に接する。ビットラインＢＬは、Ｚ方向でコンタクトプラグＢＬＣに接し、Ｘ方向に延びている。コンタクトプラグＢＬＣ及びビットラインＢＬの各々は、例えばタングステンで形成されている。
＜メモリセルアレイの製造方法＞
次に、半導体記憶装置１のメモリセルアレイ１０の製造方法について簡単に説明する。半導体記憶装置１のメモリセルアレイ１０の製造方法は、第１中間積層体形成プロセスと、ホール形成プロセスと、第１半導体材料供給プロセスと、第２中間積層体形成プロセスと、第２半導体材料供給プロセスと、絶縁材料供給プロセスとを備える。以下、上述のプロセスの各々について、詳しく説明する。
始めに、第１中間積層体形成プロセスにて、シリコン基板２０の表面２０ａに、第１犠牲層２３８と第１絶縁層２３４とをＺ方向に交互に積層し、第１中間積層体２４０を形成する。第１犠牲層２３８を、例えば窒化シリコンで形成する。第１絶縁層２３４は、第１絶縁層２５と同じ材料を含み、例えば酸化シリコンで形成される。第１中間積層体２４０の表面２４０ａに、絶縁層２３０を形成する。絶縁層２３０は、例えば酸化シリコンで形成される。絶縁層２３０のＺ方向の最小厚さを、第１犠牲層２３８のＺ方向の最大厚さより厚くする。第１中間積層体２４０は、Ｚ方向において第３積層部１２２と、第１積層部２２とを含む。
続いて、第２中間積層体形成プロセスにて、絶縁層２３０の表面２３０ａに、少なくとも１つの第２犠牲層２５８と、少なくとも１つの第２絶縁層２２８とを含む第２中間積層体２４４を形成する。即ち、Ｚ方向で第１中間積層体２４０に対してシリコン基板２０とは反対側に、第２中間積層体２４４を形成する。第２中間積層体２４４の表面２４４ａに、絶縁層２３９を形成する。絶縁層２３９は、例えば酸化シリコンで形成される。絶縁層２３９のＺ方向の最小厚さを、第１犠牲層２３８のＺ方向の最大厚さより厚くする。
図４は、メモリセルアレイ１０の製造工程の一例を示し、ホール形成プロセスを示す断面図である。ホール形成プロセスでは、例えばパターニング及びエッチング等によって、図４に示すように、第１中間積層体２４０と絶縁層２３０と第２中間積層体２４４と絶縁層２３９に、Ｚ方向に延びるホールＨ１を形成する。ホールＨ１は、第１中間積層体２４０にＺ方向に延びる第１ホールと、第２中間積層体２４４にＺ方向に延びてＸ方向で略全部（少なくとも一部）が第１ホールと繋がる第２ホールの両方を兼ねている。言い換えると、半導体記憶装置１の製造では、第１ホールと第２ホールとを同一のプロセスで形成する。
図５は、メモリセルアレイ１０の製造工程の一例を示す断面図である。ホールＨ１の底面は、シリコン基板２０の表面２０ａよりも−Ｚ方向に進んだ位置にある。即ち、ホールＨ１を形成することで、シリコン基板２０の表面２０ａに、凹部２２９が形成される。続いて、凹部２２９に、半導体部３５を形成する。半導体部３５の表面３５ａを、シリコン基板２０の表面２０ａよりも＋Ｚ方向に進んだ位置にする。
続いて、絶縁層２３９の表面２３９ａ、及びホールＨ１に露出している絶縁層２３９の側面２３９ｓと第１中間積層体２４０の側面２４０ｓと半導体部２３５の表面２３５ａに、絶縁膜２５６と、半導体膜２５４と、絶縁膜２５２とを順次形成する。絶縁膜２５６は、第２絶縁膜５６と同じ材料を含む。半導体膜２５４は、第１電荷蓄積膜５４と同じ材料を含む。絶縁膜２５２は、第１絶縁膜５２と同じ材料を含む。
続いて、半導体部３５の表面３５ａ上の絶縁膜２５６と、半導体膜２５４と、絶縁膜２５２とを除去し、絶縁膜２５６と、半導体膜２５４と、絶縁膜２５２とをＸ方向で分断する。露出している表面３５ａの一部を−Ｚ方向に掘り下げ、凹部２２９を形成する。凹部２２９の形成後、Ｚ方向に延びるホールＨ１−２が形成される。
図６は、メモリセルアレイ１０の製造工程の一例を示し、第１半導体材料供給プロセスを示す断面図である。第１半導体材料供給プロセスでは、ホールＨ１−２の第１領域Ｒ１に、Ｚ方向に沿って単結晶の第１半導体材料を供給する。第１領域Ｒ１は、Ｘ方向においてホールＨ１−２の第１端Ｅ１とホールＨ１−２の第１端Ｅ１とは反対側の第２端Ｅ２とから等距離である中央Ｃ１を含む。単結晶の第１半導体材料は、第１半導体部４８と同じ材料を含み、例えば単結晶のシリコンである。詳しく説明すると、凹部２２９に面する半導体部３５の表面３５ｇから第１領域Ｒ１に、単結晶の第１半導体材料をエピタキシャル成長させ、半導体部２４２を形成する。半導体部２４２の表面２４２ａは、絶縁膜２５２の表面２５２ａよりも＋Ｚ方向に進んだ位置にある。第１領域Ｒ１の半導体部２４２を、Ｘ方向で第１領域Ｒ１の周囲の半導体部２４２より＋Ｚ方向に突出させる。
図７は、メモリセルアレイ１０の製造工程の一例を示し、第１半導体材料部分的除去プロセスを示す断面図である。例えば化学機械研磨（chemical mechanical polishing；ＣＭＰ）によって、半導体部２４２を−Ｚ方向に除去しつつ研磨し、半導体部２４２の表面２４２ａをＺ方向で絶縁膜２５２の表面２５２ａと略同一面に揃える。
図８は、メモリセルアレイ１０の製造工程の一例を示し、第１半導体材料リセスプロセスを示す断面図である。例えばドライエッチングによって、半導体部２４２の表面２４２ａがＺ方向において絶縁層２３０の＋Ｚ方向の表面２３０ａと−Ｚ方向の表面２３０ｂとの間に位置するように、半導体部２４２をリセスする。半導体部２４２をリセスすることで、図８に示すように、第１チャネル部４２を構成する第１半導体部４８が形成される。第１半導体部４８よりも＋Ｚ方向に、ホールＨ１−３が形成される。ホールＨ１−３は、第２中間積層体２４４にＺ方向に延び、Ｘ方向で少なくとも一部が第１ホールと繋がっている。ホールＨ１−３は、第２ホールの一例である。
図９は、メモリセルアレイ１０の製造工程の一例を示し、第２半導体材料供給プロセスを示す断面図である。第２半導体材料供給プロセスでは、図９に示すように、Ｘ方向において、ホールＨ１−３の第３端Ｅ３と前記第２ホールの第３端とは反対側の第４端Ｅ４とから等距離である中央Ｃ２を含む第２領域Ｒ２と第２中間積層体２４４との間に、Ｚ方向に沿って多結晶の第２半導体材料を供給する。詳しく説明すると、絶縁膜２５２の表面２５２ａとホールＨ１−３に露出している絶縁膜２５２の側面２５２ｓと第１半導体部４８の表面４８ａに、半導体膜２６２を形成する。半導体膜２６２は、第２半導体部６８の同じ材料を含み、多結晶の第２半導体材料で形成され、例えば多結晶のシリコンで形成される。
続いて、図示していないが、第２領域Ｒ２にＺ方向に沿って絶縁材料を供給する。絶縁材料は、絶縁部７０と同じ材料を含む。絶縁材料を−Ｚ方向にリセスし、絶縁材料よりも＋Ｚ方向の第２領域Ｒ２に多結晶の第２半導体材料を供給する。
Ｚ方向で第１半導体部４８の表面４８ａと互いに重なる位置より−Ｚ方向の絶縁膜２５２、半導体膜２５４と、絶縁膜２５６の各々は、第１絶縁膜５２と、第１電荷蓄積膜５４と、第２絶縁膜５６の各々として機能する。Ｚ方向で第１半導体部４８の表面４８ａと互いに重なる位置より＋Ｚ方向の絶縁膜２５２、半導体膜２５４と、絶縁膜２５６の各々は、第３絶縁膜７２と、第２電荷蓄積膜７４と、第４絶縁膜７６の各々として機能する。
続いて、図示していないが、例えば薬液等を用いて、第１中間積層体２４０の複数の第１犠牲層２３８と、第２中間積層体２４４の複数の第２犠牲層２５８とを除去する。第１犠牲層２３８の各々を除去した領域に、第１導電層２３と同じ材料を含む導電材料を供給する。第２犠牲層２５８の各々を除去した領域に、第２導電層２６と同じ材料を含む導電材料を供給する。
上述の各プロセスを進めることによって、図３に示すメモリセルアレイ１０を製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、半導体記憶装置１が形成される。但し、半導体記憶装置１の製造方法は、上述の方法に限定されない。
以上で説明した第１実施形態の半導体記憶装置１の作用効果を説明する。従来の半導体記憶装置では、チャネル部の材料に多結晶の半導体材料が用いられている。多結晶の半導体材料は、例えば多結晶のシリコンを含む。多結晶の半導体材料は、グレイン粒界等に複数の欠陥準位を持つ。多結晶の半導体材料が複数の欠陥準位を持つことによって、電気的特性の低下が発生していた。第１実施形態の半導体記憶装置１は、Ｚ方向に沿って見た場合、第１端４０ｅと第２端４０ｆとから等距離である中央４０ｃを含む領域４４に、欠陥準位を殆ど持たない単結晶の第１半導体材料を含む第１半導体部４８を有する。第１チャネル部４２が欠陥準位を殆ど持たない単結晶の第１半導体材料で形成されることで、複数のメモリセルトランジスタＭＴのしきい値電圧のばらつきが抑えられる。したがって、半導体記憶装置１によれば、電気的特性を向上させることができる。
第１実施形態の半導体記憶装置１は、Ｚ方向に沿って見た場合、第３端６０ｅと第４端６０ｆとから等距離である中央６０ｃを含む領域６４に、絶縁部７０を有する。半導体記憶装置１は、Ｘ方向で絶縁部７０と選択ゲートラインＳＧＤとして機能する２つの第２導電層２６との間に、多結晶の第２半導体材料を含む第２半導体部６８を有する。Ｘ方向で選択ゲートラインＳＧＤに隣接する第２チャネル部６２は、中空構造の薄膜のチャネルを有するので、多結晶の第２半導体材料を含むものの、カットオフ特性の劣化が抑えられ、選択ゲートラインＳＧＤの動作不良の発生が防止される。したがって、半導体記憶装置１によれば、電気的特性を向上させることができる。
（第２実施形態）
次に、第２実施形態の半導体記憶装置の構成について説明する。図示していないが、第２実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１と同様に、ＮＡＮＤ型フラッシュメモリである。以下、第２実施形態の半導体記憶装置の構成部品について、半導体記憶装置１の構成部品と異なる内容のみ説明し、半導体記憶装置１の構成部品と共通する内容の詳しい説明は省略する。
図１０は、第２実施形態の半導体記憶装置のメモリセルアレイ１０−２の一部の断面図である。図１０に示すように、第２積層部２４は、例えば３つの第２導電層２６を有する。−Ｚ方向に沿って見た場合、中央６０ｃを含む領域６４には、絶縁部７０として、例えばシリコン酸化膜が設けられている。このシリコン酸化膜には、不図示の空隙が残存する場合がある。２つの第２柱状体６０の各々は、第１実施形態と同様に、第３絶縁膜７２と、第２電荷蓄積膜７４と、第４絶縁膜７６とを備える。但し、第３絶縁膜７２は、第１絶縁膜５２とは別の膜として形成されている。第２電荷蓄積膜７４は、第１電荷蓄積膜５４とは別の膜として形成されている。第４絶縁膜７６は、第２絶縁膜５６とは別の膜として形成されている。第２実施形態では、第３絶縁膜７２と第２電荷蓄積膜７４と第４絶縁膜７６との積層膜が絶縁部として機能する。
Ｘ方向で２つの第２柱状体６０の間にある３つの第２導電層２６及び少なくとも１つ以上の第２絶縁層２８は、Ｚ方向に延びる溝２９０によってＸ方向に分断されている。溝２９０には不図示の絶縁体が設けられている。２つの第２柱状体６０の各々のＸ方向の第１側の３つの第２導電層２６は、Ｘ方向で分断されていてもよい。
次に、第２実施形態の半導体記憶装置のメモリセルアレイ１０−２の製造方法について簡単に説明する。第２実施形態の半導体記憶装置のメモリセルアレイ１０−２の製造方法は、第１中間積層体形成プロセスと、第１ホール形成プロセスと、第１半導体材料供給プロセスと、第２中間積層体形成プロセスと、第２ホール形成プロセスと、第２半導体材料供給プロセスと、絶縁材料供給プロセスとを備える。
始めに、図示していないが、第１実施形態で説明した第１中間積層体形成プロセスにて、シリコン基板２０の表面２０ａに、第１犠牲層２３８と第１絶縁層２３４とをＺ方向に交互に積層し、第１中間積層体２４０を形成する。続いて、第２中間積層体形成プロセスをせずに、第１ホール形成プロセスにて、第１中間積層体２４０及び絶縁層２３０にＺ方向に延びる第１ホールを形成する。その後、第１ホールに、第１実施形態で説明したように半導体部３５と、第１絶縁膜５２と、第１電荷蓄積膜５４と、第２絶縁膜５６と、第１半導体部４８とを形成する。
図１１は、メモリセルアレイ１０−２の製造工程の一例を示し、第１複数材料リセスプロセスを示す断面図である。詳しく説明すると、第１ホールに第１半導体部４８を形成した後の構成部品の表面を、例えばＣＭＰによって、−Ｚ方向に除去しつつ研磨し、絶縁層２３０の表面２３０ａと、Ｚ方向に延びる第１絶縁膜５２の表面５２ａと、Ｚ方向に延びる第１電荷蓄積膜５４の表面５４ａと、Ｚ方向に延びる第２絶縁膜５６の表面５６ａと、第１半導体部４８の表面４８ａとを互いに同一面に揃える。同一面を、表面３００とする。
図１２は、メモリセルアレイ１０−２の製造工程の一例を示し、第２中間積層体形成プロセスを示す断面図である。第２中間積層体形成プロセスにて、図１２に示すように、表面３００に、３つの第２犠牲層２５８と、少なくとも１つの第２絶縁層２２８とを含む第２中間積層体２４４を形成する。
図１３は、メモリセルアレイ１０−２の製造工程の一例を示し、第２ホール形成プロセスを示す断面図である。第２ホール形成プロセスにて、図１３に示すように、第２中間積層体２４４にＺ方向に延びる第２ホールＨ２を形成する。Ｘ方向において、第２ホールＨ２の少なくとも一部は、第１ホールＨ１及び第１半導体部４８と繋がっている。即ち、第２実施形態では、第１ホールＨ１と第２ホールＨ２とを互いに別のプロセスで形成する。
図１４は、メモリセルアレイ１０−２の製造工程の一例を示す断面図である。続いて、第２中間積層体２４４の表面２４４ａ、及びホールＨ２に露出している第２中間積層体２４４の側面２４４ｓと第１半導体部４８の表面４８ａ等に、絶縁膜２８６と、半導体膜２８４と、絶縁膜２８２とを順次形成する。絶縁膜２８６は、第４絶縁膜７６と同じ材料を含む。半導体膜２８４は、第２電荷蓄積膜７４と同じ材料を含む。絶縁膜２８２は、第３絶縁膜７２と同じ材料を含む。
図１５は、メモリセルアレイ１０−２の製造工程の一例を示す断面図である。続いて、第１半導体部４８の表面４８ａ上の絶縁膜２８６と、半導体膜２８４と、絶縁膜２８２とを除去し、絶縁膜２８６と、半導体膜２８４と、絶縁膜２８２とをＸ方向で分断する。露出している第１半導体部４８の表面４８ａの一部を−Ｚ方向に掘り下げ、凹部２８９を形成する。凹部２８９の形成後、Ｚ方向に延びるホールＨ２−２が形成される。
第２半導体材料供給プロセスでは、図１５に示すように、Ｘ方向において、ホールＨ２−２の第３端Ｅ３と第４端Ｅ４とから等距離である中央Ｃ２を含む第２領域Ｒ２と第２中間積層体２４４との間に、Ｚ方向に沿って多結晶の第２半導体材料を供給する。図１６は、メモリセルアレイ１０の製造工程の一例を示し、第２半導体材料供給プロセスを示す断面図である。詳しく説明すると、図１６に示すように、第２中間積層体２４４の表面２４４ａとホールＨ２−２に露出している絶縁膜２８２の側面２８２ｓと第１半導体部４８の表面４８ａに、多結晶の第２半導体材料を含む半導体部２６６を形成する。
続いて、図示していないが、半導体部２６６の内部の第２領域Ｒ２にＺ方向に沿って絶縁部７１として例えばシリコン酸化膜を形成する。このシリコン酸化膜には、不図示の空隙が残存する場合がある。図１７は、メモリセルアレイ１０−２の製造工程の一例を示す断面図である。図１７に示すように、第２半導体部６８を形成した後の構成部品の表面を、例えばＣＭＰによって、−Ｚ方向に除去しつつ研磨し、第２中間積層体２４４と、半導体部２６６と、絶縁膜２８６と、半導体膜２８４と、絶縁膜２８２の各々の表面を互いに同一面に揃える。同一面を表面３１０とすると、表面３１０に、酸化シリコン等を含む層間絶縁膜３５０を形成する。
続いて、例えば薬液等を用いて、第１中間積層体２４０の複数の第１犠牲層２３８と、第２中間積層体２４４の複数の第２犠牲層２５８とを除去する。第１犠牲層２３８の各々を除去した領域３３１に、第１導電層２３と同じ材料を含む導電材料を供給する。第２犠牲層２５８の各々を除去した領域３３２に、第２導電層２６と同じ材料を含む導電材料を供給する。図１８は、メモリセルアレイ１０−２の製造工程の一例を示し、図１０に示す溝２９０とコンタクトプラグＢＬＣとビットラインＢＬとが形成される前の構成部品の断面図である。
図１９は、メモリセルアレイ１０−２の製造工程の一例を示し、絶縁スリット形成プロセスを示す断面図である。図１９に示すように、複数の第２柱状体６０のうち、Ｘ方向で隣り合う所定の２つの第２柱状体６０の間の第２積層部２４をＺ方向に貫通する溝２９０を形成する。溝２９０に酸化シリコン等の絶縁材料を供給し、絶縁材料の表面を、層間絶縁膜３５０の表面３５０ａと互いに同一面にする。絶縁材料の表面と層間絶縁膜３５０の表面３５０ａとを互いに同一面にすることで、溝２９０に絶縁スリット３６０を形成する。
上述の各プロセスを進めることによって、図１０に示すメモリセルアレイ１０−２を製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、第２実施形態の半導体記憶装置が形成される。但し、第２実施形態の半導体記憶装置の製造方法は、上述の方法に限定されない。
以上で説明した第２実施形態の半導体記憶装置の作用効果を説明する。第２実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１と同様に、Ｚ方向に沿って見た場合、第１端４０ｅと第２端４０ｆとから等距離である中央４０ｃを含む領域４４に、欠陥準位を殆ど持たない単結晶の第１半導体材料を含む第１半導体部４８を有する。第１チャネル部４２が欠陥準位を殆ど持たない単結晶の第１半導体材料で形成されることで、複数のメモリセルトランジスタＭＴのしきい値電圧のばらつきが抑えられる。したがって、第２実施形態の半導体記憶装置によれば、電気的特性を向上させることができる。
第２実施形態の半導体記憶装置は、Ｚ方向に沿って見た場合、第３端６０ｅと第４端６０ｆとから等距離である中央６０ｃを含む領域６４に、絶縁部７０を有する。第２実施形態の半導体記憶装置は、Ｘ方向で絶縁部７０と選択ゲートラインＳＧＤとして機能する２つの第２導電層２６との間に、多結晶の第２半導体材料を含む第２半導体部６８を有する。Ｘ方向で選択ゲートラインＳＧＤに隣接する第２チャネル部６２は、中空構造の薄膜のチャネルを有するので、カットオフ特性の劣化が抑えられ、選択ゲートラインＳＧＤの動作不良の発生が防止される。したがって、第２実施形態の半導体記憶装置によれば、電気的特性を向上させることができる。
（第３実施形態）
次に、第３実施形態の半導体記憶装置の構成について説明する。図示していないが、第３実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１や第２実施形態の半導体記憶装置と同様に、ＮＡＮＤ型フラッシュメモリである。以下、第３実施形態の半導体記憶装置の構成部品について、第２実施形態の半導体記憶装置の構成部品と異なる内容のみ説明し、第２実施形態の半導体記憶装置の構成部品と共通する内容の詳しい説明は省略する。
図２０は、第３実施形態の半導体記憶装置のメモリセルアレイ１０−３の一部の断面図である。図２０に示すように、第２積層部２４は、例えば１つの第２導電層２６を有する。第２導電層２６のＺ方向の最小厚みは、１つの第１導電層２３のＺ方向の最大厚さよりも大きく、導電層３２のＺ方向の最大厚さよりも大きい。具体的には、１つの第２導電層２６のＺ方向の最小厚さは、１つの第１導電層２３のＺ方向の最大厚さの２倍よりも大きい。
第２半導体部６８に対してＸ方向の第１側から隣り合う第５絶縁膜８２と第２導電層２６との間には、半導体膜９２が設けられている。Ｘ方向で半導体膜９２と第２導電層２６との間には、絶縁膜９３が設けられている。第２半導体部６８に対してＸ方向の第２側から隣り合う第５絶縁膜８２と第２導電層２６との間には、半導体膜９４が設けられている。半導体膜９２、９４の各々は、例えばアモルファスシリコン（ａＳｉ）で形成されている。
次に、第３実施形態の半導体記憶装置のメモリセルアレイ１０−３の製造方法について簡単に説明する。第３実施形態の半導体記憶装置のメモリセルアレイ１０−３の製造方法は、第１中間積層体形成プロセスと、第１ホール形成プロセスと、第１半導体材料供給プロセスと、第２中間積層体形成プロセスと、第２ホール形成プロセスと、第２半導体材料供給プロセスと、絶縁材料供給プロセスとを備える。即ち、第３実施形態の半導体記憶装置のメモリセルアレイ１０−３を製造する際には、第２実施形態のメモリセルアレイ１０−２を製造する際と同様に、第１ホールＨ１と第２ホールＨ２とを互いに別のプロセスで形成する。
始めに、図１１を参照して説明した第１複数材料リセスプロセスまでの各プロセスを、第２実施形態のメモリセルアレイ１０−２を製造する際と同様に進める。図２１は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。図２１に示すように、絶縁層２３０の表面２３０ａに、アルミニウム酸化物（ＡｌＯ）等を含む絶縁膜２３１を形成する。例えば、ＡＬＤ（Atomic Layer Deposition）等によって絶縁膜２３１の表面２３１ａに、酸化物を含む絶縁膜３７１と、窒化シリコン等を含む絶縁層３７２とを形成する。絶縁層３７２のＺ方向の最小厚さを、絶縁膜３７１のＺ方向の最小厚さよりも厚くする。
図２２は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。図２２に示すように、絶縁層３７２内をＺ方向に延びる絶縁膜３７５を形成する。絶縁膜３７５は、絶縁膜３７１に接続している。Ｘ方向において、絶縁膜３７１は、第１半導体部４８よりも第１側に形成される。
図２３は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。図２３に示すように、絶縁層３７２内及び絶縁膜３７１内をＺ方向に延びるホールＨ５を形成する。ホールＨ５は、Ｘ方向で第２半導体部６８と略重なっている。ホールＨ５を形成する際に、絶縁膜３７５のＸ方向の第２側の部分が除去され、絶縁膜２３１に凹部が形成される。
図２４は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。図２４に示すように、絶縁層３７２の表面３７２ａと、ホールＨ５に露出している絶縁層３７２の側面、絶縁膜３７１の側面、絶縁膜２３１の側面の各々に、一体的に半導体膜４０１を形成する。半導体膜４０１は、半導体膜９２、９４の各々と同じ材料を含む。図２５は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。図２５に示すように、半導体膜４０１の表面とホールＨ５に露出している側面と、絶縁膜２３１の凹部の底面に、絶縁膜４０２と、アモルファスシリコン等を含む犠牲膜４０３とを形成する。
図２６及び図２７の各々は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。図２６に示すように、ホールＨ５の底部に位置する半導体膜４０１と、絶縁膜４０２と、犠牲膜４０３を除去しつつ、絶縁膜２３１をＺ方向に延びるホールＨ６を形成する。ホールＨ６の底部は、第１半導体部４８の＋Ｚ方向の端部に凹部を形成する。続いて、残っている犠牲膜４０３を除去する。図２７に示すように、例えば選択性エッチングによって、第１半導体部４８の凹部を−Ｚ方向及びＸ方向の各々に拡大し、Ｚ方向でホールＨ６と接続された凹部４１０を形成する。
図２８及び図２９の各々は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。図２８に示すように、ホールＨ６及び凹部４１０に露出している各構成要素の側面及び表面に、アモルファスシリコン等を含む犠牲膜４１２を形成する。続いて、図２９に示すように、犠牲膜４１２で囲まれた空間に、酸化シリコン等の絶縁膜４１５を形成する。絶縁膜４１５の表面４１５ａは、Ｚ方向で絶縁層３７２の表面３７２ａと絶縁膜３７１の表面３７１ａとの間に位置する。
図３０は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。図３０に示すように、半導体膜４０１と、絶縁膜４０２と、犠牲膜４１２とを−Ｚ方向にリセスし、半導体膜４０１と、絶縁膜４０２と、犠牲膜４１２の各々の＋Ｚ方向の端のＺ方向の位置を、絶縁膜４１５の表面４１５ａと略同じに揃える。続いて、絶縁層３７２の表面３７２ａと、半導体膜４０１と、絶縁膜４０２と、犠牲膜４１２、絶縁膜４１５の各々を覆うように、酸化シリコン等を含む酸化膜４２０を形成する。Ｚ方向で第１半導体部４８及び絶縁膜４１５と互いに重なる部分の酸化膜４２０には、凹部４２２が形成される。凹部４２２のＸ方向の幅は、−Ｚ方向に進むに従って狭くなる。
図３１、図３２及び図３３の各々は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。例えばエッチング等によって、図３１に示すように、絶縁膜４０２及び犠牲膜４１２よりも略＋Ｚ方向の酸化膜４２０のみを残し、その他の部分の酸化膜４２０を除去する。図３２に示すように、半導体膜４０１と、絶縁膜４０２と、犠牲膜４１２、絶縁膜４１５の各々を覆うように、例えばアモルファスシリコンを含む半導体層４２４を形成する。半導体層４２４の表面４２４ａと絶縁層３７２の表面３７２ａとを互いに略同一面とする。図３３に示すように、半導体層４２４の表面４２４ａと絶縁層３７２の表面３７２ａに、例えば酸化シリコンを含む絶縁膜４２６を形成する。続いて、図示していないが、上部電極等を加工する。この加工によって、絶縁膜４２６は除去され、図３２に示す状態と同様の構成部品を得る。
図３４及び図３５の各々は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。例えば薬液又はエッチング等によって、図３４に示すように、絶縁層３７２を除去する。続いて、図３５に示すように、絶縁膜３７１と、絶縁膜３７５と、酸化膜４２０と、半導体層４２４とを覆うバリア膜４３０を形成する。バリア膜４３０を覆う金属層４３２を形成する。金属層４３２は、例えばタングステンを含む。
図３６は、メモリセルアレイ１０−３の製造工程の一例を示す断面図である。図３６に示すように、金属層４３２と、バリア膜４３０とを−Ｚ方向にリセスし、リセス後の金属層４３２及びバリア膜４３０を覆う層間絶縁膜４４０を形成する。層間絶縁膜４４０は、例えば酸化シリコン等で形成されている。
上述の各プロセスに対して所定のタイミングで、例えば薬液等を用いて、第１中間積層体２４０の複数の第１犠牲層２３８を除去する。第１犠牲層２３８の各々を除去した領域３３１に、第１導電層２３と同じ材料を含む導電材料を供給する。
上述の各プロセスを進めることによって、図２０に示すメモリセルアレイ１０−３を製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、第３実施形態の半導体記憶装置が形成される。但し、第３実施形態の半導体記憶装置の製造方法は、上述の方法に限定されない。
以上で説明した第３実施形態の半導体記憶装置の作用効果を説明する。第３実施形態の半導体記憶装置は、第２実施形態の半導体記憶装置１と同様に、Ｚ方向に沿って見た場合、第１端４０ｅと第２端４０ｆとから等距離である中央４０ｃを含む領域４４に、欠陥準位を殆ど持たない単結晶の第１半導体材料を含む第１半導体部４８を有する。第１チャネル部４２が欠陥準位を殆ど持たない単結晶の第１半導体材料で形成されることで、複数のメモリセルトランジスタＭＴのしきい値電圧のばらつきが抑えられる。したがって、第３実施形態の半導体記憶装置によれば、電気的特性を向上させることができる。
第３実施形態の半導体記憶装置は、Ｚ方向に沿って見た場合、第３端６０ｅと第４端６０ｆとから等距離である中央６０ｃを含む領域６４に、絶縁部７０を有する。第３実施形態の半導体記憶装置は、Ｘ方向で絶縁部７０と選択ゲートラインＳＧＤとして機能する２つの第２導電層２６との間に、多結晶の第２半導体材料を含む第２半導体部６８を有する。Ｘ方向で選択ゲートラインＳＧＤに隣接する第２チャネル部６２は、中空構造の薄膜のチャネルを有するので、カットオフ特性の劣化が抑えられ、選択ゲートラインＳＧＤの動作不良の発生が防止される。したがって、第３実施形態の半導体記憶装置によれば、電気的特性を向上させることができる。
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定しない。上述の実施形態は、その他の様々な形態で実施され得る。発明の要旨を逸脱しない範囲で、上述の実施形態の種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、第２実施形態及び第３実施形態の各半導体記憶装置の絶縁部７０は、空気以外の絶縁物質で構成されてもよく、例えば酸化シリコン等の絶縁体で形成されていてもよい。
例えば、上述の各実施形態の半導体記憶装置の第１絶縁層２５は、例えばエアギャップで構成されていてもよい。
例えば、上述の各実施形態とは別の実施形態の半導体記憶装置では、２つの第２柱状体６０の各々がＸ方向で第２チャネル部６２と３つの第２導電層２６との間に設けられた単層の第５絶縁膜をさらに備えてもよい。即ち、２つの第２柱状体６０の各々は、第３絶縁膜７２と、第２電荷蓄積膜７４と、第４絶縁膜７６に替えて、第５絶縁膜を備えてもよい。第５絶縁膜は、例えば酸化シリコンで形成される。
１…半導体記憶装置、２０…シリコン基板（基板）、２２…第１積層部、２３…第１導電層、２４…第２積層部、２５…第１絶縁層、２６…第２導電層、２８…第２絶縁層、３１、３２…導電層、３４…絶縁層、４０…第１柱状体、４２…第１チャネル部、４８…第１半導体部、６０…第２柱状体、６２…第２チャネル部

Claims (14)

  1. 基板と、
    前記基板の上方で第１方向に積層された複数の第１導電層と、
    前記複数の第１導電層の上方に配置された第２導電層と、
    前記複数の第１導電層内を前記第１方向に延び、単結晶の第１半導体材料を含む第１半導体部を有する、第１柱状体と、
    前記第２導電層内を前記第１方向に延び、絶縁体を含んで軸となる絶縁部と、前記第１方向から見て前記絶縁部の外周に配置され、前記第１半導体部と接し、且つ多結晶の第２半導体材料を含む第２半導体部と、を有する、第２柱状体と、
    を備えた半導体記憶装置。
  2. 前記単結晶の第１半導体材料は、単結晶の半導体材料を含み、
    前記多結晶の第２半導体材料は、多結晶の半導体材料を含む、
    請求項１に記載の半導体記憶装置。
  3. 前記複数の第１導電層に含まれる導電層と複数の第１絶縁層に含まれる絶縁層とが前記第１方向に交互に積層された第１積層部と、
    少なくとも１つの前記第２導電層と少なくとも１つの第２絶縁層とが前記第１方向に積層された第２積層部と、
    をさらに備えた、
    請求項１に記載の半導体記憶装置。
  4. 前記第１方向で、前記複数の第１導電層と、少なくとも１つの前記第２導電層との間に設けられた第３絶縁層をさらに備え、
    前記第３絶縁層の前記第１方向の最小厚さは、前記複数の第１絶縁層に含まれる１つの第１絶縁層の前記第１方向の最小厚さより厚い、
    請求項１に記載の半導体記憶装置。
  5. 前記第１方向で前記基板と前記第１積層部との間に設けられ、第３導電層と、前記第３導電層と前記第１積層部との間に設けられた第４絶縁層と、前記第３導電層と前記基板との間に設けられた第５絶縁層とを有する第３積層部をさらに備え、
    前記第４絶縁層の前記第１方向の最小厚さは、前記複数の第１絶縁層に含まれる１つの第１絶縁層の前記第１方向の最小厚さより大きい、
    請求項３に記載の半導体記憶装置。
  6. 前記第１半導体部の前記第１方向の最小長さは、前記第２半導体部の前記第１方向の最小長さよりも長い、
    請求項１に記載の半導体記憶装置。
  7. 前記第１柱状体は、前記第１方向で前記基板に隣り合って前記単結晶の第１半導体材料を含む第１部分と、前記第１部分から前記基板とは反対側に延びており、前記単結晶の第１半導体材料を含み、前記第１方向に交差する第２方向において前記第１部分の前記第２方向の最小幅よりも小さい最大幅を有する第２部分と
    を備えた請求項１に記載の半導体記憶装置。
  8. 前記第１方向に交差する第２方向で、前記複数の第１導電層の各々と前記第１半導体部との間に設けられた第１絶縁膜と、
    前記第２方向で、前記複数の第１導電層の各々と前記第１絶縁膜との間に設けられた第１電荷蓄積膜と、
    前記第２方向で、前記複数の第１導電層の各々と前記第１電荷蓄積膜との間に設けられた第２絶縁膜と、
    をさらに備えた請求項１に記載の半導体記憶装置。
  9. 前記第２方向で、前記少なくとも１つの第２導電層の各々と前記第２半導体部との間に設けられた第３絶縁膜と、
    前記第２方向で、前記少なくとも１つの第２導電層の各々と前記第３絶縁膜との間に設けられた第２電荷蓄積膜と、
    前記第２方向で、前記少なくとも１つの第２導電層の各々と前記第２電荷蓄積膜との間に設けられた第４絶縁膜と、
    をさらに備え、
    前記第３絶縁膜は、前記第１絶縁膜と同じ材料を含み、
    前記第２電荷蓄積膜は、前記第１電荷蓄積膜と同じ材料を含み、
    前記第４絶縁膜は、前記第２絶縁膜と同じ材料を含む、
    請求項８に記載の半導体記憶装置。
  10. 前記第２柱状体は、前記第２方向で前記第２半導体部と前記第２導電層との間に設けられた単層の第５絶縁膜をさらに備える、
    請求項８に記載の半導体記憶装置。
  11. 前記第５絶縁膜は、酸化シリコンを含む、
    請求項１０に記載の半導体記憶装置。
  12. 前記少なくとも１つの第２導電層に含まれる１つの第２導電層の前記第１方向の最小厚さは、前記複数の第１導電層に含まれる１つの第１導電層の前記第１方向の最大厚さよりも大きい、
    請求項１に記載の半導体記憶装置。
  13. 前記少なくとも１つの第２導電層に含まれる１つの第２導電層の前記第１方向の最小厚さは、前記複数の第１導電層に含まれる１つの第１導電層の前記第１方向の最大厚さの２倍よりも大きい、
    請求項１に記載の半導体記憶装置。
  14. 第１犠牲層と第１絶縁層とを基板の厚さ方向である第１方向に交互に積層することで第１中間積層体を形成し、
    前記第１中間積層体に前記第１方向に延びる第１ホールを形成し、
    前記第１方向とは交差した第２方向において前記第１ホールの第１端と前記第１ホールの第１端とは反対側の第２端とから等距離である中央を含む第１領域に、前記第１方向に沿って単結晶の第１半導体材料を供給し、
    前記第１中間積層体に対して前記基板との反対側に、少なくとも１つの第２犠牲層と、少なくとも１つの第２絶縁層とを含む第２中間積層体を形成し、
    前記第２中間積層体に前記第１方向に延びて前記第２方向で少なくとも一部が前記第１ホールと繋がる第２ホールを形成し、
    前記第２方向において前記第２ホールの第３端と前記第２ホールの第３端とは反対側の第４端とから等距離である中央を含む第２領域と前記第２中間積層体との間に、前記第１方向に沿って多結晶の第２半導体材料を供給し、
    前記第２領域に前記第１方向に沿って絶縁材料を供給する、
    ことを含む半導体記憶装置の製造方法。
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