JP2022139975A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向（Ｘ）に延伸する第１導電層（１１０）及び第２導電層（１１０）と、第２方向（Ｙ）に並ぶ複数の第１半導体柱列（ＳＣ０～ＳＣ３）及び複数の第２半導体柱列（ＳＣ５～ＳＣ８）と、を備える。複数の第１半導体柱列は、それぞれ、第１方向に並び第１導電層と対向する複数の第１半導体柱（１２０）を備える。複数の第２半導体柱列は、それぞれ、第１方向に並び第１導電層と対向する複数の第２半導体柱（１２０）を備える。例えば、第１方向において隣り合う２つの第１半導体柱の中心位置間の第１方向における距離を第１隣接距離（ａ）とする。この場合、複数の第１半導体柱列の第２方向におけるピッチ（ｃ）は、第１隣接距離の√３／２倍以上である。また、複数の第２半導体柱列の第２方向におけるピッチ（ｂ）は、第１隣接距離の√３／２倍未満である。【選択図】図３

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
特開２０１８－０１１０１２号公報 特開２０２０－０４３２１１号公報 米国特許第１００７４６６５号明細書
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に延伸する第１導電層と、第１方向に延伸し、第１方向と交差する第２方向に第１導電層と並ぶ第２導電層と、第２方向に並ぶ複数の第１半導体柱列と、第２方向に並ぶ複数の第２半導体柱列と、を備える。複数の第１半導体柱列は、それぞれ、第１方向に並ぶ複数の第１半導体柱を備える。複数の第１半導体柱は、それぞれ、第１導電層と対向する。複数の第２半導体柱列は、それぞれ、第１方向に並ぶ複数の第２半導体柱を備える。複数の第２半導体柱は、それぞれ、第２導電層と対向する。第１方向及び第２方向に延伸し、第１導電層及び第２導電層を含む断面を第１断面とする。また、第１方向に隣り合う２つの第１半導体柱の第１断面における中心位置間の第１方向における距離を第１隣接距離とする。この場合、複数の第１半導体柱列の第２方向におけるピッチは、第１隣接距離の√３／２倍以上である。また、複数の第２半導体柱列の第２方向におけるピッチは、第１隣接距離の√３／２倍未満である。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 図２の一部を拡大して示す模式的な平面図である。 図３に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図４のＢで示す部分を拡大して示す模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の製造方法について説明するための模式的な平面図である。 第２実施形態に係る半導体記憶装置について説明するための模式的な平面図である。 第３実施形態に係る半導体記憶装置について説明するための模式的な平面図である。 第４実施形態に係る半導体記憶装置について説明するための模式的な平面図である。 第５実施形態に係る半導体記憶装置について説明するための模式的な平面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electronmicroscopy）やＴＥＭ（Transmissionelectron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。本実施形態に係る半導体記憶装置は、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、各メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。
図３は、図２の一部を拡大して示す模式的な平面図である。図４は、図３に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４のＢで示す部分を拡大して示す模式的な断面図である。
図３の例において、メモリブロックＢＬＫは、Ｙ方向の一方側（図３ではＹ方向負側）からＹ方向の他方側（図３ではＹ方向正側）にかけて設けられた５つのストリングユニットＳＵａ～ＳＵｅを備える。これら複数のストリングユニットＳＵａ～ＳＵｅは、それぞれ、図１を参照して説明したストリングユニットＳＵに対応する。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
図４に示す様に、メモリブロックＢＬＫは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、半導体柱１２０の下端に接続された半導体層１１３と、半導体層１１３の下面に接続された導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ソース線ＳＬ（図１）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図２）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
導電層１１１は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
また、複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図４に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０，１１１によって囲まれており、導電層１１０と対向している。
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。図４の例では、半導体柱１２０の上端部と不純物領域１２１の下端部との境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図３）を介してビット線ＢＬに接続される。
半導体柱１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２が設けられている。図４の例では、半導体柱１２０の下端部と不純物領域１２２の上端部との境界線を、破線によって示している。不純物領域１２２は、上記導電層１１２の半導体層１１３に接続されている。半導体柱１２０のうち、不純物領域１２２の直上に位置する部分は、ソース側選択トランジスタＳＴＳのチャネル領域として機能する。不純物領域１２２の外周面は、導電層１１１によって囲まれており、導電層１１１と対向している。
尚、半導体柱１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。例えば、メモリブロックＢＬＫは、Ｙ方向の一方側からＹ方向の他方側にかけて設けられた２４個の半導体柱列ＳＣ０～ＳＣ２３を備える。これら２４個の半導体柱列ＳＣ０～ＳＣ２３は、それぞれ、Ｘ方向に並ぶ複数の半導体柱１２０を備える。
半導体柱列ＳＣ０～ＳＣ３は、ストリングユニットＳＵａに対応する。半導体柱列ＳＣ０～ＳＣ３中の半導体柱１２０は、それぞれ、ストリングユニットＳＵａ中の１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。図３において、これら複数の半導体柱１２０の外周面は、ストリングユニットＳＵａに対応するドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０によって囲われている。
同様に、半導体柱列ＳＣ５～ＳＣ８、半導体柱列ＳＣ１０～ＳＣ１３、半導体柱列ＳＣ１５～ＳＣ１８、半導体柱列ＳＣ２０～ＳＣ２３は、それぞれ、ストリングユニットＳＵｂ～ＳＵｅに対応する。これらに含まれる半導体柱１２０は、それぞれ、ストリングユニットＳＵｂ～ＳＵｅ中の１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。図３において、これら複数の半導体柱１２０の外周面は、それぞれ、ストリングユニットＳＵｂ～ＳＵｅに対応するドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０によって囲われている。
尚、半導体柱列ＳＣ４，ＳＣ９，ＳＣ１４，ＳＣ１９は、Ｙ方向において並ぶ２つのストリングユニットＳＵの間に設けられる。これら半導体柱列ＳＣ４，ＳＣ９，ＳＣ１４，ＳＣ１９は、Ｚ方向から見てストリングユニット間絶縁層ＳＨＥとオーバーラップしている。これらに含まれる半導体柱１２０は、メモリセルＭＣとしても選択トランジスタ（ＳＴＤ、ＳＴＳ）としても機能しない。これら複数の半導体柱１２０の外周面は、それぞれ、ドレイン側選択ゲート線ＳＧＤとして機能する２つの導電層１１０の一方に対向する領域と、他方に対向する領域と、を備えている。
また、図示の例では、各半導体柱列ＳＣ０～ＳＣ２３において、半導体柱１２０が、ピッチａでＸ方向に並んでいる。また、奇数番目の半導体柱列に含まれる半導体柱１２０のＸ方向における位置と、偶数番目の半導体柱列に含まれる半導体柱１２０のＸ方向における位置とは、ピッチａの１／２倍の距離だけ異なっている。また、半導体柱列ＳＣ０～ＳＣ４が、ピッチｃでＹ方向に並んでいる。ピッチｃは、ピッチａの√３／２倍である。また、半導体柱列ＳＣ４～ＳＣ１９が、ピッチｂでＹ方向に並んでいる。ピッチｂは、ピッチａの√３／２倍よりも小さい。また、半導体柱列ＳＣ１９～ＳＣ２３が、ピッチｃでＹ方向に並んでいる。
尚、本明細書において、Ｘ方向に並ぶ複数の半導体柱１２０のピッチ等と言った場合、このピッチは、種々の方法によって規定することが可能である。例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様なＸＹ断面を観察し、このＸＹ断面において、Ｘ方向において隣り合う２つの半導体柱１２０の中心位置を測定し、これら２つの中心位置間のＸ方向における距離を測定し、この距離をピッチとしても良い。また、例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様なＸＹ断面を観察し、このＸＹ断面において、Ｘ方向において連続して並ぶ複数の半導体柱１２０の中心位置を測定し、これら複数の中心位置のＸ方向における距離の平均値をピッチとしても良い。尚、この様な場合には、Ｘ方向において連続して並ぶ全ての半導体柱１２０の中心位置を測定しなくても良い。
また、本明細書において、半導体柱１２０の中心位置等と言った場合、この中心位置は、種々の方法によって規定することが可能である。例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様なＸＹ断面を観察し、このＸＹ断面図において、半導体柱１２０の外接円の中心点を中心位置としても良いし、半導体柱１２０の画像上の重心を中心位置としても良い。
また、本明細書において、Ｙ方向に並ぶ複数の半導体柱列のピッチ等と言った場合、このピッチは、種々の方法によって規定することが可能である。例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様なＸＹ断面を観察し、このＸＹ断面図において、着目する複数の半導体柱列のＹ方向における中心位置を測定し、これら複数の中心位置の間の距離を測定し、これら複数の距離の平均値をピッチとしても良い。
また、本明細書において、半導体柱列のＹ方向における中心位置等と言った場合、この中心位置は、種々の方法によって規定することが可能である。例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様なＸＹ断面を観察し、このＸＹ断面図において、着目する半導体柱列に含まれる少なくとも一つの半導体柱１２０のＹ方向における中心位置を測定し、いずれかの中心位置、複数の中心位置の平均値、又は、複数の中心位置の中間値を、半導体柱列のＹ方向における中心位置としても良い。
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図５に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０と半導体層１１３（図４）との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
［製造方法］
次に、図６～図１４を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図６～図１１、及び、図１３は、同製造方法について説明するための模式的な断面図であり、図４に対応する断面を示している。図１２及び図１４は、同製造方法について説明するための模式的な平面図であり、図３に対応する平面を示している。
第１実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板１００に、周辺回路ＰＣ（図１）を形成する。また、周辺回路ＰＣの上方に、絶縁層１０１を形成する。
次に、例えば図６に示す様に、絶縁層１０１上に、導電層１１４、シリコン等の半導体層１１３Ａ、酸化シリコン等の犠牲層１１３Ｂ、シリコン等の犠牲層１１３Ｃ、酸化シリコン等の犠牲層１１３Ｄ、シリコン等の半導体層１１３Ｅ、絶縁層１０１及び導電層１１１を形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical VaporDeposition）等の方法によって行われる。
次に、例えば図７に示す様に、半導体柱１２０に対応する位置に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、導電層１１１、半導体層１１３Ｅ、犠牲層１１３Ｄ、犠牲層１１３Ｃ及び犠牲層１１３Ｂを貫通し、半導体層１１３Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図８に示す様に、メモリホールＭＨの内部に、ゲート絶縁膜１３０、半導体柱１２０、絶縁層１２５、及び不純物領域１２１を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等によって行う。
次に、例えば図９に示す様に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、導電層１１１、半導体層１１３Ｅ及び犠牲層１１３ＤをＹ方向に分断し、犠牲層１１３Ｃの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１０に示す様に、導電層１１２を形成する。この工程では、例えば、溝ＳＴＡのＹ方向の側面に、図示しない側壁保護膜を形成する。また、ウェットエッチング等の方法によって、犠牲層１１３Ｂ，１１３Ｃ，１１３Ｄを除去する。更に、ウェットエッチング等の方法によって、ゲート絶縁膜１３０の一部を除去し、半導体柱１２０の一部を露出させる。また、エピタキシャル成長等の方法によって、半導体層１１３を形成する。半導体柱１２０の下端部には、半導体層１１３を通して不純物領域１２２を形成する。また、溝ＳＴＡのＹ方向の側面に形成された、上記図示しない側壁保護膜を除去する。
次に、例えば図１１に示す様に、溝ＳＴＡを介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体柱１２０、ゲート絶縁膜１３０及び絶縁層１２５）を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。尚、この工程では、例えば図１２に示す様に、犠牲層１１０Ａが、溝ＳＴＡに近い領域から除去される。
次に、例えば図１３に示す様に、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって、導電層１１０を構成すする窒化チタン（ＴｉＮ）等のバリア導電膜を形成する。また、６フッ化タングステン（ＷＦ６）等のハロゲン化金属を用いたＣＶＤ等の方法によって、導電層１１０を構成するタングステン（Ｗ）等の導電膜を形成する。
尚、この工程では、例えば図１４に示す様に、ＣＶＤ等の工程の開始時から、各ゲート絶縁膜１３０の外周面に、導電層１１０の製膜が開始される。ここで、ゲート絶縁膜１３０のうち、溝ＳＴＡからの距離が比較的大きいものの外周面では、導電層１１０が、比較的遅い速度で製膜される場合がある。一方、ゲート絶縁膜１３０のうち、溝ＳＴＡからの距離が比較的小さいものの外周面では、導電層１１０が、比較的速い速度で製膜される場合がある。ここで、導電層１１０の膜厚が比較的大きいと、導電層１１０表面のラフネスが、比較的大きくなる傾向がある。特に、半導体柱列ＳＣ０，ＳＣ１に対応するゲート絶縁膜１３０の外周面、及び、半導体柱列ＳＣ２２，ＳＣ２３に対応するゲート絶縁膜１３０の外周面においては、導電層１１０のラフネスが、比較的大きくなる場合がある。図１４には、これらのゲート絶縁膜１３０の外周面における導電層１１０のラフネスの範囲ＲＲを、模式的に示している。その結果、導電層１１０に対応する空間全体にタングステン（Ｗ）等の金属材料が埋め込まれる前に、ゲート絶縁膜１３０の外周面に形成された凹凸によって、この空間と溝ＳＴＡとの間の６フッ化タングステン（ＷＦ６）等を供給する経路が閉塞し、この空間の内部に空隙Ｖが形成される可能性がある。
その後、例えば図４に示す様に、溝ＳＴＡ内にブロック間絶縁層ＳＴを形成し、配線等を形成し、ダイシングによってウェハを分断することにより、第１実施形態に係る半導体記憶装置が形成される。
［比較例］
次に、図１５を参照して、比較例に係る半導体記憶装置について説明する。図１５は、比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図１５に示す様に、比較例に係る半導体記憶装置は、メモリブロックＢＬＫのかわりに、メモリブロックＢＬＫ０を備える。メモリブロックＢＬＫ０においては、半導体柱列ＳＣ０～ＳＣ２３が、ピッチｃでＹ方向に並んでいる。
図１６は、比較例に係る半導体記憶装置の製造方法について説明するための模式的な平面図である。図１６に示す通り、比較例に係る半導体記憶装置の製造に際しては、導電層１１０の内部に、空隙Ｖ´が形成される場合がある。
［第１実施形態の効果］
図１６を参照して説明した様に、比較例に係る半導体記憶装置の製造に際しては、導電層１１０の内部に、空隙Ｖ´が形成される場合がある。ここで、例えば、６フッ化タングステン（ＷＦ６）等のハロゲン化金属を用いたＣＶＤ等の方法によって導電層１１０を形成した場合、空隙Ｖ´中に、フッ素（Ｆ）等のハロゲンのガスが残留する可能性がある。この様な場合、その後の製造工程に際してフッ素等の原子がゲート絶縁膜１３０中まで拡散し、ブロック絶縁膜１３３（図５）等の一部が除去されてしまう場合があった。その結果、導電層１１０と半導体柱１２０との間で絶縁不良が生じてしまうおそれがあった。
ここで、空隙Ｖ´の容積が大きいほど、ここに残留するフッ素（Ｆ）等の量が増えてしまうと考えられる。従って、この様な現象は、空隙Ｖ´の容積が大きいほど、生じやすいと考えられる。
図１５を参照して説明した様に、比較例に係るメモリブロックＢＬＫ０においては、半導体柱列ＳＣ０～ＳＣ２３が、ピッチａの√３／２倍のピッチｃでＹ方向に並んでいる。この様な構成では、例えば図１６に示す様に、各ゲート絶縁膜１３０の外周面における導電層１１０の膜厚が比較的小さい状態で上記経路が閉塞してしまい、空隙Ｖ´の容積が比較的大きくなってしまう場合がある。
一方、図３を参照して説明した様に、第１実施形態に係るメモリブロックＢＬＫにおいては、半導体柱列ＳＣ４～ＳＣ１９が、ピッチａの√３／２倍よりも小さいピッチｂでＹ方向に並んでいる。この様な構成によれば、例えば図１４に示す様に、各ゲート絶縁膜１３０の外周面における導電層１１０の膜厚が比較的小さい状態で上記経路が閉塞してしまっても、空隙Ｖの容積を比較的小さくすることが可能である。従って、第１実施形態に係る半導体記憶装置によれば、上述の様な絶縁不良の発生を抑制可能である。
また、例えば、メモリブロックに含まれる全ての半導体柱列ＳＣ０～ＳＣ２３を、ピッチａの√３／２倍よりも小さいピッチｂでＹ方向に並べることも考えられる。しかしながら、この様な構成を採用した場合、例えば、導電層１１０の製膜工程の比較的初期の段階で、半導体柱列ＳＣ０に対応するゲート絶縁膜１３０の外周面に形成される導電層１１０の凹凸と、半導体柱列ＳＣ１に対応するゲート絶縁膜１３０の外周面に形成される導電層１１０の凹凸と、が接触してしまうおそれがある。これにより、半導体柱列ＳＣ４～ＳＣ１９に対応するゲート絶縁膜１３０の外周面における導電層１１０の厚みがより小さい状態で、上記６フッ化タングステン（ＷＦ６）等の経路が閉塞してしまうおそれがある。
そこで、第１実施形態に係るメモリブロックＢＬＫにおいては、半導体柱列ＳＣ０～ＳＣ４を、ピッチａの√３／２倍のピッチｃでＹ方向に並べている。また、半導体柱列ＳＣ１９～ＳＣ２３を、ピッチｃでＹ方向に並べている。これにより、半導体柱列ＳＣ４～ＳＣ１９に対応するゲート絶縁膜１３０の外周面における導電層１１０の厚みがある程度以上の大きさとなるまで、上記６フッ化タングステン（ＷＦ６）等の経路が閉塞してしまうことを抑制可能である。これにより、空隙Ｖの容積を小さくして、上述の様な絶縁不良の発生を抑制することが可能である。
［第２実施形態］
次に、図１７を参照して、第２実施形態に係る半導体記憶装置について説明する。図１７は、第２実施形態に係る半導体記憶装置について説明するための模式的な平面図である。
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、メモリブロックＢＬＫのかわりに、メモリブロックＢＬＫ２を備える。メモリブロックＢＬＫ２は、基本的にはメモリブロックＢＬＫと同様に構成されている。
ただし、メモリブロックＢＬＫとメモリブロックＢＬＫ２とでは、半導体柱列ＳＣ０，ＳＣ１のＹ方向における位置が異なっている。また、半導体柱列ＳＣ２２，ＳＣ２３のＹ方向における位置が異なっている。例えば、図１７には、半導体柱列ＳＣ０のＹ方向における中心位置と、半導体柱列ＳＣ１のＹ方向における中心位置と、のＹ方向における距離を、距離ｄ１として示している。また、図１７には、半導体柱列ＳＣ１のＹ方向における中心位置と、半導体柱列ＳＣ２のＹ方向における中心位置と、のＹ方向における距離を、距離ｄ２として示している。距離ｄ１は、ピッチｃより大きくても良い。距離ｄ２は、例えば、ピッチｃ以上、距離ｄ１以下の大きさを備えていても良い。
ここで、上記６フッ化タングステン（ＷＦ６）等の経路は、Ｘ方向において隣り合う２つの半導体柱１２０の間の経路と、Ｘ方向に対して＋－約６０°の方向（Ｙ方向に対して＋－約３０°の方向）において隣り合う２つの半導体柱１２０の間の経路と、を含む。以下、前者を「第１の経路」と呼ぶ場合がある。また、後者を「第２の経路」と呼ぶ場合がある。
例えば図３を参照して説明した様に、第１実施形態においては、半導体柱列ＳＣ０，ＳＣ１のＹ方向における中心位置のＹ方向における距離が、ピッチｃ（＝√３／２）と等しかった。また、半導体柱列ＳＣ１，ＳＣ２のＹ方向における中心位置のＹ方向における距離が、ピッチｃ（＝√３／２）と等しかった。この様な構成では、半導体柱列ＳＣ０，ＳＣ１中の、Ｘ方向に対して＋－約６０°の方向において隣り合う２つの半導体柱１２０の間の距離が、Ｘ方向において隣り合う２つの半導体柱１２０の間の距離と同程度の距離（ピッチａ）となる。従って、上記第２の経路があるタイミングで閉塞する確率は、上記第１の経路がこのタイミングで閉塞する確率と同程度になると考えられる。
一方、第２実施形態においては、半導体柱列ＳＣ０，ＳＣ１のＹ方向における中心位置のＹ方向における距離が、ピッチｃよりも大きい。また、半導体柱列ＳＣ１，ＳＣ２のＹ方向における中心位置のＹ方向における距離を、ピッチｃよりも大きくしても良い。この様な構成では、半導体柱列ＳＣ０，ＳＣ１中の、Ｘ方向に対して＋－約６０°の方向において隣り合う２つの半導体柱１２０の間の距離が、Ｘ方向において隣り合う２つの半導体柱１２０の間の距離（ピッチａ）よりも大きくなる。従って、上記第２の経路があるタイミングで閉塞する確率を、上記第１の経路がこのタイミングで閉塞する確率よりも、低くすることが可能である。
従って、第２実施形態に係る半導体記憶装置においては、半導体柱列ＳＣ４～ＳＣ１９に対応するゲート絶縁膜１３０の外周面における導電層１１０の厚みがある程度以上の大きさとなるまで、上記６フッ化タングステン（ＷＦ６）等の経路が閉塞してしまうことを抑制可能である。これにより、空隙Ｖの容積を小さくして、上述の様な絶縁不良の発生を抑制することが可能である。
［第３実施形態］
次に、図１８を参照して、第３実施形態に係る半導体記憶装置について説明する。図１８は、第３実施形態に係る半導体記憶装置について説明するための模式的な平面図である。
第３実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、メモリブロックＢＬＫ２のかわりに、メモリブロックＢＬＫ３を備える。メモリブロックＢＬＫ３は、基本的にはメモリブロックＢＬＫ２と同様に構成されている。
ただし、メモリブロックＢＬＫ３においては、ストリングユニット間絶縁層ＳＨＥとオーバーラップする半導体柱列ＳＣ４，ＳＣ９，ＳＣ１４，ＳＣ１９のＹ方向における中心位置と、これらに対してＹ方向の一方側から隣り合う半導体柱列ＳＣ３，ＳＣ８，ＳＣ１３，ＳＣ１８のＹ方向における中心位置と、の間のＹ方向における距離を、ピッチｂよりも大きい距離としている。同様に、ストリングユニット間絶縁層ＳＨＥとオーバーラップする半導体柱列ＳＣ４，ＳＣ９，ＳＣ１４，ＳＣ１９のＹ方向における中心位置と、これらに対してＹ方向の他方側から隣り合う半導体柱列ＳＣ５，ＳＣ１０，ＳＣ１５，ＳＣ２０のＹ方向における中心位置と、の間のＹ方向における距離を、ピッチｂよりも大きい距離としている。例えば、図１８の例では、これらの距離を、ピッチｃと等しい距離としている。
ここで、上述の通り、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、ストリングユニット間絶縁層ＳＨＥが設けられる。ストリングユニット間絶縁層ＳＨＥのＹ方向における位置がずれてしまうと、ストリングユニット間絶縁層ＳＨＥと半導体柱列ＳＣ４，ＳＣ９，ＳＣ１４，ＳＣ１９以外に含まれる半導体柱１２０とが接触してしまう場合がある。この様な場合には、ドレイン側選択トランジスタＳＴＤの特性が大きく変わってしまい、読出動作、書込動作等を好適に実行できなくなってしまうおそれがある。
例えば図１７を参照して説明した様に、第２実施形態に係る半導体記憶装置においては、ストリングユニット間絶縁層ＳＨＥとオーバーラップする半導体柱列ＳＣ４，ＳＣ９，ＳＣ１４，ＳＣ１９のＹ方向における中心位置と、これらに対してＹ方向の一方側及び他方側から隣り合う半導体柱列のＹ方向における中心位置と、の間のＹ方向における距離が、ピッチｂと等しい。この様な構成においては、ストリングユニット間絶縁層ＳＨＥのＹ方向における位置のマージンが小さくなってしまい、歩留まりが低下してしまう場合がある。
そこで、例えば図１８を参照して説明した様に、第３実施形態に係る半導体記憶装置においては、ストリングユニット間絶縁層ＳＨＥとオーバーラップする半導体柱列ＳＣ４，ＳＣ９，ＳＣ１４，ＳＣ１９のＹ方向における中心位置と、これらに対してＹ方向の一方側及び他方側から隣り合う半導体柱列のＹ方向における中心位置と、の間のＹ方向における距離を、それぞれ、ピッチｂよりも大きい距離としている。これにより、ストリングユニット間絶縁層ＳＨＥのＹ方向における位置のマージンを大きくして、歩留まりを改善することが可能である。
尚、図１８に示した様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、第１実施形態に係る半導体記憶装置において、ストリングユニット間絶縁層ＳＨＥとオーバーラップする半導体柱列ＳＣ４，ＳＣ９，ＳＣ１４，ＳＣ１９のＹ方向における中心位置と、これらに対してＹ方向の一方側及び他方側から隣り合う半導体柱列のＹ方向における中心位置と、の間のＹ方向における距離を、それぞれ、ピッチｂよりも大きい距離（例えば、ピッチｃと等しい距離）とすることも可能である。
［第４実施形態］
次に、図１９を参照して、第４実施形態に係る半導体記憶装置について説明する。図１９は、第４実施形態に係る半導体記憶装置について説明するための模式的な平面図である。
第４実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、メモリブロックＢＬＫ２のかわりに、メモリブロックＢＬＫ４を備える。メモリブロックＢＬＫ４は、基本的にはメモリブロックＢＬＫ２と同様に構成されている。
ただし、メモリブロックＢＬＫ４は、半導体柱列ＳＣ０，ＳＣ２３のかわりに、半導体柱列ＳＣ０´，ＳＣ２３´を備える。
半導体柱列ＳＣ０´は、基本的には、半導体柱列ＳＣ０と同様に構成されている。ただし、半導体柱列ＳＣ０´と半導体柱列ＳＣ０とでは、半導体柱１２０のＹ方向における位置が異なっている。たとえば、図１９には、半導体柱列ＳＣ０´に含まれる複数の半導体柱１２０のうち、Ｘ方向の一方側（例えば、Ｘ方向負側）から数えて奇数番目に設けられた半導体柱１２０の中心位置と、半導体柱列ＳＣ１のＹ方向における中心位置と、の間のＹ方向における距離を、距離ｄ１として示している。また、半導体柱列ＳＣ０´に含まれる複数の半導体柱１２０のうち、Ｘ方向の一方側から数えて偶数番目に設けられた半導体柱１２０の中心位置と、半導体柱列ＳＣ１のＹ方向における中心位置と、の間のＹ方向における距離を、距離ｄ３として示している。距離ｄ３は、距離ｄ１よりも大きい。距離ｄ３と距離ｄ１との差分は、例えば、ピッチｃの１／８倍以上（ピッチａの√３／１６倍以上）であっても良く、ピッチｃの１／４倍未満（ピッチａの√３／８倍未満）であっても良い。
半導体柱列ＳＣ２３´は、半導体柱列ＳＣ０´と同様に構成されている。
ここで、半導体柱列ＳＣ０に含まれる複数の半導体柱１２０の中心位置の間の距離は、上述したピッチａである。一方、半導体柱列ＳＣ０´に含まれる複数の半導体柱１２０の中心位置の間の距離は、上述したピッチａよりも大きい。従って、半導体柱列ＳＣ０´に対応する上記第１の経路があるタイミングで閉塞する確率は、半導体柱列ＳＣ０に対応する上記第１の経路がこのタイミングで閉塞する確率よりも低い。同様に、半導体柱列ＳＣ２３´に対応する上記第１の経路があるタイミングで閉塞する確率は、半導体柱列ＳＣ２３に対応する上記第１の経路がこのタイミングで閉塞する確率よりも低い。
従って、第４実施形態に係る半導体記憶装置においては、半導体柱列ＳＣ４～ＳＣ１９に対応するゲート絶縁膜１３０の外周面における導電層１１０の厚みがある程度以上の大きさとなるまで、導電層１１０に対応する空間と溝ＳＴＡとの間の６フッ化タングステン（ＷＦ６）等の経路が閉塞してしまうことを抑制可能である。これにより、空隙Ｖの容積を小さくして、上述の様な絶縁不良の発生を抑制することが可能である。
また、距離ｄ３と距離ｄ１との差分を大きくすると、導電層１１０のブロック間絶縁層ＳＴ側の側面から、半導体柱列ＳＣ０´に含まれる一部の半導体柱１２０（Ｘ方向の一方側から数えて奇数番目に設けられた半導体柱１２０）までの距離が、比較的大きくなってしまう場合がある。この様な場合、図１１及び図１２を参照して説明した工程において犠牲層１１０Ａを除去すると、絶縁層１０１が、片持ち梁状態となるブロック間絶縁層ＳＴ側の端部において、撓んでしまうおそれがある。これを抑制するためには、上述の通り、距離ｄ３と距離ｄ１との差分を、ピッチｃの１／４倍未満（ピッチａの√３／８倍未満）としても良い。これにより、絶縁層１０１の撓みを抑制可能である。
尚、図１９には、第２実施形態に係るメモリブロックＢＬＫ２（図１７）において、半導体柱列ＳＣ０，ＳＣ２３のかわりに、半導体柱列ＳＣ０´，ＳＣ２３´を設ける例について説明した。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、第１実施形態に係るメモリブロックＢＬＫ、第３実施形態に係るメモリブロックＢＬＫ３、又は、これらの変形例において、半導体柱列ＳＣ０，ＳＣ２３のかわりに、半導体柱列ＳＣ０´，ＳＣ２３´を設けることも可能である。
［第５実施形態］
次に、図２０を参照して、第５実施形態に係る半導体記憶装置について説明する。図２０は、第５実施形態に係る半導体記憶装置について説明するための模式的な平面図である。
第５実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、メモリブロックＢＬＫのかわりに、メモリブロックＢＬＫ５を備える。メモリブロックＢＬＫ５は、基本的にはメモリブロックＢＬＫと同様に構成されている。
ただし、メモリブロックＢＬＫ５は、ストリングユニット間絶縁層ＳＨＥとオーバーラップし、実効的なメモリストリングＭＳにおけるチャネル領域としては機能しない半導体柱列ＳＣ４，ＳＣ９，ＳＣ１４，ＳＣ１９が省略されている。また、メモリブロックＢＬＫ５においては、１４個の半導体柱列ＳＣ３，ＳＣ５～ＳＣ８，ＳＣ１０～ＳＣ１３，ＳＣ１５～ＳＣ１８，ＳＣ２０が、Ｙ方向に連続してピッチｂで並んでいる。尚、半導体柱列ＳＣ３，ＳＣ５，ＳＣ８，ＳＣ１０，ＳＣ１３，ＳＣ１５，ＳＣ１８，ＳＣ２０に対応するゲート絶縁膜１３０の外周面は、ドレイン側選択ゲート線ＳＧＤとして機能する導電層１１０に対向する位置において、一部がストリングユニット間絶縁層ＳＨＥに接していても良いし、全周にわたって導電層に覆われていても良い。
図２０に示す様な構造においては、半導体柱列ＳＣ０，ＳＣ１，ＳＣ２２，ＳＣ２３を、第１実施形態（図３）と同様に配置しても良いし、第２実施形態（図１７）と同様に配置しても良い。また、いずれの場合であっても、半導体柱列ＳＣ０，ＳＣ２３のかわりに、半導体柱列ＳＣ０´，ＳＣ２３´（図１９）を設けても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣＡ…メモリセルアレイ、ＢＬＫ…メモリブロック、ＳＵ…ストリングユニット、ＳＣ０～ＳＣ２３…半導体柱列、ＢＬ…ビット線、１１０…導電層、１２０…半導体柱、１３０…ゲート絶縁膜。

Claims (5)

  1. 第１方向に延伸する第１導電層と、
    前記第１方向に延伸し、前記第１方向と交差する第２方向に前記第１導電層と並ぶ第２導電層と、
    前記第２方向に並ぶ複数の第１半導体柱列と、
    前記第２方向に並ぶ複数の第２半導体柱列と
    を備え、
    前記複数の第１半導体柱列は、それぞれ、前記第１方向に並ぶ複数の第１半導体柱を備え、
    前記複数の第１半導体柱は、それぞれ、前記第１導電層と対向し、
    前記複数の第２半導体柱列は、それぞれ、前記第１方向に並ぶ複数の第２半導体柱を備え、
    前記複数の第２半導体柱は、それぞれ、前記第２導電層と対向し、
    前記第１方向及び前記第２方向に延伸し、前記第１導電層及び前記第２導電層を含む断面を第１断面とし、
    前記第１方向に隣り合う２つの前記第１半導体柱の前記第１断面における中心位置間の前記第１方向における距離を第１隣接距離とすると、
    前記複数の第１半導体柱列の前記第２方向におけるピッチは、前記第１隣接距離の√３／２倍以上であり、
    前記複数の第２半導体柱列の前記第２方向におけるピッチは、前記第１隣接距離の√３／２倍未満である
    半導体記憶装置。
  2. 前記第１導電層と前記第２導電層との間に設けられた第３半導体柱列をさらに備え、
    前記第３半導体柱列は、前記第１方向に並ぶ複数の第３半導体柱を備え、
    前記複数の第３半導体柱は、それぞれ、前記第１導電層と対向する領域と、前記第２導電層と対向する領域と、を備える
    請求項１記載の半導体記憶装置。
  3. 前記第１方向における位置がお互いに異なり、前記第１導電層と対向する複数の第４半導体柱をさらに備え、
    前記複数の第１半導体柱列は、前記複数の第４半導体柱と、前記複数の第２半導体柱列と、の間に設けられ、
    前記複数の第４半導体柱のうち、前記第１方向の一方側から数えて奇数番目に設けられたものの前記第２方向における位置を第１位置とし、
    前記複数の第４半導体柱のうち、前記第１方向の一方側から数えて偶数番目に設けられたものの前記第２方向における位置を第２位置とすると、
    前記第２位置は、前記第１位置と異なる
    請求項１又は２記載の半導体記憶装置。
  4. 第１方向に延伸し、前記第１方向と交差する第２方向に一端部及び他端部を備える導電層と、
    前記導電層の前記第２方向における一端部及び他端部の間に設けられ、前記第１方向における位置がお互いに異なり、前記導電層とそれぞれ対向する複数の第１半導体柱と、
    前記複数の第１半導体柱及び前記導電層の前記第２方向における一端部の間に設けられ、前記第１方向に並び、前記導電層とそれぞれ対向する複数の第２半導体柱と、
    前記複数の第２半導体柱及び前記導電層の前記第２方向における一端部の間に設けられ、前記第１方向に並び、前記導電層とそれぞれ対向する複数の第３半導体柱と
    を備え、
    前記複数の第１半導体柱のうち、前記第１方向の一方側から数えて奇数番目に設けられたものの前記第２方向における位置を第１位置とし、
    前記複数の第１半導体柱のうち、前記第１方向の一方側から数えて偶数番目に設けられたものの前記第２方向における位置を第２位置とし、
    前記複数の第２半導体柱の前記第２方向における位置を第３位置とし、
    前記複数の第３半導体柱の前記第２方向における位置を第４位置とし、
    前記第３位置と前記第４位置との距離を第１距離とし、
    前記第１位置と前記第３位置との距離を第２距離とし、
    前記第２位置と前記第３位置との距離を第３距離とすると、
    前記第２距離は前記第１距離よりも大きく、
    前記第３距離は前記第１距離よりも大きく、
    前記第３距離は前記第２距離よりも大きい
    半導体記憶装置。
  5. 前記第１方向及び前記第２方向に延伸し、前記導電層を含む断面を第１断面とし、
    前記第１方向に隣り合う２つの前記第２半導体柱の前記第１断面における中心位置間の前記第１方向における距離を第１隣接距離とすると、
    前記第２距離は、前記第１隣接距離の√３／２倍以上であり、
    前記第３距離は、前記第１隣接距離の√３／２倍以上である
    請求項４記載の半導体記憶装置。
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