DE69023423T2

DE69023423T2 - Masken-ROM-Herstellungsverfahren.

Info

Publication number: DE69023423T2
Application number: DE69023423T
Authority: DE
Inventors: Yasuo Naruke
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-08-18
Filing date: 1990-08-17
Publication date: 1996-04-25
Anticipated expiration: 2010-08-18
Also published as: JPH0376266A; JP2509706B2; EP0413353B1; DE69023423D1; US5002896A; EP0413353A3; EP0413353A2

Description

Die Erfindung bezieht sich auf ein Masken-ROM- Herstellungsverfahren und insbesondere auf die Verbesserung eines ROM-Implantationsschritts zum Speichern von Daten.
Üblicherweise ist ein Masken-ROM als eine Möglichkeit einer nicht flüchtigen Halbleiter-Speichervorrichtung bekannt. Das Masken-ROM ist ein Speicher, in dem Daten beispielsweise dadurch gespeichert werden können, daß Ionenverunreinigungen selektiv in den Kanalbereich eines Speicherzellentransistors implantiert werden, wobei eine Masken-Ausrichttechnik im nahmen des Herstellungsprozesses zum Einsatz kommt, damit selektiv Zellentransistoren vom Verarmungstyp gebildet werden. Beispielweise stellt das Masken-ROM eine Logikschaltung dar, z.B. eine NAND-Schaltung oder NOR- Schaltung, entsprechend der darin gespeicherten Daten.
Fig. 1 zeigt eine Querschnittsansicht einer Zelle eines Masken-ROM vom NAND-Typ. Die Speicherstruktur des in Fig. 1 gezeigten Masken-ROMs wird als zweilagige Gate- Elektrodenstruktur bezeichnet, wobei zweilagige Polysilizium- Gates benützt werden.
Wie in Fig. 1 gezeigt ist, wird ein Feldoxidfilm 102 auf der Oberfläche eines Siliziumsubstrats 100 vom P-Typ gebildet, beispielsweise als Isolierelement. In dem Isolierelementbereich werden Source-Drain-Diffusionsschichten vom N-Typ 104A und 104B gebildet. Die Diffusionsschicht 104A ist beispielsweise elektrisch mit einem niedrien Potential (GNG/VSS) gekoppelt, und die Diffusionsschicht 104B funktioniert als Bitleitung und ist beispielsweise an ein hohes Potential (VDD) gekoppelt. Die Polysilizium-Gates der ersten Schicht 108A bis 108n und die Polysilizium-Gates 110A bis 110C der zweiten Schicht werden über denjenigen Abschnitten der Substratfläche gebildet, die zwischen den Diffusionsschichten 104A und 104B liegen, zwischen denen ein Gateoxidfilm 106 gebildet ist. Die Polysilizium-Gates 108A bis 108N der ersten Schicht und die Polysilizium-Gates 110A bis 110C der zweiten Schicht dienen als Wortleitungen WL1 bis Wln. Im Kanalbereich unterhalb der Polysilizium-Gates der ersten Schicht 108A bis 108N werden Diffusionsschichten vom n-Typ (die im folgenden als Kurzbereiche bezeichnet werden) selektiv durch Ionenimplantation gebildet, um die Zelltransistoren selektiv in den Verarmungstyp umzuwandeln. Entsprechend werden unterhalb der Polysiliziumgates der zweiten Schicht 110A bis 110C Diffusionsschichten 114 vom n- Typ selektiv durch Ionenimplantation gebildet (die als Kurzbereiche bezeichnet werden), damit die Zelltransistoren selektiv in den Verarmungstyp umgewandelt werden.
Der Ionenimplantationsschritt zum selektiven Umwandeln der Zelltransistoren in den Verarmungstyp wird allgemein als ROM- Implantationsschritt bezeichnet, und in dieser Beschreibung wird er als ROM-Implantationsschritt oder einfach als ROM- Implantation bezeichnet.
Die Implantationsdichte der Halbleitervorrichtung und der Halbleiterspeichervorrichtung wird fortlaufend weiter erhöht und die Größe der Transistoren und dergleichen nimmt tendentiell ab. Selbstverständlich hat die Integrationsdichte des Masken-ROM erheblich zugenommen, und eine Reduzierung der Abmessungen der Zelltransistoren ist unbedingt erforderlich. Bei einer Zellstruktur vom Typ mit zweilagiger Gate- Elektrode, wie sie in Fig. 1 gezeigt ist, kann ein Abstand zwischen den Gates (Wortleitungen) herabgesetzt werden, und vorzugsweise wird die Integrationsdichte der Zelltransistoren angehoben, da die Gates der zweiten Schicht 110A bis 110C zwischen den Gates der ersten Schicht 108A bis 108N gebildet werden.
Jedoch ergibt sich insbesondere dann, wenn ein Kurzbereich 112 zum Umwandeln des Zelltransistors mit den Gates der ersten Schicht 108A bis 108N in den Verarmungstyp gebildet wird, ein Problem im Hinblick auf das Erzielen einer hohen Integrationsdichte, wie nachfolgend erläutert wird.
Da der Kurzbereich 112 unterhalb der Gates der ersten Schicht 108A bis 108N gebildet wird, muß die ROM-Implantation zum Bilden des Kurzbereichs 112 vor dem Bilden der Gates der ersten Schicht 108A bis 108N durchgeführt werden.
Demnach ist es erforderlich, den Kurzbereich größer als erforderlich auszubilden, damit ein ausreichend groß bemessener Masken-Ausrichtungsspielraum entsteht, so daß die Gates der ersten Schicht oberhalb des Kurzbereichs ohne Fehler gebildet werden können.
Fig. 2 zeigt eine Ansicht zum Erläutern des Problems, das der Erhöhung der Integrationsdichte entgegensteht, und zeigt einen vergrößerten Abschnitt mit den Gates der ersten und zweiten Schicht.
Wie in Fig. 2 gezeigt ist, entspricht die Länge des Kurzbereichs 112 in Richtung der Gate-Länge der Summe der Gate-Länge L1 des Gates der ersten Schicht 108 und der Masken-Ausricht-Toleranz M1, die an dessen beiden Seiten vorgesehen ist. Die Masken-Ausricht-Toleranz muß ungefähr 20 bis 30% der minimalen Lithographieabmessungen betragen, entsprechend der aktuellen Lithographie-Technologie (im Fall, der in Fig. 2 gezeigt ist, der Gate-Länge N1 des Gates der ersten Schicht 108). Soll das auszurichtende Objekt eine Diffusionsschicht wie der Kurzbereich 112 sein, so wird die in der Zeichnung gezeigte Toleranz M1 zu 40 bis 50% gewählt (wobei dieser Bereich größer als 20 bis 30% ist), da sich aufgrund von Prozeßschwankungen der Bereich aufgrund von Verunreinigungs-Diffusionsvorgängen ausdehnen kann und da sich die Abmessungen des als Maske benützten Widerstandsmusters von den vorgegebenen Abmessungen unterscheiden können.
Wie in Fig. 2 gezeigt ist, können in dem Masken-ROM die Kurzbereiche 112 zueinander benachbart in Abhängigkeit von den zu speichernden Daten gebildet werden. Demnach ist es erforderlich, die Kurzbereiche voneinander um eine gewisse Distanz zu trennen, damit keine Verarmungsschichten um die Kurzbereiche 112 entstehen, die miteinander in Kontakt treten. Der zum Trennen benützte Abstand ist in Fig. 2 mit L1 bezeichnet.
Wie sich aus der obigen Beschreibung ergibt, kann ein Abstand L2 zwischen den Gates der ersten Schicht 108 zu L2 = L1 + 2 x M1 gewählt werden. Ferner kann unter der Annahme, daß die Isolierschicht 116 zwischen dem Gate der ersten Schicht 108 und dem Gate der zweiten Schicht 110 ausreichend klein gewählt wird, L2 im wesentichen gleich entsprechend der Länge L2 des Gates der zweiten Schicht 110 gewählt werden. Dies bedeutet, daß in der Zellstruktur der Gate-Elektrode der zweiten Schicht L1 « L2 gilt.
Die Erklärung soll unter Bezug auf tatsächliche Werte konkretisiert werden.
L1 wird zu 0,7 um gewählt, und 11 wird zu 0,5 um gewählt. Die eigentliche Maskenausrichtungstoleranz M1 wird zu 40% von L1 gewählt, das heißt ungefähr 0,3 um.
Demnach beträgt die Distanz 12 zwischen den Gates der ersten Schicht ungefähr 1,1 um. Ferner wird dann, wenn 12 im wesentlichen mit L2 übereinstimmt, L2 um mehr als 50% größer als L1.
Demnach wird in einem Masken-ROM mit der Zellstruktur vom Typ mit Gate-Elektroden in zwei Schichten die Distanz 12 zwischen den Gates der ersten Schicht größer, aufgrund des zugrundeliegenden Herstellungsverfahrens, so daß es schwierig ist, die Integrationsdichte anzuheben.
Eine der Erfindung zugrundeliegende Aufgabe besteht in der Schaffung eines Masken-ROM-Herstellungsverfahrens, bei dem sich eine höhere Integrationsdichte erreichen läßt.
Im Patent Abstracts of Japan, Vol. 10, Nr. 24 (E-377)/2081/ & JP-A-60 182 763, ist die Herstellung eines Chips mit reduzierter Fläche offenbart, wobei die Verbindung zwischen einem Kurzschlußleiter und der Source-Drain-Elektrode eines kurzgeschlossenen FET über ein Kontaktloch erreicht wird, das unter Einsatz einer Gate-Leitung und einer Feldisolationsschicht gebildet wird.
In Patent Abstracts of Japan, Vol. 10, Nr. 352, (E-438)/2408/ & JP-A-61 152 060, ist die Herstellung eines Doppelschicht- Gate-Elements offenbart, das einem Masken-ROM-Element entspricht, bei dem ein Eintrag durchzuführen ist, wobei ein metallisches Silizid-Gate mit Einlagenaufbau zum Auslesen der Daten benützt wird, in dem das Gate der zweiten Schicht mit einem Laser- oder Elektronenstrahl unter gleichzeitiger Erwärmung bestrahlt wird.
Entsprechend der Erfindung wird ein Masken-ROM- Herstellungsverfahren geschaffen, das gekennzeichnet ist durch Die Schritte:
einen Schritt (a) zum Bilden einer ersten leitenden Schicht über eine erste Isolationsschicht auf einem Halbleitersubstrat von einem ersten leitenden Typ,
einen Schritt (b) zum Bilden einer ersten Materialschicht als Oxidationsbarriere auf der ersten leitenden Schicht,
einen Schritt (c) zum Bilden einer Polysiliziumschicht auf der ersten Materialschicht,
einen Schritt (d) zum Strukturieren der Polysiliziumschicht,
einen Schritt (e) zum Erhöhen des Volumens der Polysiliziumschicht durch Oxidation;
einen Schritt (f) zum Strukturieren der ersten Materialschicht, wobei die oxidierte Polysiliziumschicht als Maske dient, wodurch erste Fenster in der ersten Materialschicht zum Dotieren von Verunreinigungen entstehen,
einen Schritt (g) zum selektiven Dotieren von Verunreinigungen von einem zweiten Leitungstyp durch die ersten Fenster zum Dotieren von Verunreinigungen in das Substrat durch die erste leitende Schicht, wodurch erste dotierte Bereiche entstehen,
einen Schritt (h) zum Oxidieren der Fläche der ersten leitenden Schicht, wobei die strukturierte erste Materialschicht als Maske dient, damit selektiv ein Oxidbereich auf der Fläche der ersten leitenden Schicht entsteht,
einen Schritt (i) zum Strukturieren der ersten leitenden Schicht mit dem Oxidbereich als Maske zum Bilden der Gates der ersten Schicht und zum Bilden zweiter Fenster zum Dotieren von Verunreinigungen in der ersten leitenden Schicht,
einen Schritt (j) zum selektiven Dotieren von Verunreinigungen in die zweite leitende Schicht durch die zweiten Fenster zum Dotieren von Verunreinigungen in das Substrat, wodurch zweite dotierte Bereiche entstehen,
einen Schritt (k) zum Bilden einer zweiten leitenden Schicht über einer zweiten Isolationsschicht, die auf den Gates der ersten Schicht und auf dem Substrat gebildet ist, und
einen Schritt (l) zum Strukturieren der zweiten leitenden Schicht zum Bilden der Gates der zweiten Schicht auf dem Substrat.
Entsprechend dem Masken-ROM-Herstellungsverfahren mit den obigen Schritten wird das erste Verunreinigungs- Dotierungsfenster gebildet, in dem die erste Materialschicht mit dem Polysiliziumfilm, dessen Volumen im Schritt (f) erhöht wird, als Maske strukturiert wird. Anschließend wird die Verunreinigung vom zweiten Leitungstyp, also die Verunreinigung zum Umwandeln des Zelltransistors in den Verarmungstyp, durch das erste Verunreinigungs- Dotierungsfenster in das Substrat durch die erste leitende Schicht dotiert. Anschließend wird das Material der Fläche der ersten leitenden Schicht selektiv verändert, wobei die in dem Schritt (h) strukturierte erste Materialschicht als Maske eingesetzt wird, um einen Bereich mit verändertem Material auf der Fläche der ersten leitenden Schicht zu bilden, und dann wird die erste leitende Schicht entsprechend der Bereiche mit verändertem Material als Maske strukturiert, damit die Gates der ersten Schicht in dem Schritt (i) gebildet werden.
Wie oben beschrieben, kann die Bildung der Bereiche mit verändertem Material, die als Maske zum Strukturieren der Gates der ersten Schicht benutzt werden, und die Dotierung mit Verunreinigungen zum Umwandeln des Zelltransistors mit dem Gate der ersten Schicht in dem Verarmungstyp dadurch bewirkt werden, daß die erste Materialschicht dasselbe Muster wie die Maske aufweist. Demnach kann der Kurzbereich, der unterhalb des Gatesder ersten Schicht liegt, und zum Umwandeln des Zelltransistors in den Verarmungstyp dient, gebildet werden, ohne daß eine Masken-Ausricht-Toleranz für das Gate der ersten Schicht erforderlich ist.
Ein vollständigeres Verständnis der Erfindung ergibt sich aus der nachfolgenden detaillierten Beschreibung im Zusammenhang mit der beiliegenden Zeichnung; es zeigen:
Fig. 1 eine Querschnittsansicht einer Zelle eines Masken- ROMS vom NAND-Typ mit einer Zweilagen-Gate- Elektrodenstruktur;
Fig. 2 eine Ansicht zum Erläutern eines Problems bei der Erhöhung der Integrationsdichte des gebräuchlichen Masken-ROMs;
Fig. 3 eine Draufsicht einer Zelle eines Masken-ROMs vom NAND-Typ, die entsprechend einem Herstellungsverfahren einer Ausführungsform dieser Erfindung hergestellt wurde;
Fig. 4 eine Querschnittsansicht entlang der Linie 4-4 in Fig. 3;
Fig. 5 eine vergrößerte Ansicht eines Teils mit Gate der ersten und zweiten Schicht eines Masken-ROMS, das mit einem Herstellungsverfahren entsprechend einer Ausführungsform dieser Erfindung hergestellt wurde;
Fig. 6A bis 6P Querschnittsansichten zum Zeigen vergrößerter Abschnitte des in Fig. 4 gezeigten Masken-ROMS, die jeweils die Gates der ersten und zweiten Schicht enthalten, entsprechend der Abfolge des Herstellungsprozesses;
Fig. 7A eine Querschnittsansicht zum Zeigen eines Falls, bei dem ein Fotoresist in einer abweichenden Position in einem in Fig. 6O gezeigten Schritt gebildet wird;
Fig. 7B eine Querschnittsansicht einer Struktur, die sich nach dem Durchführen eines Ätzprozesses zum Erzeugen der in Fig. 7A gezeigten Struktur ergibt;
Fig. 8A eine Querschnittsansicht zum Zeigen einer ersten Modifikation der Ausführungsform dieser Erfindung, entsprechend der Fig. 6M;
Fig. 8B eine Querschnittsansicht zum Zeigen einer ersten Modifikation der Ausführungsform dieser Erfindung, entsprechend der Fig. 7M; und
Fig. 9 eine Querschnittsansicht zum Darstellen einer zweiten Modifikation der Ausführungsform dieser Erfindung, entsprechend der Fig. 4.
Nun soll eine Ausführungsform dieser Erfindung unter Bezugnahme auf die beiliegende Zeichnung erläutert werden.
Fig. 3 zeigt eine Draufsicht einer Zelle eines Masken-ROMs vom NAND-Typ, das durch ein Herstellungsverfahren entsprechend einer Ausführungsform dieser Erfindung hergestellt wurde, und Fig. 4 zeigt eine Querschnittsansicht entsprechend der Linie 4-4 von Fig. 3.
Wie in Fig. 3 und Fig. 4 gezeigt ist, entspricht die Zellstruktur eines Masken-ROMS, das mit einem Herstellungsverfahren entsprechend einer Ausführungsform dieser Erfindung hergestellt wurde, im wesentlichen der Zellstruktur vom Typ mit Zweischicht-Gate-Elektrode. Beispielsweise wird eine Feldoxidschicht 12 auf der Oberfläche eines Siliziumsubstrats vom p-Typ 10 für die Isolation des Elements gebildet. In dem isolierten Elementbereich werden Sourde/Drain-Diffusionsschichten 14A und 14B vom n-Typ gebildet. Die Diffusionsschith 14A ist beispielsweise mit einem niedrigen Potential (GND/VSS) gekoppelt und die Diffusionsschicht 148 funktioniert als Bitleitung und ist beispielsweise elektrisch an ein hohes Potential (VDD) gekoppelt. Polysilizium-Gates der ersten Schicht 18A bis 18N und Polysilizium-Gates der zweiten Schicht 20A bis 20C werden über denjenigen Abschnitt der Substratfläche gebildet, die zwischen den Diffusionsschichten 104A und 104B liegt, wobei zwischen diesen ein Gate-Oxidfilm 16 angeordnet ist. Die Polysilizium-Gates der ersten Schicht 18A bis 18M und die Polysilizium-Gates der zweiten Schicht 20A bis 20C dienen als Wortleitungen WL1 bis Wln. In dem Kanalbereich unterhalb der Polysilizium-Gates der ersten Schicht 18A bis 18N werden selektiv Kurzbereiche 22 vom n-Typ durch Ionenimplantation gebildet, um selektiv einige der Zelltransistoren in einen Verarmungstyp umzuwandeln. Entsprechend werden in dem Kanalbereich unterhalb des Polysilizium-Gates der zweiten Schicht 20A bis 20C Kurzbereiche 24 vom n-Typ selektiv durch Ionenimplantation gebildet, um einige der Zelltransistoren in den Verarmungstyp umzuwandeln.
Fig. 5 zeigt ein Diagramm entsprechend einem vergrößerten Abschnitt mit den Gates der ersten und zweiten Schicht eines Masken-ROMS, das entsprechend einem Herstellungsverfahren gemäß einer Ausführungsform dieser Erfindung hergestellt wurde.
Wie in Fig. 5 gezeigt ist, stimmt die Länge des Kurzbereichs 22 in Richtung der Gate-Länge mit der Summe der Gate-Länge L1 des Gates der ersten Schicht 18 und den Abmessungen D1 überein, wobei die Abmessungen D1 durch Diffusion des Kurzbereichs in die rechte und linke Richtung festgelegt wird. Die Abmessungen aufgrund der Diffusion betragen ungefähr 0,1 um. Ein Abstand l1 wird so gewählt, daß ein Kontakt der Verarmungsschichten am Rand des Kurzbereichs l2 vermieden wird.
Eine Distanz l2 zwischen dem Gate der ersten Schicht wird entsprechend l2 = l1 + 2 x D1 gewählt. Weiter kann eine Isolierschicht 26 zwischen dem Gate der ersten Schicht 18 und dem Gate der zweiten Schicht 20 entsprechend der Ausführungsform dieser Erfindung im Rahmen des Herstellungsverfahrens ausreichend dünn gemacht werden, und 12 stimmt im wesentlichen mit der Länge L2 des Gates der zweiten Schicht 20 überein.
Die Erläuterung wird durch Angabe tatsächlicher Werte konkretisiert.
L1 wird zu 0,7 um gewählt, und l1 wird zu 0,5 um gewählt.
Es wird angenommen, daß die Abmessung der Diffusion D1 0,1 um beträgt.
Demnach beträgt die Distanz l2 zwischen den Gates der ersten Schicht ungefähr 0,7 um. Da ferner 12 im wesentlichen mit L2 übereinstimmt, stimmt L2 näherungsweise mit L1 überein.
Im folgenden soll ein Verfahren zum Herstellen des Masken- ROMs entsprechend einer Ausführungsform dieser Erfindung unter Bezug auf die Fig. 6A bis 6P erläutert werden.
Die Fig. 6A bis 6P zeigt Querschnittsansichten mit vergrößerten Abschnitten des in Fig. 4 gezeigten Masken-ROMs mit Gates der ersten und zweiten Schicht entsprechend der Abfolge der Herstellungsprozesses.
Zunächst wird, wie in Fig. 6A gezeigt ist, eine Feldoxidschicht (nicht gezeigt, jedoch ist diese in Fig. 4 mit dem Bezugszeichen 12 gekennzeichnet) auf dem Siliziumsubstrat vom p-Typ gebildet. Anschließend wird eine erste Siliziumoxidschicht 30 zum Bilden einer Gate- Oxidschicht auf dem Gate der ersten Schicht mit einer Dicke von ungefähr 150 Å (1 Å = 10-¹&sup0; m) auf der Fläche des isolierten Elementbereichs gebildet, beispielsweise durch ein thermisches Oxidationsverfahren. Hiernach wird eine erste Polysiliziumschicht 32 zum Bilden der Gates der ersten Schicht mit einer Dicke von ungefähr 4000 Å auf der gesamten Fläche der Halbleiterstruktur beispielsweise durch ein CVD- Verfahren gebildet. Anschließend wird Phosphor in die erste Polysiliziumschicht 32 unter Gebrauch von beispielsweise POCl&sub3; diffundiert, um dieselbe leitend zu machen (n-Typ). Dann wird eine zweite Siliziumoxidschicht 34 mit einer Dicke von ungefähr 200 Å auf der freiliegenden Fläche der Polysiliziumschicht 32 gebildet, beispielsweise durch ein thermisches Oxidationsverfahren. Hiernach wird eine Siliziumnitridschicht 36 mit einer Dicke von ungefähr 1500 Å auf der gesamten Fläche der Halbleiterstruktur, beispielsweise durch ein CVD-Verfahren, gebildet. In diesem Fall wird die zweite Oxidschicht 34, die zwischen der Silizium-Nitridschicht 36 und der Polysiliziumschicht 32 als Zwischenschicht benützt, damit eine Trennung der Siliziumnitridschicht 36 von der Polysiliziumschicht 32 einfach möglich ist. Anschließend wird ein zweiter Polysiliziumfilm 38 mit einer Dicke von ungefähr 2000 Å auf der gesamten Fläche der Halbleiterstruktur, beispielsweise unter Einsatz eines CVD-Verfahrens, gebildet.
Hiernach wird, wie in Fig. 6B gezeigt ist, ein Fotoresist 40 durch Beschichten der gesamten Fläche der Halbleiterstruktur gebildet, und Öffnungen 42 werden in dem Fotoresist 40 durch eine Fotoätztechnik erzeugt. Die Öffnungen 42 entsprechen ihrer Position nach den zu bildenden Gates der ersten Schicht. Die Öffnungsgröße R1 der Öffnung 42 kann die mit der Fotoätztechnik minimal erzielbare Abmessung sein. Entsprechend kann die Strukturgröße r1 des Fotoresists 40 die minimal mit der Fotoätztechnik erzielbare Größe sein.
Anschließend wird, wie in Fig. 6C gezeigt ist, die Polysiliziumschicht 38 selektiv, beispielsweise durch ein RIE-Verfahren, geätzt, wobei der Fotoresist 40 als eine Maske zum Formen der Öffnungen 44 mit einer Öffnungsgröße R2 benützt wird. Hiernach wird der Fotoresist 40 entfernt.
Zu diesem Zeitpunkt wird die Strukturgröße r2 der Polysiliziumschicht 38 so gewählt, daß sie ungefähr mit r1 übereinstimmt. Ferner ist die Öffnungsgröße R2 der Öffnung 44 ungefähr gleich der Größe R1.
Anschließend wird, wie in Fig. 6G gezeigt ist, die Polysiliziumschicht 38, die sich oberhalb der Siliziumnitridschicht 36 befindet, selektiv und thermisch oxidiert, wobei die Siliziumnitridschicht 36 als Oxidationsbarriere benützt wird, um dieselbe in eine Siliziumoxidschicht umzuwandeln. Bei der Umwandlung der Polysiliziumschicht 38 in die Siliziumoxidschicht 46 erhöht sich das Volumen der Polysiliziumschicht 38. Im Ergebnis wird die Strukturgröße r3 der Siliziumoxidschicht 46 größer als r2, und die Öffnungsgröße R3 der Öffnung 44 wird kleiner als die Größe R1.
Anschließend wird, wie in Fig. 6E gezeigt ist, die Siliziumnitridschicht 36 selektiv, beispielsweise durch ein RIE-Verfahren, geätzt, wobei die Siliziumoxidschicht 46 als Maske zum Bilden der Öffnungen 48 mit der Öffnungsgröße R4 genützt wird. Die Öffnung 48 wird als Fenster für die lonenimplantation der Verunreinigungen zum Bilden eines Kurzbereichs unterhalb des Gates der ersten Schicht benützt.
Anschließend wird, wie in Fig. 6F gezeigt ist, ein Fotoresist 50 auf die gesamte Fläche der Halbleiterstruktur aufgebracht, und Öffnungen 52 werden durch eine Fotoätztechnik in dem Fotoresist gebildet. Die Öffnungen 52 werden selektiv entsprechend den zu speichernden Daten gebildet. Dies bedeutet, daß die Öffnung 52 an einer Stelle gebildet wird, an der ein Zelltransistor mit dem Gate der ersten Schicht, der in den Verarmungstyp umgewandelt wird, zu bilden ist. Da das Fenster für die Ionenimplantation (Öffnung 48) bereits gebildet ist, kann die Öffnung 52 durch einfaches Aussetzen des für die Ionenimplantation genützten Fensters gebildet werden. Dies bedeutet, daß der Fotoresist 50 gebildet werden kann, um das Fenster (Öffnung 48) zu bedecken, das nicht für die Ionenimplantation benützt wird, und die Öffnungsgröße R5 der Öffnung 52 kann größer als die Öffnung R4 der Öffnung 48 gewählt werden. Anschließend werden beispielsweise Phosphorionen 54, die Verunreinigungen von n-Typ darstellen, in das Substrat vom p-Typ durch die Polysiliziumschicht 32 und dergleichen ionenimplantiert, wobei der Fotoresistor und dergleichen als Maske benützt werden (erste ROM- Implantation).
In der Zeichnung kennzeichnet das Bezugszeichen 56 einen dotierten Bereich des Substrats 10, in den Phosphorionen 54 dotiert werden.
Anschließend wird, wie in Fig. 6D gezeigt wird, der Fotoresist 50 und die Siliziumoxidschicht 46 entfernt.
Dann wird, wie in Fig. 6H gezeigt ist, die freiliegende Fläche der Polysiliziumschicht 32 selektiv und thermisch oxidiert, damit eine Siliziumoxidschicht 58 mit einer Dicke von ungefähr 1000 Å entsteht, wobei die Siliziumnitridschicht 36 als Oxidationsbarriere dient.
Nachdem dies erfolgt ist, wird, wie in Fig. 61 gezeigt ist, die Siliziumnitridschicht 58 und die Siliziumoxidschicht 34 entfernt.
Anschließend wird, wie in Fig. 6J gezeigt ist, die Polysiliziumschicht 32 selektiv beispielsweise mit einem RIE- Verfahren geätzt, damit eine Struktur entsprechend der Gates der ersten Schicht 18 entsteht, wobei die Siliziumoxidschicht 58 als Maske benützt wird. Eine Öffnung 60 mit der Gate-zu- Gate-Größe R6 wird zwischen den Gates der ersten Schicht 18 gebildet. Die Gate-zu-Gate-Größe R6 stimmt ungefähr mit der Größe r2 der Siliziumnitridschicht 36 überein (die Größe r2 ist kleiner als die Größe r3 der Siliziumoxidschicht 46), da sich die Abschrägung 62 als Ergebnis des in Fig. 6H gezeigten Schrittes erstreckt.
Anschließend wird, wie in Fig. 6K gezeigt ist, ein Fotoresist 64 durch Beschichten der gesamten Fläche der Halbleiterstruktur gebildet, und durch eine Fotoätztechnik werden Öffnungen 66 in dem Fotoresist 64 gebildet. Wie die in Fig. 6F gezeigte Öffnung 52 wird auch die Öffnung 66 selektiv entsprechend den zu speichernden Daten gebildet. Die Öffnung 66 wird an einer Stelle gebildet, die einem Zelltransistor mit einem Gate der zweiten Schicht entspricht, der in den Verarmungstyp umgewandelt wird. Da das Fenster für die Ionenimplantation (Öffnung 60) bereits gebildet ist, kann die Öffnung 66 in einfacher Weise durch Aussetzung des für die lonenimplantation genützten Fensters erzeugt werden. Demnach kann der Fotoresist 64 nur dazu benutzt werden, das Fenster (Öffnung 60) zu bedecken oder abzuschließen, das nicht für die Ionenimplantation benützt wird, und die Öffnungsgröße R7 der Öffnung 66 kann so gewählt werden, daß sie größer als die Öffnungsgröße R6 der Öffnung 60 ist. Anschließend werden beispielsweise Arsenionen 68 als Verunreingung vom n-Typ in das Substrat vom p-Typ 10 ionenimplantiert, wobei der Fotoresist 64 und dergleichen als Maske benützt werden (zweite ROM-Implantation).
In der Zeichnung bezeichnet ein Bezugszeichen 70 einen dotierten Bereich des Substrats 10, in den Arsenionen 68 eindotiert sind.
Anschließend wird, wie in Fig. 6L gezeigt ist, der Fotoresist 64 entfernt.
Dann wird, wie in Fig. 6M gezeigt ist, die Siliziumoxidschicht 58 und die Siliziumoxidschicht 30 entfernt. Zu diesem Zeitpunkt wird die Siliziumoxidschicht 30 entfernt, wobei das Gate der ersten Schicht 18 als Maske benützt wird. Im Ergebnis bleibt der Teil der Siliziumoxidschicht 30, der direkt unterhalb der Gates der ersten Schicht 18 liegt, zurück und wird als Gateoxidfilm 16 benützt.
Hiernach wird, wie in Fig. 6N gezeigt ist, eine Siliziumoxidschicht auf den freiliegenden Bereichen des Substrats 10 und auf dem Gate der ersten Schicht 18, beispielsweise durch thermisches Oxidationsverfahren, gebildet. Diese thermische Oxidation wird so durchgeführt, daß die auf dem freiliegenden Substrat gebildete Siliziumoxidschicht 72 eine Dicke von ungefähr 150 Å aufweist. Da die auf der Fläche des Substrats 10 gebildete Siliziumoxidschicht als Gate-Oxidschicht des Gates der zweiten Schicht benützt wird, ist dieser ein Bezugszeichen 16 in der Zeichnung zugeordnet. Anschließend wird eine dritte Polysiliziumschicht 74, die zum Bilden des Gates der zweiten Schicht benützt wird, mit einer Dicke von ungefähr 4000 Å auf der gesamten Fläche der Halbleiterstruktur beispielsweise durch ein CVD-Verfahren gebildet. Hiernach wird Phosphor in die dritte Polysiliziumschicht 72, beispielsweise unter Gebrauch von POCl&sub3; diffundiert, um dieses leitend zu machen (n-Typ).
Anschließend wird, wie in Fig. 6O gezeigt ist, ein Fotoresist 76 durch Beschichten der gesamten Fläche der Halbleiterstruktur gebildet, und Öffnungen 78 werden in den Fotoresist 76 durch eine Fotoätztechnik gebildet. Das Muster des Fotoresist 76 mit den darin gebildeten Öffnungen 78 entspricht einem Muster zum Bilden des Gates der zweiten Schicht. Die Öffnungsgröße R7 der Öffnung 78 kann die minimal mit Hilfe der Fotoätztechnik erzielbare Größe sein. Entsprechend kann die Strukturgröße r4 des Fotoresist 76 die minimal mit Hilfe der Fotoätztechnik erzielbare Größe sein.
Anschließend wird, wie in Fig. 6P gezeigt ist, die Polysiliziumschicht 74 selektiv beispielsweise mit einem RIE- Verfahren geätzt, damit ein Muster entsprechend dem Gate der zweiten Schicht 20 entsteht, wobei der Fotoresist 76 als Maske benützt wird. Anschließend wird beispielsweise eine Wärmebehandlung durchgeführt, damit die Phosphor- und Arsenionen in den dotierten Bereichen 56 und 70 des Substrats 10 aktiviert weren, um die Kurzbereiche 22 und 24 vom n-Typ zu bilden.
Demnach wird, obgleich in der Zeichnung nicht gezeigt, eine Zwischenschicht-Isolationsschicht gebildet, sowie eine Vor- Verdrahtungsschicht und eine Schutzschicht zum Vervollständigen des Masken-ROMS, das entsprechend dem Herstellungsverfahren gemäß einer Ausführungsform dieser Erfindung hergestellt wurde.
Ensprechend dem oben beschriebenen Herstellungsverfahren stimmt die in der Siliziumnitridschicht 36 gebildete Öffnung 48 im wesentlichen mit dem Muster des Gates der ersten Schicht 18 überein. Der Kurzbereich 22 zum Umwandeln des Zelltransistors des Gates der ersten Schicht in den Verarmungstyp kann unter Selbstjustierung mit der die Öffnung 48 enthaltenden Siliziuntnitridschicht 36 gebildet werden. Ferner kann der Kurzbereich 24 zum Umwandeln des Zelltransistors des Gates der zweiten Schicht in den Verarmungstyp in Selbstjustierung mit dem Muster des Gates der ersten Schicht gebildet werden. Im Ergebnis ist es nicht erforderlich, eine Masken-Justierungstoleranz zum Bilden der Kurzbereiche 22 und 24 vorzusehen.
Demnach kann ein Masken-ROM hergestellt werden, bei dem ein Abstand 12 zwischen den Gates der ersten Schicht, wie in Fig. 5 gezeigt ist, klein ausgebildet ist, und das sich für eine Herstellung hoher Konzentrationsdichte eignet. Ferner kann aufgrund der Tatsache, daß sich der Abstand 12 verringern läßt, die Gäte-Länge L1 des Gates der ersten Schicht so festgelegt werden, daß sie im wesentlichen mit der Gate-Länge L2 des Gates der zweiten Schicht übereinstimmt.
Nun soll unter Bezug auf die Fig. 7a und 7b ein Fall erörtert werden, bei dem eine Maskenfehljustierung zu dem Zeitpunkt des Strukturierens des Gates der zweiten Schicht auftritt. Fig. 7A zeigt eine Querschnittsansicht entsprechend dem Fall, bei dem der Fotoresist in einer abweichenden Position im Rahmen des Schritts von Fig. 6O gebildet wird, und Fig. 7B zeigt eine Querschnittsansicht einer Struktur, nachdem ein Ätzprozeß für die in Fig. 7A gezeigte Struktur durchgeführt wurde. In Fig. 7A und 7B sind Abschnitte, die mit denjenigen von Fig. 6o und 6P übereinstimmen, durch dieselben Bezugszeichen gekennzeichnet, und nur voneinander abweichende Teile werden erläutert.
Nimmt man an, daß die Maskenfehljustierung beispielsweise während des Schritts von Fig. 6O auftritt und daß das Muster des Fotoresists 76 so gebildet wird, daß es teilweise einen Stufenabschnitt bedeckt, wie in Fig. 7A gezeigt ist, dann ergibt sich in dem Fall, in dem der Fotoresist 76, der teilweise den Stufenabschnitt bedeckt, als Maske zum selektiven Ätzen der Polysiliziumschicht 74 herangezogen wird, ein Muster des Gates der zweiten Schicht 20, wie es in Fig. 7B gezeigt ist.
In einem derartigen Fall wird derjenige Teil der Polysiliziumschicht 74, der auf dem Stufenabschnitt gebildet ist, dicker als der übrige Teil. Selbst in dem Fall, in dem die Maske zum, Bilden des Gates der zweiten Schicht 20 lediglich in einem geringen Umfang fehljustiert ist, wird nur der dickere Teil der Schicht 74 geätzt und niemals deren dünnerer Teil, der zwischen den Gates der ersten Schicht 18 gebildet ist. Demnach kann zwischen den Gates der zweiten Schicht 20 selbst dann, wenn der dickere Teil der Schicht 74 besonders stark geätzt wird, kein Versatz auftreten. Im Ergebnis wird die Ausbeute des Masken-ROMs nicht herabgesetzt.
Entsprechend der Erfindung ist es möglich, die Gates der ersten Schicht 20 so zu bilden, daß sie eine Breite aufweisen, die mit der in Fig. 6O gezeigten Öffnungsgröße R7 übereinstimmt. In diesem Fall überlappt der Fotoresist 76 den Stufenabschnitt der zweiten Polysiliziumschicht 74 selbst dann, wenn die Maske fehljustiert ist, und bei den Gates der zweiten Schicht 20 tritt kein Versatz auf.
Weiterhin sind entsprechend der Erfindung in dem Fall, in dem die Strukturgröße r1 und die Öffnungsgröße R1, die beide in Fig. 6B gezeigt sind, einen im Rahmen der Fotolithographie minimal möglichen Wert aufweisen, die Breite der Gates der ersten Schicht 18 und der Abstand zwischen zwei beliebig benachbarten Gates 18 nahezu gleich und weisen den minimalen Wert auf. Weiterhin sind dann, wenn die Strukturgröße r4 und die Öffnungsgröße R7, die beide in Fig. 6O gezeigt sind, einen im Rahmen der Fotolithographie minimal möglichen Wert aufweisen, die Breite der Gates der zweiten Schicht 20 und der Abstand zwischen zwei beliebig benachbarten Gates der ersten Schicht 18 nahezu gleich und weisen den minimalen Wert auf. Nicht nur das Muster entsprechend der Gates der ersten Schicht, sondern auch das Muster entsprechend der Gates der zweiten Schicht kann minimale Dimensionen aufweisen. Entsprechend überlappt der Fotoresist 76 den Stufenabschnitt der zweiten Polysiliziumschicht 74 selbst dann, wenn eine Fehljustierung der Maske vorliegt, und zwischen den Gates der zweiten Schicht 20 tritt kein Versatz auf.
Nachfolgend wird eine erste Modifikation der obigen Ausführungsform unter Bezug auf die Fig. 8A und 8B beschrieben.
Fig. 8A zeigt eine Querschnittsansicht entsprechend der Fig. 6M, und die Fig. 8G zeigt eine Querschnittsansicht entsprechend der Fig. 6N.
Wie in Fig. 8A gezeigt ist, ist es nicht immer erforderlich, die Siliziumoxidschicht 58 in der obigen Ausführung vollständig zu entfernen, und es ist möglich, daß die Siliziumoxidschicht 58 auf dem Gate der ersten Schicht 18 zurückbleibt. Dann wird die freiliegende Fläche des Polysilizium des Gates der ersten Schicht 18 beispielsweise einem ähnlichen Oxidationsprozeß unter Bildung der Siliziumoxidschicht 72 unterzogen. Als nächstes wird, wie in Fig. 8B gezeigt ist, eine Polysiliziumschicht 74 in der dritten Lage gebildet, die zum Erzeugen der Gates der zweiten Schicht benützt wird, und zwar auf der ganzen Fläche der Halbleiterstruktur.
Wie oben beschrieben, kann die Siliziumoxidschicht 58 auf dem Gate der ersten Schicht 18 zurückbleiben.
Als nächstes wird eine zweite Modifikation erläutert.
In der obigen Ausführungsform werden das Gate der ersten Schicht 18 und das Gate der zweiten Schicht 20 aus Polysilizium gebildet, jedoch können sie auch aus feuerfestem Metallsilizid, wie Molybdän-Silizid oder Wolfram-Silizid hergestellt werden. In diesem Fall wird anstelle der ersten Polysiliziumschicht 32 in dem in Fig. 6A gezeigten Schritt eine Silizidschicht gebildet, und in dem in Fig. 6N gezeigten Schritt kann anstelle der dritten Polysiliziumschicht 74 eine Silizidschicht gebildet werden. Weiterhin kann, wie in Fig. 9 gezeigt ist, jedes Gate der ersten Schicht 18 und jedes Gate der zweiten Schicht 20 mit einer Schichtstruktur aus einer Polysiliziumschicht 80 und einer Silizidschicht 82 gebildet werden. In diesem Fall wird in dem in Fig. 6A gezeigten Schritt die Polysiliziumschicht 80 anstelle der ersten Polysiliziumschicht 33 gebildet, und anschließend wird die Silizidschicht 82 gebildet. Ferner kann in dem in Fig. 6N gezeigten Schritt die Polysiliziumschicht 80 anstelle der dritten Polysiliziumschicht 74 gebildet werden, und dann wird die Silizidschicht 83 gebildet.
Die Fig. 9 zeigt eine Querschnittsansicht entsprechend der Fig. 4, wobei Abschnitte, die mit denjenigen in Fig. 4 übereinstimmen, mit denselben Bezugszeichen versehen sind.

Claims

1. Masken-ROM-Herstellungsverfahren, dadurch gekennzeichnet, daß es folgende Schritt enthält:

einen Schritt (a) zum Bilden einer ersten leitenden Schicht (32) über eine erste Isolationsschicht (30) auf einem Halbleitersubstrat (10) von einem ersten leitenden Typ,

einen Schritt (b) zum Bilden einer ersten Materialschicht (36) als Oxidationsbarriere auf der ersten leitenden Schicht,

einen Schritt (c) zum Bilden einer Polysiliziumschicht (38) auf der ersten Materialschicht,

einen Schritt (d) zum Strukturieren der Polysiliziumschicht (38),

einen Schritt (e) zum Erhöhen des Volumens der Polysiliziumschicht durch Oxidation;

einen Schritt (f) zum Strukturieren der ersten Materialschicht (36), wobei die oxidierte Polysiliziumschicht (46) als Maske dient, wodurch erste Fenster (48) in der ersten Materialschicht zum Dotieren von Verunreinigungen entstehen,

einen Schritt (g) zum selektiven Dotieren von Verunreinigungen (54) von einem zweiten Leitungstyp durch die ersten Fenster (48) zum Dotieren von Verunreinigungen in das Substrat (10) durch die erste leitende Schicht (32), wodurch erste dotierte Bereiche (56) entstehen,

einen Schritt (h) zum Oxidieren der Fläche der ersten leitenden Schicht (32), wobei die strukturierte erste Materialschicht (36) als Maske dient, damit selektiv ein Oxidbereich (58) auf der Fläche der ersten leitenden Schicht (32) entsteht,

einen Schritt (i) zum Strukturieren der ersten leitenden Schicht (32) mit dem Oxidbereich (58) als Maske zum Bilden der Gates der ersten Schicht (18) und zum Bilden zweiter Fenster (60) zum Dotieren von Verunreinigungen in der ersten leitenden Schicht (32),

einen Schritt (j) zum selektiven Dotieren von Verunreinigungen (68) in die zweite leitende Schicht durch die zweiten Fenster (60) zum Dotieren von Verunreinigungen in das Substrat (10), wodurch zweite dotierte Bereiche (70) entstehen,

einen Schritt (k) zum Bilden einer zweiten leitenden Schicht (74) über einer zweiten Isolationsschicht (72), die auf den Gates der ersten Schicht (18) und auf dem Substrat (10) gebildet ist, und

einen Schritt (l) zum Strukturieren der zweiten leitenden Schicht (74) zum Bilden der Gates der zweiten Schicht (20) auf dem Substrat (10).

2. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Materialschicht (36) als Siliziumnitridschicht gebildet wird.

3. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste leitende Schicht (32) aus Polysilizium gebildet wird.

4. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste leitende Schicht (32) aus Silizid gebildet wird.

5. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste leitende Schicht (32) aus einer Schichtstruktur mit Schichten aus Polysilizium und Silizid gebildet wird.

6. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite leitende Schicht (74) aus Polysilizium gebildet wird.

7. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite leitende Schicht (74) aus Silizid gebildet wird.

8. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite leitende Schicht (74) aus einer Schichtstruktur mit Schichten aus Polysilizium umd Silizid gebildet wird.

9. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (g) dadurch ausgeführt wird, daß die stukturierte erste Materialschicht (36) mit einem Fotoresist (50) beschichtet wird, damit die ersten Fenster (48) zum Dotieren von Verunreinigungen geschlossen werden, daß ferner Öffnungen (52) in den Fotoresist (50) zum Aussetzen ausgewählter erster Fenster (48) zum Dotieren von Verunreinigungen gebildet werden, und daß durch die Öffnungen (52) und die ersten Fenster (48) zum Dotieren von Verunreinigungen Verunreinigungen (54) vom zweiten Leitungstyp in das Substrat (10) dotiert werden.

10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (j) dadurch ausgeführt wird, daß die Gates der ersten Schicht (18) mit einem Fotoresist (64) beschichtet werden, damit die zweiten Fenster (60) zum Dotieren von Verunreinigungen geschlossen werden, daß ferner Öffnungen (66) in dem Fotoresist (64) zum Aussetzen ausgewählter zweiter Fenster (60) zum Dotieren von Verunreinigungen gebildet werden, und daß Verunreinigungen (68) vom zweiten Leitungstyp durch die Öffnungen (66) und die zweiten Fenster (60) zum Dotieren von Verunreinigungen in das Substrat (10) dotiert werden.

11. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß es ferner einen Schritt (m) zum Bilden einer zweiten Materialschicht (34) auf der ersten leitenden Schicht (32) enthält, wobei der Schritt (in) zwischen den Schritten (a) und (b) ausgeführt wird.

12. Herstellungsverfahren nach Anspruch 11, dadurch gekennzeichnet, daß die zweite Materialschicht (34) als Siliziumoxidschicht gebildet wird.