JPH0376266A - マスクｒｏｍの製造方法 - Google Patents
マスクｒｏｍの製造方法Info
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- JPH0376266A JPH0376266A JP1212522A JP21252289A JPH0376266A JP H0376266 A JPH0376266 A JP H0376266A JP 1212522 A JP1212522 A JP 1212522A JP 21252289 A JP21252289 A JP 21252289A JP H0376266 A JPH0376266 A JP H0376266A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は不揮発性半導体記憶装置の製造方法に関し、
特にマスクＲＯＭの製造方法に係わる。
特にマスクＲＯＭの製造方法に係わる。
（従来の技術）
不揮発性半導体記憶装置の一つとしてマスクＲＯＭが知
られている。マスクＲＯＭとは、その製造工程中に、マ
スク合わせにより選択的にイオン注入を行なって導通、
非導通のセルトランジスタを形成することで、これを記
憶データに置き換えるというものである。
られている。マスクＲＯＭとは、その製造工程中に、マ
スク合わせにより選択的にイオン注入を行なって導通、
非導通のセルトランジスタを形成することで、これを記
憶データに置き換えるというものである。
ところで、現在、半導体装置や、半導体記憶装置の高集
積化が進んでおり、当然ながら、マスクＲＯＭにおいて
も高集積化が著しく進んでいる。
積化が進んでおり、当然ながら、マスクＲＯＭにおいて
も高集積化が著しく進んでいる。
高集積化を図ったマスクＲＯＭの代表的な例を第２図に
示す。この第２図に示すマスクＲＯＭはＮＡＮＤ形のセ
ルであり、セル構造としては、いわゆる２層ゲート電極
方式と呼ばれているものである。
示す。この第２図に示すマスクＲＯＭはＮＡＮＤ形のセ
ルであり、セル構造としては、いわゆる２層ゲート電極
方式と呼ばれているものである。
第２図に示す２層ゲート電極方式セル構造のマスクＲＯ
Ｍについて説明すると、例えばｐ型半導体基板１０１に
は素子分離領域１０２が形成され、素子分離が行なわれ
ている。そして素子領域には、ｎ型であるソース拡散層
１０３と、ドレイン拡散層１０４とが形成され、これら
には、それぞれ例えば接地ＧＮＤ、およびビット線ＢＬ
が接続されている。ソース拡散層１０３とドレイン拡散
層１０４との相互間に存在するチャネル領域上には、第
１層ポリシリコン層からなる第１のゲート電極１０５
（１０５ｓ 、１０５３．１Ｏ−５ｓ ）およびボ 第１層ポリシリコン層からなる第２のゲート電極１０６
（１０６□、１０６４．１０６６ ）が形成されてい
る。これら第１、第２のゲート電極１０５．１０６は、
一つの素子領域内にｎ個存在し、ｎ個目のゲート電極を
１０６ｎとして図示する。ゲート電極１０５，１０６に
は、それぞれワード線ＷＬ１〜Ｗ Ｌ ｎが接続されい
ている。これら第１、第２のゲート電極間 １０６直下のチャネル領域には、個々のゲート電極１０
５．１０６の領域に対応して選択的にｐ型不純物がイオ
ン注入されたｐ型ショート領域１０７ （１０７□、１
０７３，１０７．）が形成されている。このｐ型ショー
ト領域１０７は、記憶されたデータに対応する。
Ｍについて説明すると、例えばｐ型半導体基板１０１に
は素子分離領域１０２が形成され、素子分離が行なわれ
ている。そして素子領域には、ｎ型であるソース拡散層
１０３と、ドレイン拡散層１０４とが形成され、これら
には、それぞれ例えば接地ＧＮＤ、およびビット線ＢＬ
が接続されている。ソース拡散層１０３とドレイン拡散
層１０４との相互間に存在するチャネル領域上には、第
１層ポリシリコン層からなる第１のゲート電極１０５
（１０５ｓ 、１０５３．１Ｏ−５ｓ ）およびボ 第１層ポリシリコン層からなる第２のゲート電極１０６
（１０６□、１０６４．１０６６ ）が形成されてい
る。これら第１、第２のゲート電極１０５．１０６は、
一つの素子領域内にｎ個存在し、ｎ個目のゲート電極を
１０６ｎとして図示する。ゲート電極１０５，１０６に
は、それぞれワード線ＷＬ１〜Ｗ Ｌ ｎが接続されい
ている。これら第１、第２のゲート電極間 １０６直下のチャネル領域には、個々のゲート電極１０
５．１０６の領域に対応して選択的にｐ型不純物がイオ
ン注入されたｐ型ショート領域１０７ （１０７□、１
０７３，１０７．）が形成されている。このｐ型ショー
ト領域１０７は、記憶されたデータに対応する。
この２層ゲート電極方式のセル構造の特徴としては、第
１層ポリシリコン層からなる第１のゲート電極１０５の
相互間に、第２層ポリシリコン層からなる第２のゲート
電極１０６を配置し、特に装置の平面方向における集積
度の向上を図った点にある。
１層ポリシリコン層からなる第１のゲート電極１０５の
相互間に、第２層ポリシリコン層からなる第２のゲート
電極１０６を配置し、特に装置の平面方向における集積
度の向上を図った点にある。
確かに構造的に見ると、平面方向の集積度向上が図られ
てはいるが、その製造方法において、平面方向における
集積度の低下を招く弊害があり、平面方向の集積度向上
という特徴が充分に生かされているとは言えなかった。
てはいるが、その製造方法において、平面方向における
集積度の低下を招く弊害があり、平面方向の集積度向上
という特徴が充分に生かされているとは言えなかった。
製造方法における集積度向上の弊害とは、以下に述べる
点である。すなわち、基板１０１内に形成されるｐ型シ
ョート領域１０７に対するイオン注入（ＲＯＭインプラ
とも言う）は、ゲート電極１０５の形成以前に、マスク
合わせにより選択的に行なう。そしてｐ型ショート領域
１０７に対してイオン注入が行なわれてから、続いて形
成された第１層ポリシリコン層を、再度マスク合わせに
よって第１ゲート電極１０５を形成する。
点である。すなわち、基板１０１内に形成されるｐ型シ
ョート領域１０７に対するイオン注入（ＲＯＭインプラ
とも言う）は、ゲート電極１０５の形成以前に、マスク
合わせにより選択的に行なう。そしてｐ型ショート領域
１０７に対してイオン注入が行なわれてから、続いて形
成された第１層ポリシリコン層を、再度マスク合わせに
よって第１ゲート電極１０５を形成する。
つまり、ｐ型ショート領域１０７と、第１ゲート電極１
０５とは、それぞれ異なるマスク合わせ工程にて形成さ
れるという点に、従来の製造方法の問題がある。
０５とは、それぞれ異なるマスク合わせ工程にて形成さ
れるという点に、従来の製造方法の問題がある。
これらのマスクのパターンの合わせは、それぞれ素子分
離領域１０２のパターンに合わせられる。
離領域１０２のパターンに合わせられる。
すなわち、互いのマスクが間接的に素子分離領域１０２
のパターンに合わせられるため、マスクの合わせズレ余
裕は大きく取る必要があり、マスクＲＯＭの平面方向に
おける集積度向上の妨げとなっている。
のパターンに合わせられるため、マスクの合わせズレ余
裕は大きく取る必要があり、マスクＲＯＭの平面方向に
おける集積度向上の妨げとなっている。
尚、現在のり気グラフィ技術では、リソグラフィの最小
寸法に対し、合わせズレ余裕は２０％以上必要とされて
いる。
寸法に対し、合わせズレ余裕は２０％以上必要とされて
いる。
（雫明が解決しようとする課題）
この発明は上記のような点に鑑みて為されたもので、不
揮発性半導体記憶装置の製造方法における集積度向上の
弊害を除し、いっそうの高集積化を可能とする不揮発性
半導体記憶装置の製造方法を提供することを目的とする
。
揮発性半導体記憶装置の製造方法における集積度向上の
弊害を除し、いっそうの高集積化を可能とする不揮発性
半導体記憶装置の製造方法を提供することを目的とする
。
［発明の構成］
（課題を解決するための手段）
この発明による不揮発性半導体記憶装置の製造方法によ
れば、 （イ）半導体基板上に第１のゲート電極となる第１の導
電膜を形成する工程と、 この第１の導電膜上に耐酸化性膜を形成する工程と、 この耐酸化性膜上に多結晶半導体膜を形成する工程と、 この多結晶半導体膜をパターニングする工程と、パター
ン形成された多結晶半導体膜を酸化し、第１の酸化膜パ
ターンを形成する工程と、この第１の酸化膜パターンを
マスクとして上記耐酸化性膜を選択的に除去する工程と
、全面に第１のホトレジストを塗布し、この第１のホト
レジストを第１のデータ書き込み用イオン注入パターン
にパターニングする工程と、パターン形成された第１の
ホトレジストパターンと、上記第１の酸化膜パターンと
をマスクとし、上記第１の多結晶半導体層を通してセル
トランジスタのチャネル領域に対して第１の不純物をイ
オン注入する工程と、 上記第１の酸化膜パターンを除去し、露出する耐酸化性
膜をマスクとして上記第１の導電膜を選択的に酸化し、
第２の酸化膜パターンを形成する工程と、 上記耐酸化性膜を除去する工程と、 第２の酸化膜パターンをマスクとして上記第１の導電膜
を選択的に除去し、第１の導体膜からなる第１のゲート
電極パターンを形成する工程と、全面に第２のホトレジ
ストを塗布し、この第２のホトレジストを第２のデータ
書き込み用イオン注入パターンにパターニングする工程
と、パターン形成された第２のホトレジストパターンと
、上記第２の酸化膜パターンとをマスクとし、セルトラ
ンジスタのチャネル領域に対して第２の、不純物をイオ
ン注入する工程と、 第２のゲート電極となる第２の導電膜を形成する工程と
、 この第２の導電膜を、パターン形成された第１のゲート
電極間に配置される第２のゲート電極パターンにパター
ニングする工程とを具備することを特徴とする。
れば、 （イ）半導体基板上に第１のゲート電極となる第１の導
電膜を形成する工程と、 この第１の導電膜上に耐酸化性膜を形成する工程と、 この耐酸化性膜上に多結晶半導体膜を形成する工程と、 この多結晶半導体膜をパターニングする工程と、パター
ン形成された多結晶半導体膜を酸化し、第１の酸化膜パ
ターンを形成する工程と、この第１の酸化膜パターンを
マスクとして上記耐酸化性膜を選択的に除去する工程と
、全面に第１のホトレジストを塗布し、この第１のホト
レジストを第１のデータ書き込み用イオン注入パターン
にパターニングする工程と、パターン形成された第１の
ホトレジストパターンと、上記第１の酸化膜パターンと
をマスクとし、上記第１の多結晶半導体層を通してセル
トランジスタのチャネル領域に対して第１の不純物をイ
オン注入する工程と、 上記第１の酸化膜パターンを除去し、露出する耐酸化性
膜をマスクとして上記第１の導電膜を選択的に酸化し、
第２の酸化膜パターンを形成する工程と、 上記耐酸化性膜を除去する工程と、 第２の酸化膜パターンをマスクとして上記第１の導電膜
を選択的に除去し、第１の導体膜からなる第１のゲート
電極パターンを形成する工程と、全面に第２のホトレジ
ストを塗布し、この第２のホトレジストを第２のデータ
書き込み用イオン注入パターンにパターニングする工程
と、パターン形成された第２のホトレジストパターンと
、上記第２の酸化膜パターンとをマスクとし、セルトラ
ンジスタのチャネル領域に対して第２の、不純物をイオ
ン注入する工程と、 第２のゲート電極となる第２の導電膜を形成する工程と
、 この第２の導電膜を、パターン形成された第１のゲート
電極間に配置される第２のゲート電極パターンにパター
ニングする工程とを具備することを特徴とする。
さらに（イ）項記載の製造方法において、（１） 上
記耐酸化性膜を形成する工程前に、第１の導体膜上に酸
化膜を形成する工程が導入されること。
記耐酸化性膜を形成する工程前に、第１の導体膜上に酸
化膜を形成する工程が導入されること。
（２） 前記第１および第２の導体膜が多結晶シリコ
ン膜と、高融点金属シリサイド膜との積層構造膜である
こと。
ン膜と、高融点金属シリサイド膜との積層構造膜である
こと。
以上２項のいずれか、あるいは双方を具備することを特
徴とする。
徴とする。
（作 用）
上記ような不揮発性半導体記憶装置の製造方法にあって
は、従来、第１のゲート電極と、ショート領域（データ
書き込み用イオン注入（ＲＯＭインプラ）パターンに対
応する）とが、異なるマスク合わせ工程で行なわれてい
た点が解決され、１回のマスク合わせ工程で、双方を形
成できるようになる。すなわち、第１の導体膜上に、耐
酸化性膜を介して形成されている多結晶半導体層をマス
ク合わせでパターニングするだけで、第１のゲート電極
と、ショート領域とが形成される。
は、従来、第１のゲート電極と、ショート領域（データ
書き込み用イオン注入（ＲＯＭインプラ）パターンに対
応する）とが、異なるマスク合わせ工程で行なわれてい
た点が解決され、１回のマスク合わせ工程で、双方を形
成できるようになる。すなわち、第１の導体膜上に、耐
酸化性膜を介して形成されている多結晶半導体層をマス
ク合わせでパターニングするだけで、第１のゲート電極
と、ショート領域とが形成される。
詳しく述べると、第１のゲート電極となる第１の導体膜
を形成し、この上に耐酸化性膜、多結晶半導体膜を順次
形成する。次いで、多結晶半導体膜をパターニングする
。このとき、マスク合わせによって行なうが、マスクに
描かれるパターンはりソグラフィの最小寸法で構わない
。
を形成し、この上に耐酸化性膜、多結晶半導体膜を順次
形成する。次いで、多結晶半導体膜をパターニングする
。このとき、マスク合わせによって行なうが、マスクに
描かれるパターンはりソグラフィの最小寸法で構わない
。
次いで、パターン形成された多結晶半導体膜を酸化し、
第１の酸化膜パターンを形成する。このとき、上記耐酸
化性膜が既に形成されており、酸化されるのは耐酸化性
膜上に存在する多結晶半導体膜だけである。
第１の酸化膜パターンを形成する。このとき、上記耐酸
化性膜が既に形成されており、酸化されるのは耐酸化性
膜上に存在する多結晶半導体膜だけである。
次いで、第１の酸化膜パターンをマスクとして耐酸化性
膜を除去する。このとき、この耐酸化性膜が選択的に除
去されることで形成される開孔部は、第１のＲＯＭイン
プラ用の、いわゆる“窓”となり、第１のＲＯＭインプ
ラを自己整合的に行なうことを可能とする。
膜を除去する。このとき、この耐酸化性膜が選択的に除
去されることで形成される開孔部は、第１のＲＯＭイン
プラ用の、いわゆる“窓”となり、第１のＲＯＭインプ
ラを自己整合的に行なうことを可能とする。
次いで、開孔された第１のＲＯＭインプラ用第１の窓を
、記憶したいデータに応じてホトレジストで選択的にマ
スクする。このとき、マスクの合わせズレ余裕は、残存
している第゛１の酸化膜パターン上に含まれるので、格
別合わせズレ余裕を取る必要はない。また、マスクに描
かれるパターンも、既にＲＯＭインプラ用窓が形成され
ているので、必ずしもリソグラフィの最小寸法にする必
要はない。
、記憶したいデータに応じてホトレジストで選択的にマ
スクする。このとき、マスクの合わせズレ余裕は、残存
している第゛１の酸化膜パターン上に含まれるので、格
別合わせズレ余裕を取る必要はない。また、マスクに描
かれるパターンも、既にＲＯＭインプラ用窓が形成され
ているので、必ずしもリソグラフィの最小寸法にする必
要はない。
次いで、第１のＲＯＭインプラを上記第１の導体膜を通
し、かつ自己整合的に行なった後、第１の酸化膜パター
ンを除去し、露出する耐酸化性膜をマスクとして第１の
導体膜を選択的に酸化し、第２の酸化膜パターンを形成
する。このとき、第２の酸化膜パターンも、選択的に残
存している耐酸化性膜により自己整合的に形成される。
し、かつ自己整合的に行なった後、第１の酸化膜パター
ンを除去し、露出する耐酸化性膜をマスクとして第１の
導体膜を選択的に酸化し、第２の酸化膜パターンを形成
する。このとき、第２の酸化膜パターンも、選択的に残
存している耐酸化性膜により自己整合的に形成される。
次いで、耐酸化性膜を除去し、露出している第２の酸化
膜パターンをマスクにして、第１の導体膜を選択的に除
去し、第１のゲート電極パターンを形成する。このとき
、第１のゲート電極をパターン形成することで形成され
る開孔部は、第２のＲＯＭインプラ用の、いわゆる“窓
”となり、第２のＲＯＭインプラを自己整合的に行なう
ことを可能とする。
膜パターンをマスクにして、第１の導体膜を選択的に除
去し、第１のゲート電極パターンを形成する。このとき
、第１のゲート電極をパターン形成することで形成され
る開孔部は、第２のＲＯＭインプラ用の、いわゆる“窓
”となり、第２のＲＯＭインプラを自己整合的に行なう
ことを可能とする。
次いで、開孔された第２のＲＯＭインプラ用第２の窓を
、記憶したいデータに応じてホトレジストで選択的にマ
スクする。このとき、マスクの合わせズレ余裕は、第１
のゲート電極パターン上に含まれので、格別合わせズレ
余裕を取る必要はない。また、マスクに描かれるパター
ンは、既にＲＯＭインプラ用窓が形成されているので、
必ずしもリングラフィの最小寸法にする必要はない。
、記憶したいデータに応じてホトレジストで選択的にマ
スクする。このとき、マスクの合わせズレ余裕は、第１
のゲート電極パターン上に含まれので、格別合わせズレ
余裕を取る必要はない。また、マスクに描かれるパター
ンは、既にＲＯＭインプラ用窓が形成されているので、
必ずしもリングラフィの最小寸法にする必要はない。
このように、上記製造方法によれば、第１のゲート電極
と、ＲＯＭインプラにより形成されるショート領域とが
、１回のマスク合わせて形成でき、いっそうの高集積化
を可能とする不揮発性半導体記憶装置の製造方法となる
。
と、ＲＯＭインプラにより形成されるショート領域とが
、１回のマスク合わせて形成でき、いっそうの高集積化
を可能とする不揮発性半導体記憶装置の製造方法となる
。
尚、上記製造方法には、記憶したいデータに応じたＲＯ
Ｍインプラ用窓に対してマスクをする工程が２回あり、
それぞれマスク合わせでパターンを決定している。しか
し、これらのマスク合わせ工程は、格別マスク合わせズ
レ余裕を取る必要がないと説明したように、平面方向の
集積度向上を妨げる要素には、はとんどなり得ないもの
である。
Ｍインプラ用窓に対してマスクをする工程が２回あり、
それぞれマスク合わせでパターンを決定している。しか
し、これらのマスク合わせ工程は、格別マスク合わせズ
レ余裕を取る必要がないと説明したように、平面方向の
集積度向上を妨げる要素には、はとんどなり得ないもの
である。
（実施例）
以下、図面を参照してこの発明の一実施例について説明
する。
する。
第１図（ａ）ないし第１図（ｉ）は、この発明の一実施
例に係わる不揮発性半導体記憶装置の製造方法を、特に
これのメモリセル部に着目して製造工程順に示した断面
図である。この製造方法によって製造されるメモリセル
は、例えば第２図に示す従来の不揮発性半導体記憶装置
のメモリセル部と類似するものであり、第１図（ａ）な
いし第１図（ｉ）の断面は、第２図中のゲート電極１０
６２および１０５．付近の断面に相当するものと考えて
良い。
例に係わる不揮発性半導体記憶装置の製造方法を、特に
これのメモリセル部に着目して製造工程順に示した断面
図である。この製造方法によって製造されるメモリセル
は、例えば第２図に示す従来の不揮発性半導体記憶装置
のメモリセル部と類似するものであり、第１図（ａ）な
いし第１図（ｉ）の断面は、第２図中のゲート電極１０
６２および１０５．付近の断面に相当するものと考えて
良い。
第１図（ａ）ないし第１図（ｉ）を参照し、この発明の
一実施例にかかる半導体記憶装置の製造方法を、ＮＡＮ
Ｄ形マスクＲＯＭセルを例にとり説明する。
一実施例にかかる半導体記憶装置の製造方法を、ＮＡＮ
Ｄ形マスクＲＯＭセルを例にとり説明する。
まず、第１図（ａ）に示すように、例えばｐ型半導体基
板１表面に、例えばＬＯＣＯＳ法により、選択的に素子
分離領域（図示せず）を形成する。
板１表面に、例えばＬＯＣＯＳ法により、選択的に素子
分離領域（図示せず）を形成する。
次いで、露出しているｐ型半導体基板１表面に、例えば
熱酸化法により、第１のゲート絶縁膜となる第１の熱酸
化膜２を形成する。次いで、全面に、例えばＣＶＤ法に
より、第１のゲート電極となる第１層ポリシリコン層３
を、約４０００人の厚みに堆積形成する。次いで、この
第１層ポリシリコン層３に対し、例えば塩化ホスホリル
（ＰＯＣｌ））によるリン拡散を行ない導体化（ｎ型化
）する。次いで、第１層ポリシリコン層３上に、例えば
熱酸化法により、第２の熱酸化膜４を、約２００大の厚
みに形成し、さらに、例えばＣＶＤ法により、耐酸化性
膜である窒化膜５を、約１５００大の厚みに堆積形成す
る。次いで、この窒化膜５上に、例えばＣＶＤ法により
、第２層ポリシリコン層６を、約２０００人の厚みに堆
積形成する。次いで、全面に第１のホトレジスト７を塗
布し、マスクを用いた写真蝕刻法により、このホトレジ
スト７に対し、所定のパターンを形成する。このパター
ンは、第１ゲート電極パターンとほぼ一致するものであ
るが、後の工程（例えば第２層ポリシリコン層６の酸化
工程等）を考慮し、適切な寸法のパターンとする。また
、マスクに描かれる上記パターンは、リングラフィの最
小寸法で構わない。
熱酸化法により、第１のゲート絶縁膜となる第１の熱酸
化膜２を形成する。次いで、全面に、例えばＣＶＤ法に
より、第１のゲート電極となる第１層ポリシリコン層３
を、約４０００人の厚みに堆積形成する。次いで、この
第１層ポリシリコン層３に対し、例えば塩化ホスホリル
（ＰＯＣｌ））によるリン拡散を行ない導体化（ｎ型化
）する。次いで、第１層ポリシリコン層３上に、例えば
熱酸化法により、第２の熱酸化膜４を、約２００大の厚
みに形成し、さらに、例えばＣＶＤ法により、耐酸化性
膜である窒化膜５を、約１５００大の厚みに堆積形成す
る。次いで、この窒化膜５上に、例えばＣＶＤ法により
、第２層ポリシリコン層６を、約２０００人の厚みに堆
積形成する。次いで、全面に第１のホトレジスト７を塗
布し、マスクを用いた写真蝕刻法により、このホトレジ
スト７に対し、所定のパターンを形成する。このパター
ンは、第１ゲート電極パターンとほぼ一致するものであ
るが、後の工程（例えば第２層ポリシリコン層６の酸化
工程等）を考慮し、適切な寸法のパターンとする。また
、マスクに描かれる上記パターンは、リングラフィの最
小寸法で構わない。
次に、第１図（ｂ）に示すように、ホトレジストアバタ
ーンをマスクとして、第２層ポリシリコン層６を、例え
ばＲＩＥ法により、選択的にエツチングし、第２層ポリ
シリコン層６１．６２をパターン形成する。
ーンをマスクとして、第２層ポリシリコン層６を、例え
ばＲＩＥ法により、選択的にエツチングし、第２層ポリ
シリコン層６１．６２をパターン形成する。
次に、第１図（Ｃ）に示すように、パターン形成された
第２層ポリシリコン層６□、６□を、例エバ温度１００
０℃で熱酸化することにより、第３の熱酸化膜８□、８
□パターンを形成する。
第２層ポリシリコン層６□、６□を、例エバ温度１００
０℃で熱酸化することにより、第３の熱酸化膜８□、８
□パターンを形成する。
次に、第１図（ｄ）に示すように、パターン形成された
第３の熱酸化膜８．．８２をマスクとして、窒化膜５を
、例えばＲＩＥ法により、選択的にエツチングする。こ
れによって形成される開孔部８″内に、第２の熱酸化膜
４を露出させる。この形成された開孔部８′は、第１の
ＲＯＭインプラ用の、いわゆる“窓”となる。次いで、
全面に第２のホトレジスト９を塗布し、マスクを用いた
写真蝕刻法により、このホトレジスト９に対し、記憶し
たいデータに応じたパターンを形成し、選択的に上記開
孔部８′をマスクする。このとき、ホトレジスト９パタ
ーンの端は、第３の熱酸化膜８、．８２パターン上に合
わせる。これにより、マスクの合わせズレ余裕は、残存
している第３熱酸化膜８□、８□パターン上に含まれる
ので、格別合わせズレ余裕を取る必要はない。また、マ
スクに描かれるパターンも、既にＲＯＭインプラ用窓（
開孔部８′）が形成されているので、必ずしもリソグラ
フィの最小寸法にする必要はない。次いで、第３の熱酸
化Ｈ８ｒ 、８２パターンと、ホトレジスト９パターン
とをマスクとして、第１回のデータ書き込み用イオン注
入（ＲＯＭインプラ）を、例えばｎ型不純物であるヒ素
１０を用いて行なう。ここで、ヒ素イオン１０は、第１
層ポリシリコン層３を通して、基板１内のセルトランジ
スタのチャネル領域対し打ち込まれる。図中の１１は、
打ち込まれたヒ素イオン１０によって形成された第１の
ｎ型ショート領域を示している。
第３の熱酸化膜８．．８２をマスクとして、窒化膜５を
、例えばＲＩＥ法により、選択的にエツチングする。こ
れによって形成される開孔部８″内に、第２の熱酸化膜
４を露出させる。この形成された開孔部８′は、第１の
ＲＯＭインプラ用の、いわゆる“窓”となる。次いで、
全面に第２のホトレジスト９を塗布し、マスクを用いた
写真蝕刻法により、このホトレジスト９に対し、記憶し
たいデータに応じたパターンを形成し、選択的に上記開
孔部８′をマスクする。このとき、ホトレジスト９パタ
ーンの端は、第３の熱酸化膜８、．８２パターン上に合
わせる。これにより、マスクの合わせズレ余裕は、残存
している第３熱酸化膜８□、８□パターン上に含まれる
ので、格別合わせズレ余裕を取る必要はない。また、マ
スクに描かれるパターンも、既にＲＯＭインプラ用窓（
開孔部８′）が形成されているので、必ずしもリソグラ
フィの最小寸法にする必要はない。次いで、第３の熱酸
化Ｈ８ｒ 、８２パターンと、ホトレジスト９パターン
とをマスクとして、第１回のデータ書き込み用イオン注
入（ＲＯＭインプラ）を、例えばｎ型不純物であるヒ素
１０を用いて行なう。ここで、ヒ素イオン１０は、第１
層ポリシリコン層３を通して、基板１内のセルトランジ
スタのチャネル領域対し打ち込まれる。図中の１１は、
打ち込まれたヒ素イオン１０によって形成された第１の
ｎ型ショート領域を示している。
次に、第１図（ｅ）に示すように、ホトレジスト９およ
び第３の熱酸化膜８１．８２を除去し、窒化膜５を露出
させる。次いで、露出した窒化膜５をマスクにして、こ
れの下層に位置する第１層ポリシリコン層３を選択酸化
し、第４の熱酸化膜１２を、約１０００入の厚みにパタ
ーン形成する。
び第３の熱酸化膜８１．８２を除去し、窒化膜５を露出
させる。次いで、露出した窒化膜５をマスクにして、こ
れの下層に位置する第１層ポリシリコン層３を選択酸化
し、第４の熱酸化膜１２を、約１０００入の厚みにパタ
ーン形成する。
次に、第１図（ｆ）に示すように、窒化膜５を除去し、
続いて露出する第２の熱酸化膜４を除去して第１層ポリ
シリコン層３を選択的に露出させる。
続いて露出する第２の熱酸化膜４を除去して第１層ポリ
シリコン層３を選択的に露出させる。
次に、第１図（ｇ）に示すように、残存している第４の
ｌ／１％酸化膜１２パターンを、マスクとして、第１層
ポリシリコン層３を、例えばＲＩＥ法により、選択的に
エツチングし、第１のゲート電極３ （３，，３□−）
パターンを形成する。このパターン形成の際、形成され
る開孔部３′内に、第１の熱酸化膜３を露出させる。こ
の形成された開孔部３′は、ｍ２のＲＯＭインプラ用の
、いわゆる“窓”となる。次いで、全面に第３のホトレ
ジスト１３を塗布し、マスクを用いた写真蝕刻法により
、このホトレジスト１３に対して記憶したいデータに応
じたパターンを形成し、選択的に上記開孔部３゛をマス
クする。このとき、ホトレジスト１３パターンの端は、
第４の熱酸化膜１２パターン上に合わせる。これにより
、マスクの合わせズレ余裕は、残存している第４熱酸化
膜１２パターン上に含まれるので、格別合わせズレ余裕
を取る必要はない。また、マスクに描かれるパターンも
、既にＲＯＭインプラ用窓（開孔部３゛）が形成されて
いるので、必ずしもリソグラフィの最小寸法にする必要
はない。次いで、第４の熱酸化膜１２パターンと、ホト
レジスト１３パターンとをマスクとして、第２回のデー
タ書き込み用イオン注入（ＲＯＭインプラ）を、例えば
ｎ型不純物であるヒ素１４を用いて行なう。ここで、ヒ
素イオン１４は、基板１内のセルトランジスタのチャネ
ル領域対し打ち込まれる。図中の１５は、打ち込まれた
ヒ素イオン１４によって形成された第２のｎ型ショート
領域を示している。
ｌ／１％酸化膜１２パターンを、マスクとして、第１層
ポリシリコン層３を、例えばＲＩＥ法により、選択的に
エツチングし、第１のゲート電極３ （３，，３□−）
パターンを形成する。このパターン形成の際、形成され
る開孔部３′内に、第１の熱酸化膜３を露出させる。こ
の形成された開孔部３′は、ｍ２のＲＯＭインプラ用の
、いわゆる“窓”となる。次いで、全面に第３のホトレ
ジスト１３を塗布し、マスクを用いた写真蝕刻法により
、このホトレジスト１３に対して記憶したいデータに応
じたパターンを形成し、選択的に上記開孔部３゛をマス
クする。このとき、ホトレジスト１３パターンの端は、
第４の熱酸化膜１２パターン上に合わせる。これにより
、マスクの合わせズレ余裕は、残存している第４熱酸化
膜１２パターン上に含まれるので、格別合わせズレ余裕
を取る必要はない。また、マスクに描かれるパターンも
、既にＲＯＭインプラ用窓（開孔部３゛）が形成されて
いるので、必ずしもリソグラフィの最小寸法にする必要
はない。次いで、第４の熱酸化膜１２パターンと、ホト
レジスト１３パターンとをマスクとして、第２回のデー
タ書き込み用イオン注入（ＲＯＭインプラ）を、例えば
ｎ型不純物であるヒ素１４を用いて行なう。ここで、ヒ
素イオン１４は、基板１内のセルトランジスタのチャネ
ル領域対し打ち込まれる。図中の１５は、打ち込まれた
ヒ素イオン１４によって形成された第２のｎ型ショート
領域を示している。
次に、第１図（ｈ）に示すように、ホトレジスト１３を
除去し、続いて第４の熱酸化膜１２および開孔部３°内
に露出している第１の熱酸化［２を除去する。そして、
基板１の表面と、第１ゲート電極３１および３□の表面
とを露出させる。
除去し、続いて第４の熱酸化膜１２および開孔部３°内
に露出している第１の熱酸化［２を除去する。そして、
基板１の表面と、第１ゲート電極３１および３□の表面
とを露出させる。
次に、第１図（ｉ）に示すように、露出した基板１の表
面と、第１ゲート電極３Ｉおよび３□の表面とに第２の
ゲート絶縁膜となる第５の熱酸化膜１６を形成する。次
いで、全面に、例えばＣＶＤ法により、第・３層ポリシ
リコン層を形成し、この第３のポリシリコン層に対して
、例えば塩化ホスホリル（ＰＯＣ１３）によるリン拡散
を行ない導体化（ｎ型化）する。次いで、第３層ポリシ
リコン層を、ホトレジストを用いた写真蝕刻法により、
第２のゲート電極１７１．１７□パターンにパターン形
成する。
面と、第１ゲート電極３Ｉおよび３□の表面とに第２の
ゲート絶縁膜となる第５の熱酸化膜１６を形成する。次
いで、全面に、例えばＣＶＤ法により、第・３層ポリシ
リコン層を形成し、この第３のポリシリコン層に対して
、例えば塩化ホスホリル（ＰＯＣ１３）によるリン拡散
を行ない導体化（ｎ型化）する。次いで、第３層ポリシ
リコン層を、ホトレジストを用いた写真蝕刻法により、
第２のゲート電極１７１．１７□パターンにパターン形
成する。
このようにして、一実施例にかかる不揮発性半導体記憶
装置の製造方法−により、ＮＡＮＤ形マスクＲＯＭセル
が製造される。
装置の製造方法−により、ＮＡＮＤ形マスクＲＯＭセル
が製造される。
このような製造方法によると、データ書き込みのイオン
注入、いわゆるＲＯＭインプラが、自己整合的に形成で
き、第１のゲート電極３□、３□と、ＲＯＭインプラに
より形成されるｎ型ショート領域１１．１５とが、１回
のマスク合わせて形成できる。したがって、例えばＮＡ
ＮＤ形マスクＲＯＭような不揮発性半導体記憶装置を、
いっそうの高集積化を可能として製造することができる
ようになる。
注入、いわゆるＲＯＭインプラが、自己整合的に形成で
き、第１のゲート電極３□、３□と、ＲＯＭインプラに
より形成されるｎ型ショート領域１１．１５とが、１回
のマスク合わせて形成できる。したがって、例えばＮＡ
ＮＤ形マスクＲＯＭような不揮発性半導体記憶装置を、
いっそうの高集積化を可能として製造することができる
ようになる。
尚、上記実施例中、第１層ポリシリコン層３上に形成さ
れる第２の熱酸化膜４は、別に形成しなくても構わない
。しかし、さらに上部に形成される窒化１１５を除去し
やすくするには、第２の熱酸化膜４を形成した方が良い
。
れる第２の熱酸化膜４は、別に形成しなくても構わない
。しかし、さらに上部に形成される窒化１１５を除去し
やすくするには、第２の熱酸化膜４を形成した方が良い
。
また、第１のゲート電極３１３□となる第１層ポリシリ
コン層、および第２のゲート電極１７ｍ、１７□となる
第３層ポリシリコン層は、ポリシリコンとの積層構造膜
、いわゆるポリサイド膜であっても構わない。
コン層、および第２のゲート電極１７ｍ、１７□となる
第３層ポリシリコン層は、ポリシリコンとの積層構造膜
、いわゆるポリサイド膜であっても構わない。
［発明の効果］
以上説明したように、不揮発性半導体記憶装置の製造方
法における集積度向上の弊害、すなわちショート領域と
、第１ゲート電極とが、それぞれ異なるマスク合わせ工
程にて形成されるという点が解決され、いっそうの高集
積化を可能とする不揮発性半導体記憶装置の製造方法が
提供される。
法における集積度向上の弊害、すなわちショート領域と
、第１ゲート電極とが、それぞれ異なるマスク合わせ工
程にて形成されるという点が解決され、いっそうの高集
積化を可能とする不揮発性半導体記憶装置の製造方法が
提供される。
第１図（ａ）ないし第１図（ｉ）はこの発明の一実施例
に係わる不揮発性半導体記憶装置の製造方法を説明する
製造工程順に示した断面図、第２図は従来の不揮発性半
導体記憶装置の断面図である。 １・・・ｐ型半導体基板、２・・・第１の熱酸化膜、３
・・・第１層ポリシリコン層、３ｔ、３□・・・第１の
ゲート電極、４・・・第２の熱酸化膜、５・・・窒化膜
、６・・・第２層ポリシリコン層、７・・・ホトレジス
ト、８・・・第３の熱酸化膜、９・・・ホトレジスト、
１０・・・ヒ素イオン、１１・・・ｎ型ショート領域、
１２・・・第４の熱酸化膜、１３・・・ホトレジスト、
１４・・・ヒ素イオン、１５・・・ショート領域、１６
・・・第５の熱酸化膜、１７１，１７２・・・第２ゲー
ト電極。
に係わる不揮発性半導体記憶装置の製造方法を説明する
製造工程順に示した断面図、第２図は従来の不揮発性半
導体記憶装置の断面図である。 １・・・ｐ型半導体基板、２・・・第１の熱酸化膜、３
・・・第１層ポリシリコン層、３ｔ、３□・・・第１の
ゲート電極、４・・・第２の熱酸化膜、５・・・窒化膜
、６・・・第２層ポリシリコン層、７・・・ホトレジス
ト、８・・・第３の熱酸化膜、９・・・ホトレジスト、
１０・・・ヒ素イオン、１１・・・ｎ型ショート領域、
１２・・・第４の熱酸化膜、１３・・・ホトレジスト、
１４・・・ヒ素イオン、１５・・・ショート領域、１６
・・・第５の熱酸化膜、１７１，１７２・・・第２ゲー
ト電極。
Claims (3)
- （１）半導体基板上に第１のゲート電極となる第１の導
電膜を形成する工程と、 この第１の導電膜上に耐酸化性膜を形成する工程と、 この耐酸化性膜上に多結晶半導体膜を形成する工程と、 この多結晶半導体膜をパターニングする工程と、パター
ン形成された多結晶半導体膜を酸化し、第１の酸化膜パ
ターンを形成する工程と、 この第１の酸化膜パターンをマスクとして上記耐酸化性
膜を選択的に除去する工程と、 全面に第１のホトレジストを塗布し、この第１のホトレ
ジストを第１のデータ書き込み用イオン注入パターンに
パターニングする工程と、 パターン形成された第１のホトレジストパターンと、上
記第１の酸化膜パターンとをマスクとし、上記第１の多
結晶半導体層を通してセルトランジスタのチャネル領域
に対して第１の不純物をイオン注入する工程と、 上記第１の酸化膜パターンを除去し、露出する耐酸化性
膜をマスクとして上記第１の導電膜を選択的に酸化し、
第２の酸化膜パターンを形成する工程と、 上記耐酸化性膜を除去する工程と、 第２の酸化膜パターンをマスクとして上記第１の導電膜
を選択的に除去し、第１の導体膜からなる第１のゲート
電極パターンを形成する工程と、全面に第２のホトレジ
ストを塗布し、この第２のホトレジストを第２のデータ
書き込み用イオン注入パターンにパターニングする工程
と、 パターン形成された第２のホトレジストパターンと、上
記第２の酸化膜パターンとをマスクとし、セルトランジ
スタのチャネル領域に対して第２の不純物をイオン注入
する工程と、 第２のゲート電極となる第２の導電膜を形成する工程と
、 この第２の導電膜を、パターン形成された第１のゲート
電極間に配置される第２のゲート電極パターンにパター
ニングする工程とを具備することを特徴とする不揮発性
半導体記憶装置の製造方法。 - （２）請求項（１）記載の不揮発性半導体記憶装置の製
造方法において、上記耐酸化性膜を形成する工程前に、
第１の導体膜上に酸化膜を形成する工程が導入されるこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - （３）前記第１および第２の導体膜が多結晶シリコン膜
と、高融点金属シリサイド膜との積層構造膜であること
を特徴とする請求項（１）あるいは（２）記載の半導体
記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212522A JP2509706B2 (ja) | 1989-08-18 | 1989-08-18 | マスクｒｏｍの製造方法 |
| US07/567,797 US5002896A (en) | 1989-08-18 | 1990-08-15 | Mask-ROM manufacturing method that enhances integration density |
| DE69023423T DE69023423T2 (de) | 1989-08-18 | 1990-08-17 | Masken-ROM-Herstellungsverfahren. |
| EP90115805A EP0413353B1 (en) | 1989-08-18 | 1990-08-17 | Mask-ROM manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212522A JP2509706B2 (ja) | 1989-08-18 | 1989-08-18 | マスクｒｏｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376266A true JPH0376266A (ja) | 1991-04-02 |
| JP2509706B2 JP2509706B2 (ja) | 1996-06-26 |
Family
ID=16624065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212522A Expired - Lifetime JP2509706B2 (ja) | 1989-08-18 | 1989-08-18 | マスクｒｏｍの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5002896A (ja) |
| EP (1) | EP0413353B1 (ja) |
| JP (1) | JP2509706B2 (ja) |
| DE (1) | DE69023423T2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2509707B2 (ja) * | 1989-09-04 | 1996-06-26 | 株式会社東芝 | 半導体装置の製造方法 |
| KR960010736B1 (ko) * | 1991-02-19 | 1996-08-07 | 미쓰비시뎅끼 가부시끼가이샤 | 마스크 rom 및 그 제조방법 |
| JP2689031B2 (ja) * | 1991-04-01 | 1997-12-10 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP3109537B2 (ja) * | 1991-07-12 | 2000-11-20 | 日本電気株式会社 | 読み出し専用半導体記憶装置 |
| JP3043135B2 (ja) * | 1991-09-26 | 2000-05-22 | 新日本製鐵株式会社 | 不揮発性半導体メモリの製造方法 |
| JPH05102436A (ja) * | 1991-10-09 | 1993-04-23 | Ricoh Co Ltd | 半導体メモリ装置とその製造方法 |
| US5236853A (en) * | 1992-02-21 | 1993-08-17 | United Microelectronics Corporation | Self-aligned double density polysilicon lines for ROM and EPROM |
| JP2842066B2 (ja) * | 1992-08-03 | 1998-12-24 | 日本電気株式会社 | 固体撮像装置及びその製造方法 |
| US5264386A (en) * | 1992-09-08 | 1993-11-23 | United Microelectronics Corporation | Read only memory manufacturing method |
| KR100299879B1 (ko) * | 1993-02-01 | 2001-10-22 | 클라크 3세 존 엠. | 초고밀도의교호배치형금속가상접지rom |
| US5378647A (en) * | 1993-10-25 | 1995-01-03 | United Microelectronics Corporation | Method of making a bottom gate mask ROM device |
| US5330924A (en) * | 1993-11-19 | 1994-07-19 | United Microelectronics Corporation | Method of making 0.6 micrometer word line pitch ROM cell by 0.6 micrometer technology |
| US5514610A (en) * | 1995-03-17 | 1996-05-07 | Taiwan Semiconductor Manufacturing Company | Method of making an optimized code ion implantation procedure for read only memory devices |
| US5585298A (en) * | 1995-03-31 | 1996-12-17 | Eastman Kodak Company | Self aligned antiblooming structure for solid state image sensors |
| US5585297A (en) * | 1995-05-25 | 1996-12-17 | United Microelectronics Corporation | Method of manufacture of multi-state mask ROM and multi-state mask ROM device produced thereby |
| US5589414A (en) * | 1995-06-23 | 1996-12-31 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making mask ROM with two layer gate electrode |
| US5538914A (en) * | 1995-08-03 | 1996-07-23 | Taiwan Semiconductor Manufacturing Company | LDD method of coding mask ROM device and LDD coded mask ROM device produced thereby |
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