JPS59107564A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59107564A JPS59107564A JP58209048A JP20904883A JPS59107564A JP S59107564 A JPS59107564 A JP S59107564A JP 58209048 A JP58209048 A JP 58209048A JP 20904883 A JP20904883 A JP 20904883A JP S59107564 A JPS59107564 A JP S59107564A
- Authority
- JP
- Japan
- Prior art keywords
- electrodes
- gate electrode
- gate
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、 Ｍ Ｉ Ｓ（Ｍｅｔａｌ Ｉｎ５ｕｌａ
ｔｏｒ Ｓｅｍ１−ｃｏｎｄｕｃｔｏｒ ）型の半導体
装置に関する。
ｔｏｒ Ｓｅｍ１−ｃｏｎｄｕｃｔｏｒ ）型の半導体
装置に関する。
ＭＩＳ型半導体装置でＭＩ！成されたダイナミックＤＲ
ＡＭ（ランダム アクセス メモリ）として第３図に示
すような回路が公知である。
ＡＭ（ランダム アクセス メモリ）として第３図に示
すような回路が公知である。
この回路は、情報を記憶する容量（Ｃ１）と、情報伝達
のためのＭＩＳＦＥＴ（Ｑ、）とにより構成されたメモ
リセル（７）と、この記憶情報を増幅するプリアンプ（
６）と、このプリアンプ（６）の読み出し基準電圧な形
成するターミーセル（８）と２含んでいろ。
のためのＭＩＳＦＥＴ（Ｑ、）とにより構成されたメモ
リセル（７）と、この記憶情報を増幅するプリアンプ（
６）と、このプリアンプ（６）の読み出し基準電圧な形
成するターミーセル（８）と２含んでいろ。
このダミーセル（８）は、容量（Ｃ７）と、伝達用ＭＩ
Ｓ ＦＥＴ （Ｑ？ ）と、クリア用へ４ＩＳＦＥ
Ｔ（Ｑ、）とにより！Ｉｔ成されろう 第４図は第３図の回路の動作波形図である、動作におい
ては、ダミーセル（８１のクリア用ＭＩＳＦＥ Ｔ （
Ｑ ｓ ）をオフとして、容量（Ｃ，）へのチャージ
の除去を終丁した後、フード線信号（Ａ。
Ｓ ＦＥＴ （Ｑ？ ）と、クリア用へ４ＩＳＦＥ
Ｔ（Ｑ、）とにより！Ｉｔ成されろう 第４図は第３図の回路の動作波形図である、動作におい
ては、ダミーセル（８１のクリア用ＭＩＳＦＥ Ｔ （
Ｑ ｓ ）をオフとして、容量（Ｃ，）へのチャージ
の除去を終丁した後、フード線信号（Ａ。
Ｂ）をハイレベルとして、伝達Ｍ Ｉ Ｓ ＦＥＴ（Ｑ
ｌ。
ｌ。
Ｑ？ ）ｖ共にオンさせることにより、一方ではディジ
ット線（Ｄ）のレベルをメモリセルの容１＆ＣＩにおけ
るハイ１又＋ＳＯ−の記憶情報に対応したしベルとさせ
、池方ではディジット線（Ｅ ）のレベルヲディジソト
線（Ｄ）のハイレベルとロウＶベルとの中間レベル（破
線で承す、Ｅ）とし、プリアンプ１（３ｊにより上記デ
ィジ・ノド線（Ｄ）におけろ読み出し信号のハイ又、エ
ローレベルを弁別して瑣幅するもので芹・ろ。
ット線（Ｄ）のレベルをメモリセルの容１＆ＣＩにおけ
るハイ１又＋ＳＯ−の記憶情報に対応したしベルとさせ
、池方ではディジット線（Ｅ ）のレベルヲディジソト
線（Ｄ）のハイレベルとロウＶベルとの中間レベル（破
線で承す、Ｅ）とし、プリアンプ１（３ｊにより上記デ
ィジ・ノド線（Ｄ）におけろ読み出し信号のハイ又、エ
ローレベルを弁別して瑣幅するもので芹・ろ。
上記夕雲−セル（８１の構造断面図ケ第５図に示す。
ゲート電極（３１に、′屯源電圧（■Ｄｖ）を印加して
、ゲート絶縁膜（２）を介し７た半導体基板＋１１表面
に！】型反転層（１′）を形成することにより、上記容
量（Ｃ７）を構成している、そして５回路の接地点に接
続する半導体領域（５ｂ）と上記反転層（１・）との間
の半導体系板ｔｌｌの表面にクリア制画信号（Ｈ）を印
加するにゲート′Ｍ、極（４ｂ）乞形成してクリア用Ｍ
ＩＳＦＥＴ（Ｑｓ）を構成し、ディジット線印）に接続
する半導体領域（５ａ）と上記反転層（１′）との間の
半導体基板＋１１の表面に、ワード線徴択イ「４号にＩ
ｆｆｊ期した信号（Ｂ ） Ｙ印加するゲート電極（４
ａ）Ｙ形成して伝達間Ｍ Ｉ Ｓ Ｆ ＢＴ （Ｃ２）
を構成しているう この構造において１反転層（１′）とゲート電極（４ｂ
）との間にチャンネル容量（Ｃ３）が寄生的に形成され
、ゲート電極（４ｂ）の電位（Ｈ）かノ・イレペルカラ
ローレベルに遷移する時、上記奇生容ｉ（Ｃ’ｓ）の容
量結合により、クリアレベル（Ｆ）が変化する。このゲ
ート電極（４ｂ）の遷移電圧を■とすると、上記変化量
（ΔＶ）は、次式（［）で求？／）られろ。
、ゲート絶縁膜（２）を介し７た半導体基板＋１１表面
に！】型反転層（１′）を形成することにより、上記容
量（Ｃ７）を構成している、そして５回路の接地点に接
続する半導体領域（５ｂ）と上記反転層（１・）との間
の半導体系板ｔｌｌの表面にクリア制画信号（Ｈ）を印
加するにゲート′Ｍ、極（４ｂ）乞形成してクリア用Ｍ
ＩＳＦＥＴ（Ｑｓ）を構成し、ディジット線印）に接続
する半導体領域（５ａ）と上記反転層（１′）との間の
半導体基板＋１１の表面に、ワード線徴択イ「４号にＩ
ｆｆｊ期した信号（Ｂ ） Ｙ印加するゲート電極（４
ａ）Ｙ形成して伝達間Ｍ Ｉ Ｓ Ｆ ＢＴ （Ｃ２）
を構成しているう この構造において１反転層（１′）とゲート電極（４ｂ
）との間にチャンネル容量（Ｃ３）が寄生的に形成され
、ゲート電極（４ｂ）の電位（Ｈ）かノ・イレペルカラ
ローレベルに遷移する時、上記奇生容ｉ（Ｃ’ｓ）の容
量結合により、クリアレベル（Ｆ）が変化する。このゲ
ート電極（４ｂ）の遷移電圧を■とすると、上記変化量
（ΔＶ）は、次式（［）で求？／）られろ。
そして、半導体装置は、その吸音工程時のマスクズレは
さけることかできず、ゲート電極（３１とゲート電極（
４ａ、４ｂ ）を形成するにあたり、マスクズレにより
、ゲート電極（４ｂ）の半導体基板（１）にゲート絶縁
膜（２）を介して対向する表面種か変化することはさけ
られず、このため上記奇生容量（Ｃ３）の値にバラツキ
を生じ、読み出し基準電圧のノ・イ又はローレベル読み
出しマージンを小さくさせるという問題か明らかとなっ
た。
さけることかできず、ゲート電極（３１とゲート電極（
４ａ、４ｂ ）を形成するにあたり、マスクズレにより
、ゲート電極（４ｂ）の半導体基板（１）にゲート絶縁
膜（２）を介して対向する表面種か変化することはさけ
られず、このため上記奇生容量（Ｃ３）の値にバラツキ
を生じ、読み出し基準電圧のノ・イ又はローレベル読み
出しマージンを小さくさせるという問題か明らかとなっ
た。
この発明は、上述のような問題を解決するｒこめになさ
れたもので、一定電圧が印加されたゲート電極直下の反
転層と、上記グー ト電極に隣接するゲート電極との間
の育生容量を一定にすることができろ半導体装置ケ提供
するものである。
れたもので、一定電圧が印加されたゲート電極直下の反
転層と、上記グー ト電極に隣接するゲート電極との間
の育生容量を一定にすることができろ半導体装置ケ提供
するものである。
以干、実施例により、この発明を具体的に説明する。
第１図１１１〜ｌｄｌは、この発明に係る半導体装置の
一実施例を示す製造工程断面図である。
一実施例を示す製造工程断面図である。
同図＋ａｌにおいて、ｐ型半導体柄板（１）上にフィー
ルド絶縁膜（２）を形成し、素子形成領域の絶縁膜（２
）を選択的に除去してゲート絶縁膜（２′）な形成する
うそして、このゲート絶縁膜（２′）上に一対の第１層
目を構成する多結晶ポリシリコン層を選択的に形成し、
半導体不純物な導入して導電性多結晶ポリシリコン層か
ら収るゲート電極（３ａ、３Ｉ））を得ろ。このゲート
電極（３ａ、３ｂ）は、前記伝達用ＭＩＳＦＥＴ（Ｃ２
）とクリア用ＭＩ Ｓ ＰＥＴ（Ｑ、）のゲート電極と
して用い、後の工程においてこのゲート電極（３ａ、３
ｂ）間に容量（Ｃ２）を得るゲート電極を形成すΦもの
であるので、このゲート電極（３ａ、３ｂ） の間隔
は、このことを考慮して構成−す会ものである。
ルド絶縁膜（２）を形成し、素子形成領域の絶縁膜（２
）を選択的に除去してゲート絶縁膜（２′）な形成する
うそして、このゲート絶縁膜（２′）上に一対の第１層
目を構成する多結晶ポリシリコン層を選択的に形成し、
半導体不純物な導入して導電性多結晶ポリシリコン層か
ら収るゲート電極（３ａ、３Ｉ））を得ろ。このゲート
電極（３ａ、３ｂ）は、前記伝達用ＭＩＳＦＥＴ（Ｃ２
）とクリア用ＭＩ Ｓ ＰＥＴ（Ｑ、）のゲート電極と
して用い、後の工程においてこのゲート電極（３ａ、３
ｂ）間に容量（Ｃ２）を得るゲート電極を形成すΦもの
であるので、このゲート電極（３ａ、３ｂ） の間隔
は、このことを考慮して構成−す会ものである。
同図１ｂｌに示すように、フィールド絶縁膜（２）とゲ
ート電極（３ａ、３ｂ）をマスクとして、セルフアラ１
メント技術により、一度上記ゲート絶縁膜（２゛）を選
択的に除去しに債、熱処理により古びゲート絶縁膜（２
″）を形成する。これにより、ゲート電極（３ａ、３ｂ
）の表面にも絶縁膜（２″）が形成され６つ 同図１ｃＩに示すように、上記ゲート電極（３ａ、３ｂ
）間のゲート絶縁膜（２″）及びゲート電極（３ａ、３
ｂ）の表面の絶縁膜（２′）を介してグー）ｌｉ（：３
ａ。
ート電極（３ａ、３ｂ）をマスクとして、セルフアラ１
メント技術により、一度上記ゲート絶縁膜（２゛）を選
択的に除去しに債、熱処理により古びゲート絶縁膜（２
″）を形成する。これにより、ゲート電極（３ａ、３ｂ
）の表面にも絶縁膜（２″）が形成され６つ 同図１ｃＩに示すように、上記ゲート電極（３ａ、３ｂ
）間のゲート絶縁膜（２″）及びゲート電極（３ａ、３
ｂ）の表面の絶縁膜（２′）を介してグー）ｌｉ（：３
ａ。
３１〕）にオーバーラツプする多結晶シリコン層（４１
を選択的に形成する。そして、フィールド絶縁膜（２）
と上記ゲート電極（３ａ、３ｂ）及び（４１をマスクと
して、簿い絶縁膜を除去して半導体基板（１）表面を露
出せしめ、上記フィールド絶縁膜（２）及びゲート電極
（３ａ、３ｂ）、多結晶シリコン層（４１をマスクとし
て、ｎ型半導体不純物を上記半導体基板（１）表面。
を選択的に形成する。そして、フィールド絶縁膜（２）
と上記ゲート電極（３ａ、３ｂ）及び（４１をマスクと
して、簿い絶縁膜を除去して半導体基板（１）表面を露
出せしめ、上記フィールド絶縁膜（２）及びゲート電極
（３ａ、３ｂ）、多結晶シリコン層（４１をマスクとし
て、ｎ型半導体不純物を上記半導体基板（１）表面。
多結晶シリコン層（４）に導入して、半導体領域（５ａ
。
。
５ｂ）及び導電性多結晶シリコン層（４１を形成して、
第２層目のゲート電・極（４Ｊを得る。
第２層目のゲート電・極（４Ｊを得る。
そして、上記第１層目のケート電極表面の絶縁膜を除去
して、ケート電極（３ａ）にはワード線選択信号に同期
した匍ｊ部信号（Ｂ）？印加し、ゲート電極（３ｂ）に
はクリア制御信号（Ｈ）を印加する。また、ゲート電極
（４）には、反転層（１′）を形成するバイアス電圧（
ＶＤＩ））な印加す会。
して、ケート電極（３ａ）にはワード線選択信号に同期
した匍ｊ部信号（Ｂ）？印加し、ゲート電極（３ｂ）に
はクリア制御信号（Ｈ）を印加する。また、ゲート電極
（４）には、反転層（１′）を形成するバイアス電圧（
ＶＤＩ））な印加す会。
以上説明しｆここの実施例によれば、クリア川ＭＩＳＦ
ＥＴ（Ｃ３）を構成するゲート電極（３ｂ）かゲート絶
縁膜（２″）を介して対向する半４体基板Ｈの表面積は
、第１層目のゲート１に伜ケ形成するマスクにのみ規定
され、また、第２層目のゲート電極のゲート絶縁膜（２
りを介して半導体紙板ｆｉ＋に対向する実質的なゲート
−面憎ぼ、第１層目のゲート電極（３ａ、３ｂ）の間隔
。
ＥＴ（Ｃ３）を構成するゲート電極（３ｂ）かゲート絶
縁膜（２″）を介して対向する半４体基板Ｈの表面積は
、第１層目のゲート１に伜ケ形成するマスクにのみ規定
され、また、第２層目のゲート電極のゲート絶縁膜（２
りを介して半導体紙板ｆｉ＋に対向する実質的なゲート
−面憎ぼ、第１層目のゲート電極（３ａ、３ｂ）の間隔
。
換言すれば、第１層目のゲート電極（３ａ、３ｂ）を形
成するマスクにより規定されろものであり、第１層目の
ゲート電極と第２層目のゲート電極を形成ず＾マスクず
ｎ＋ｓ、両者のゲート電極かオーバーラッグする部分に
のみ生ずることとなり。
成するマスクにより規定されろものであり、第１層目の
ゲート電極と第２層目のゲート電極を形成ず＾マスクず
ｎ＋ｓ、両者のゲート電極かオーバーラッグする部分に
のみ生ずることとなり。
前述のような寄生容ｔ（Ｃ，）の値は、マスクズレに無
関係に一定のものとなる。
関係に一定のものとなる。
したがって、この半導体装置？ダミーセルＶｌ ｙｆａ
用した場合には、上記奇生容量の藺が一定であることよ
り、こｎを考慮して容量（Ｃ２）のｆ直等を設定するこ
とＫより、一定の基準電位か得らｒｌ、読み出しマージ
ンの拡大か図らｎなう 第２図は、この発明の他の一実施例を示す半導体装置の
断面図である。
用した場合には、上記奇生容量の藺が一定であることよ
り、こｎを考慮して容量（Ｃ２）のｆ直等を設定するこ
とＫより、一定の基準電位か得らｒｌ、読み出しマージ
ンの拡大か図らｎなう 第２図は、この発明の他の一実施例を示す半導体装置の
断面図である。
この実施例においては、第１層目のゲート電極（３ａ、
３ｂ）のうち、ゲート電極（３ｂ）に反転層（１″）を
形成するバイアス電圧（■ＤＤ）を印加し、ケート電極
（３ａ）を容量（Ｃ２）を得ろためのゲート電極として
反転層（１′）を得るバイアス電圧を印加し、このゲー
ト電極（３ａ、３ｂ）間に形成された第２層目のゲート
電極（４ｂ）なりリア用ＭＩＳＦＥＴ（Ｑｓ）を構成す
るケート電極として、クリア制御信号（Ｈ） ’ｅ印加
し、第２層目のゲート電極（４ａ）を伝達用ＭＩＳＦＥ
Ｔ（Ｃ２）を構成するゲート電極として、ワード線選択
信号に同期した信号（Ｂ）をト］」加する。
３ｂ）のうち、ゲート電極（３ｂ）に反転層（１″）を
形成するバイアス電圧（■ＤＤ）を印加し、ケート電極
（３ａ）を容量（Ｃ２）を得ろためのゲート電極として
反転層（１′）を得るバイアス電圧を印加し、このゲー
ト電極（３ａ、３ｂ）間に形成された第２層目のゲート
電極（４ｂ）なりリア用ＭＩＳＦＥＴ（Ｑｓ）を構成す
るケート電極として、クリア制御信号（Ｈ） ’ｅ印加
し、第２層目のゲート電極（４ａ）を伝達用ＭＩＳＦＥ
Ｔ（Ｃ２）を構成するゲート電極として、ワード線選択
信号に同期した信号（Ｂ）をト］」加する。
この実施例にあって（工、［Ｉ Ｓｌ”ＥＴ（Ｃ２）の
実質的なゲート表面積は、第１層目のケート′屯極（３
ａ 、 ３ ｂ ）間隔で規定さｎ、一方、容量（Ｃ２
）Ｙ″４−るゲート電極（３ａ）は、第１層目のゲート
電極を形成するマスクで規定され、前記同様な効果か得
られる。
実質的なゲート表面積は、第１層目のケート′屯極（３
ａ 、 ３ ｂ ）間隔で規定さｎ、一方、容量（Ｃ２
）Ｙ″４−るゲート電極（３ａ）は、第１層目のゲート
電極を形成するマスクで規定され、前記同様な効果か得
られる。
この発明は、前記実施例に限定されず、ゲート電極は、
導電型多結晶シリコン層の他、モリブテン等による金属
電極、また第２層目はアルミニウム等の金属電極で構成
するもの等か考えられろ。
導電型多結晶シリコン層の他、モリブテン等による金属
電極、また第２層目はアルミニウム等の金属電極で構成
するもの等か考えられろ。
この発明は、ダミーセルの池、前述のような奇生容亀（
Ｃ３）が問題となろ各柚半導体装置に広く適用できろ。
Ｃ３）が問題となろ各柚半導体装置に広く適用できろ。
埠１図１８１〜ｔｄｌは、この発明の一実施例を不す製
造工程断面図、第２図１は、この発明の他の一実施例を
ボす構浩断面図、第３図は、グイナミノク型ＲＡＭの回
路図、第４図１工、その動作波形図、第５図は従来の半
導体装置の構造断面図である。 ＩＩ＋・・半導体紙板、（１’、１’） 反転層、（
２）・・フィールド絶縁膜、（２′）・ゲート絶縁膜、
（３ａ＋３ｂ）−＝第１層目のゲート電極、（４，４ａ
、４ｂ ）・・第２層目のゲート電極、 （５ａ、５
１〕）・・・半導体領域、ｔＥｉｌ＝プリアンプ、（７
）・メモリでル、（８）・ダミーセル。 第１図 第１３図 ／１ 第 ４ 図 ｐ、’ｌ”≦ ５ 図
造工程断面図、第２図１は、この発明の他の一実施例を
ボす構浩断面図、第３図は、グイナミノク型ＲＡＭの回
路図、第４図１工、その動作波形図、第５図は従来の半
導体装置の構造断面図である。 ＩＩ＋・・半導体紙板、（１’、１’） 反転層、（
２）・・フィールド絶縁膜、（２′）・ゲート絶縁膜、
（３ａ＋３ｂ）−＝第１層目のゲート電極、（４，４ａ
、４ｂ ）・・第２層目のゲート電極、 （５ａ、５
１〕）・・・半導体領域、ｔＥｉｌ＝プリアンプ、（７
）・メモリでル、（８）・ダミーセル。 第１図 第１３図 ／１ 第 ４ 図 ｐ、’ｌ”≦ ５ 図
Claims (1)
- １、半導体基板の主表面に形成された第１の絶縁層と、
前記第１の絶縁層上に所定の離間距離を以って平行して
形成された第１及び第２のケート＝極層と、前記第１及
び第２のゲート１Ｍ、極層間の前記半導体基４．ｔ＜の
主表面および前記第１及び第２のゲート電極層表面に形
成さｎ定第２の絶縁層と、前記第１及び第２のゲート電
極層間の前記半導体基板の主表面上の前記第２の絶縁層
上から前記第１及び第２のゲート電極層表面に形成され
た第２の絶縁層上に延在して形成さｎた第３のゲート′
電極層とを有し、上記第１及び第２のゲート電極層には
一定電圧か印加され、上記第３ン）ゲート′電極層には
変化する１ば号が印加さｎることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209048A JPS59107564A (ja) | 1983-11-09 | 1983-11-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209048A JPS59107564A (ja) | 1983-11-09 | 1983-11-09 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13165878A Division JPS5559759A (en) | 1978-10-27 | 1978-10-27 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107564A true JPS59107564A (ja) | 1984-06-21 |
Family
ID=16566385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209048A Pending JPS59107564A (ja) | 1983-11-09 | 1983-11-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107564A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972237A (en) * | 1988-06-13 | 1990-11-20 | Fujitsu Limited | Metal-semiconductor field effect transistor device |
| US5002896A (en) * | 1989-08-18 | 1991-03-26 | Kabushiki Kaisha Toshiba | Mask-ROM manufacturing method that enhances integration density |
| US7671419B2 (en) * | 2007-02-13 | 2010-03-02 | Samsung Electronics Co., Ltd. | Transistor having coupling-preventing electrode layer, fabricating method thereof, and image sensor having the same |
-
1983
- 1983-11-09 JP JP58209048A patent/JPS59107564A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972237A (en) * | 1988-06-13 | 1990-11-20 | Fujitsu Limited | Metal-semiconductor field effect transistor device |
| US5002896A (en) * | 1989-08-18 | 1991-03-26 | Kabushiki Kaisha Toshiba | Mask-ROM manufacturing method that enhances integration density |
| US7671419B2 (en) * | 2007-02-13 | 2010-03-02 | Samsung Electronics Co., Ltd. | Transistor having coupling-preventing electrode layer, fabricating method thereof, and image sensor having the same |
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