JP2626638B2 - アクティブマトリクスパネル - Google Patents
アクティブマトリクスパネルInfo
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- JP2626638B2 JP2626638B2 JP23270795A JP23270795A JP2626638B2 JP 2626638 B2 JP2626638 B2 JP 2626638B2 JP 23270795 A JP23270795 A JP 23270795A JP 23270795 A JP23270795 A JP 23270795A JP 2626638 B2 JP2626638 B2 JP 2626638B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel electrode
- thin film
- matrix panel
- active matrix
- film transistor
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
スパネルの構造に関する。
スパネルの構造に関する。
【０００２】
【従来の技術】従来アクティブマトリクスパネルの構造
は「日経エレクトロニクス １９８４年９月１０日号Ｎ
ｏ３５１Ｐ２２１〜２４０」に示されるようなものであ
った。図２はアクティブマトリクスパネルの画素部分の
平面図の例てある。２２はポリシリコンまたはアモルフ
ァスシリコンの薄膜でＴＦＴのチャネル部及びソース・
ドレイソ電極を形成している。
は「日経エレクトロニクス １９８４年９月１０日号Ｎ
ｏ３５１Ｐ２２１〜２４０」に示されるようなものであ
った。図２はアクティブマトリクスパネルの画素部分の
平面図の例てある。２２はポリシリコンまたはアモルフ
ァスシリコンの薄膜でＴＦＴのチャネル部及びソース・
ドレイソ電極を形成している。
【０００３】２４はポリシリコンや金属からなる薄膜で
ＴＦＴのゲート電極及び走査線を形成している。２６は
画素電極、２７はデータ線である。
ＴＦＴのゲート電極及び走査線を形成している。２６は
画素電極、２７はデータ線である。
【０００４】
【発明が解決しようとする課題】しかし前述の従来技術
では画素電極とデータ線との隙間から光が漏れることに
より、コントラストの低下を招くこととなる。
では画素電極とデータ線との隙間から光が漏れることに
より、コントラストの低下を招くこととなる。
【０００５】本発明はこれらの問題を解決するものであ
り、その目的とするところは、画素電極とデータ線の隙
間から漏れる光を遮断して、コントラスト比の高い液晶
表示装置を提供するところにある。
り、その目的とするところは、画素電極とデータ線の隙
間から漏れる光を遮断して、コントラスト比の高い液晶
表示装置を提供するところにある。
【０００６】
【課題を解決するための手段】本発明は、一対の基板間
に液晶が封入され、該基板の一方の基板上には、複数の
ゲート線と、該複数のゲート線と交差してなる複数のデ
ータ線と、該複数のゲート線と該複数のデータ線に接続
された薄膜トランジスタと、該薄膜トランジスタに接続
された画素電極を有してなるアクティブマトリクスパネ
ルにおいて、当該薄膜トランジスタに接続されるゲート
線に対して隣りのゲート線は当該薄膜トランジスタに接
続される該画素電極と該画素電極に沿って形成される該
データ線との間隙に沿って延在し、延在された該隣りの
ゲート線は該画素電極及び／または該データ線と第１絶
縁膜を介して重なるように形成されてなることを特徴と
する。本発明は、該薄膜トランジスタのソース及びドレ
イン領域はシリコン層からなり、該ドレイン領域となる
シリコン層は該画素電極と該画素電極に沿って形成され
る該データ線との間隙に沿って延在し、延在された該シ
リコン層は延在された該隣りのゲート線との間に第２絶
縁膜を介して重なるように形成されてなることを特徴と
する。
に液晶が封入され、該基板の一方の基板上には、複数の
ゲート線と、該複数のゲート線と交差してなる複数のデ
ータ線と、該複数のゲート線と該複数のデータ線に接続
された薄膜トランジスタと、該薄膜トランジスタに接続
された画素電極を有してなるアクティブマトリクスパネ
ルにおいて、当該薄膜トランジスタに接続されるゲート
線に対して隣りのゲート線は当該薄膜トランジスタに接
続される該画素電極と該画素電極に沿って形成される該
データ線との間隙に沿って延在し、延在された該隣りの
ゲート線は該画素電極及び／または該データ線と第１絶
縁膜を介して重なるように形成されてなることを特徴と
する。本発明は、該薄膜トランジスタのソース及びドレ
イン領域はシリコン層からなり、該ドレイン領域となる
シリコン層は該画素電極と該画素電極に沿って形成され
る該データ線との間隙に沿って延在し、延在された該シ
リコン層は延在された該隣りのゲート線との間に第２絶
縁膜を介して重なるように形成されてなることを特徴と
する。
【０００７】
【作用】本発明の上記の構造によれば、データ線と画素
電極の隙間を隣りのゲート線で覆うため、データ線と画
素電極との隙間からもれる光を遮断することができ、コ
ントラスト比の増大に寄与する。
電極の隙間を隣りのゲート線で覆うため、データ線と画
素電極との隙間からもれる光を遮断することができ、コ
ントラスト比の増大に寄与する。
【０００８】
【発明の実施の形態】〔参考例１〕 図１（ａ）は本発明の一参考例を示すアクティブマトリ
クスパネルの平面図であり、同図（ｂ）及び（ｃ）はそ
れぞれ同図（ａ）のＡーＢ及びＣ一Ｄにおける断面図で
ある。この図を用いて製造工程に従い説明する。まず絶
縁基板１上にポリシリコンまたはアモルファスシリコン
の薄膜２をデポジットし図のようにパターニングする。
この薄膜はＴＦＴのチャネル部及びソース・ドレイン電
極、そして容量を作り込むための電極となる。次にゲー
ト絶縁膜３を形成し、その上にゲート電極も兼ねる走査
線４を形成する。その材料としてはポリシリコンＴＦＴ
の場合にはポリシリコンや高融点金属が、アモルファス
シリコンＴＦＴの場合には通常の金属や透明導電膜等が
用いられている。この上に層間絶縁膜５をデポジット
し、コンタクトホールを開ロし、画素電極６及びデータ
線７を形成したものがアクティブマトリクス基板であ
る。この基板と数μｍの空間を介して、共通電極を有す
るもう一つの基板を対向させ、この空間に液晶を封入し
たものがアクティブマトリクスパネルである。
クスパネルの平面図であり、同図（ｂ）及び（ｃ）はそ
れぞれ同図（ａ）のＡーＢ及びＣ一Ｄにおける断面図で
ある。この図を用いて製造工程に従い説明する。まず絶
縁基板１上にポリシリコンまたはアモルファスシリコン
の薄膜２をデポジットし図のようにパターニングする。
この薄膜はＴＦＴのチャネル部及びソース・ドレイン電
極、そして容量を作り込むための電極となる。次にゲー
ト絶縁膜３を形成し、その上にゲート電極も兼ねる走査
線４を形成する。その材料としてはポリシリコンＴＦＴ
の場合にはポリシリコンや高融点金属が、アモルファス
シリコンＴＦＴの場合には通常の金属や透明導電膜等が
用いられている。この上に層間絶縁膜５をデポジット
し、コンタクトホールを開ロし、画素電極６及びデータ
線７を形成したものがアクティブマトリクス基板であ
る。この基板と数μｍの空間を介して、共通電極を有す
るもう一つの基板を対向させ、この空間に液晶を封入し
たものがアクティブマトリクスパネルである。
【０００９】図３は、Ｎ型のＭＯＳキャパシタのゲート
電圧依存性を示したものである。ゲート電圧ＶG がしき
い値電圧Ｖｔｈを越えると容量は増大しＣO となりしき
い値電圧以下では重なり容量Ｃgso なる。従ってＶG ＞
Ｖｔｈの領域でＭＯＳ容量を使うことが望ましいが、本
参考例においては図１（Ｃ）の前段の走査線４の下に作
り込んだＭＯＳ容量はＴＦＴと同じ導電型であり、例え
ばＮ型の場合にはＴＦＴがＯＦＦしている通常の状態で
はＶG ＜ＶｔｈであるためにＣgso のみの容量となる。
しかし、ゲート膜の厚さは液晶の封入される空間に対し
て十分薄いため、単位面績あたりの容量が大きくなり図
１（ａ）に示すようなパターンの重なり容量Ｃgso のみ
でも、画素電極６によって駆動される液晶の容量の３０
〜５０％程度の容量となる。このＭＯＳ容量は液晶の容
量と並列に付加されるため、見かけ上液晶の時定数が増
大し、表示性能が大巾に向上する。これを図４を用いて
説明する。この図はアクティブマトリクスパネルの各部
の電位を示す図であり、横軸に時刻、縦軸に電位をとっ
てある。周知のように、ＮＴＳＣのビデオ信号はインタ
ーレースされた２つのフィールド、すなわち奇数フィー
ルドと偶数フィールドによって１フレームが構成され１
つの画面が完成される。液晶は交流駆動しなくてはなら
ないため、データ線の信号は４２のように交流反転させ
たものを用いる。４１は走査線の信号であり、Ｎチャネ
ルのＴＦＴで駆動する場合にはこのようなパルスが必要
となる。４４及び４５はそれそれ従来例と本発明の実施
例における画素電極の電位であり、４３は共通電極の電
位である。この共通電極と画素電極の間の電位差が液晶
に印加される電圧である。時刻ｔ0から時刻ｔ3までを奇
数フィールド、時刻ｔ3からｔ6 までを偶数フィールド
とすると、まず奇数フィールドにおいて時刻ｔ1 におい
てＴＦＴがＯＮし、画素電極にデータ線の信号が書き込
まれ、時刻ｔ2 においてＴＦＴがＯＦＦするとある時定
数で画素電極電位は共通電極電位に向かって放電する。
同様に偶数フィールドにおいても、時刻ｔ4 においてＴ
ＦＴがＯＮし、画素電極にデータ線の信号が書き込ま
れ、時刻ｔ5においてＴＦＴがＯＦＦすると画素電極電
位は共通電極電位に向かって放電していく。斜線で示し
た部分は本実施において液晶に印加される電圧であり、
従来例に比べて時定数が長くなったこととより、より大
きな電圧を印加することがてきることがわかる。このた
めコン卜ラスト比が増大する。また、ＭＯＳ容量とＴＦ
Ｔのドレイン電極との間の配線部は図１（ａ）のように
データ線と画素電極の間に配置することにより、このす
き間からもれる光を遮断する働きもあるため、コントラ
スト比を増大させるとともに、画像のきれがよくなる。
さらに、温度の変化に対して液晶の時定数が多少変動し
ても、付加したＭＯＳ容量は変化しないため図３の斜線
部の面積はあまり変動しない。すなわち、広い温度範囲
で再現性のよい表示画面を得ることがてきる。その上、
フリッカーも従来例に対して３〜５ｄＢ下がることが出
願人の実験で確かめられた。これは奇数フィールドと偶
数フィールドでのＴＦＴの書き込み及び保持における非
対称な動作の影響をうけにくくなるためである。
電圧依存性を示したものである。ゲート電圧ＶG がしき
い値電圧Ｖｔｈを越えると容量は増大しＣO となりしき
い値電圧以下では重なり容量Ｃgso なる。従ってＶG ＞
Ｖｔｈの領域でＭＯＳ容量を使うことが望ましいが、本
参考例においては図１（Ｃ）の前段の走査線４の下に作
り込んだＭＯＳ容量はＴＦＴと同じ導電型であり、例え
ばＮ型の場合にはＴＦＴがＯＦＦしている通常の状態で
はＶG ＜ＶｔｈであるためにＣgso のみの容量となる。
しかし、ゲート膜の厚さは液晶の封入される空間に対し
て十分薄いため、単位面績あたりの容量が大きくなり図
１（ａ）に示すようなパターンの重なり容量Ｃgso のみ
でも、画素電極６によって駆動される液晶の容量の３０
〜５０％程度の容量となる。このＭＯＳ容量は液晶の容
量と並列に付加されるため、見かけ上液晶の時定数が増
大し、表示性能が大巾に向上する。これを図４を用いて
説明する。この図はアクティブマトリクスパネルの各部
の電位を示す図であり、横軸に時刻、縦軸に電位をとっ
てある。周知のように、ＮＴＳＣのビデオ信号はインタ
ーレースされた２つのフィールド、すなわち奇数フィー
ルドと偶数フィールドによって１フレームが構成され１
つの画面が完成される。液晶は交流駆動しなくてはなら
ないため、データ線の信号は４２のように交流反転させ
たものを用いる。４１は走査線の信号であり、Ｎチャネ
ルのＴＦＴで駆動する場合にはこのようなパルスが必要
となる。４４及び４５はそれそれ従来例と本発明の実施
例における画素電極の電位であり、４３は共通電極の電
位である。この共通電極と画素電極の間の電位差が液晶
に印加される電圧である。時刻ｔ0から時刻ｔ3までを奇
数フィールド、時刻ｔ3からｔ6 までを偶数フィールド
とすると、まず奇数フィールドにおいて時刻ｔ1 におい
てＴＦＴがＯＮし、画素電極にデータ線の信号が書き込
まれ、時刻ｔ2 においてＴＦＴがＯＦＦするとある時定
数で画素電極電位は共通電極電位に向かって放電する。
同様に偶数フィールドにおいても、時刻ｔ4 においてＴ
ＦＴがＯＮし、画素電極にデータ線の信号が書き込ま
れ、時刻ｔ5においてＴＦＴがＯＦＦすると画素電極電
位は共通電極電位に向かって放電していく。斜線で示し
た部分は本実施において液晶に印加される電圧であり、
従来例に比べて時定数が長くなったこととより、より大
きな電圧を印加することがてきることがわかる。このた
めコン卜ラスト比が増大する。また、ＭＯＳ容量とＴＦ
Ｔのドレイン電極との間の配線部は図１（ａ）のように
データ線と画素電極の間に配置することにより、このす
き間からもれる光を遮断する働きもあるため、コントラ
スト比を増大させるとともに、画像のきれがよくなる。
さらに、温度の変化に対して液晶の時定数が多少変動し
ても、付加したＭＯＳ容量は変化しないため図３の斜線
部の面積はあまり変動しない。すなわち、広い温度範囲
で再現性のよい表示画面を得ることがてきる。その上、
フリッカーも従来例に対して３〜５ｄＢ下がることが出
願人の実験で確かめられた。これは奇数フィールドと偶
数フィールドでのＴＦＴの書き込み及び保持における非
対称な動作の影響をうけにくくなるためである。
【００１０】〔実施例〕 図５（ａ）は本発明の実施例におけるアクティグマトリ
クスパネルの平面図であり、同図（ｂ）及び（ｃ）はそ
れぞれ同図（ａ）のＡーＢ及びＣ一Ｄにおける断面図で
もる。このアクティグマトリクスパネルは第１の参考例
と全く同じ工程を用いて製造することができる。６１〜
６７はそれぞれ図１の１〜７に対応しており、６１は絶
縁基板、６２はポリシリコンまたはアモルファスシリコ
ンの薄膜、６３はゲート絶縁膜、６４は走査線、６５は
層間絶縁膜、６６は画素電極、６７はデータ線である。
透過型の場合は、６６の画素電極には透明導電膜を用
い、６７のデータ線には画素電極と同じ透明導電膜また
は金属の薄膜を用いる。
クスパネルの平面図であり、同図（ｂ）及び（ｃ）はそ
れぞれ同図（ａ）のＡーＢ及びＣ一Ｄにおける断面図で
もる。このアクティグマトリクスパネルは第１の参考例
と全く同じ工程を用いて製造することができる。６１〜
６７はそれぞれ図１の１〜７に対応しており、６１は絶
縁基板、６２はポリシリコンまたはアモルファスシリコ
ンの薄膜、６３はゲート絶縁膜、６４は走査線、６５は
層間絶縁膜、６６は画素電極、６７はデータ線である。
透過型の場合は、６６の画素電極には透明導電膜を用
い、６７のデータ線には画素電極と同じ透明導電膜また
は金属の薄膜を用いる。
【００１１】本実施例においては第１の参考例と同じ
く、前段の走査線６４の下にＴＦＴと同じ導電型のＭＯ
Ｓ容量を作り込んであるため、ＴＦＴがＯＦＦしている
通常の状態では重なり容量のみが有効である。しかし、
本実施例においては、走査線６４が図５（ａ）のように
データ線と平行につき出た形状となっており、この部分
にもＭ０Ｓ容量を作り込むことがてきるため、第１の実
施例の約２倍の容量を付加することがてきる。したがっ
てより広い温度範囲で、よりコントラスト比が大きくフ
リッカーの少ない高品質な表示画面を得ることがてき
る。しかも、図５（ａ）のように画素電極とデータ線の
すき間を覆うようにＭ０Ｓ容量を作り込むことにより、
このすき間からもれる光を遮断することができ、コント
ラスト比の増大に寄与する。
く、前段の走査線６４の下にＴＦＴと同じ導電型のＭＯ
Ｓ容量を作り込んであるため、ＴＦＴがＯＦＦしている
通常の状態では重なり容量のみが有効である。しかし、
本実施例においては、走査線６４が図５（ａ）のように
データ線と平行につき出た形状となっており、この部分
にもＭ０Ｓ容量を作り込むことがてきるため、第１の実
施例の約２倍の容量を付加することがてきる。したがっ
てより広い温度範囲で、よりコントラスト比が大きくフ
リッカーの少ない高品質な表示画面を得ることがてき
る。しかも、図５（ａ）のように画素電極とデータ線の
すき間を覆うようにＭ０Ｓ容量を作り込むことにより、
このすき間からもれる光を遮断することができ、コント
ラスト比の増大に寄与する。
【００１２】〔参考例２〕 図６（ａ）は本発明の第２の参考例におけるアクティブ
マトリクスパネルの平面図であり、同図（ｂ）及び
（ｃ）はそれぞれ同図（ａ）のＡーＢ及びＣ一Ｄにおけ
る断面図である。本参考例は第１の参考例および本発明
の実施例とは異なり、ＴＦＴと異なる導電型のＭＯＳ容
量を作り込む。例えば、ＣＭＯＳ型のドラィバ一を内蔵
したアクティブマトリクスパネルなどには有効である。
マトリクスパネルの平面図であり、同図（ｂ）及び
（ｃ）はそれぞれ同図（ａ）のＡーＢ及びＣ一Ｄにおけ
る断面図である。本参考例は第１の参考例および本発明
の実施例とは異なり、ＴＦＴと異なる導電型のＭＯＳ容
量を作り込む。例えば、ＣＭＯＳ型のドラィバ一を内蔵
したアクティブマトリクスパネルなどには有効である。
【００１３】図６を用いて本参考例のアクティブマトリ
クスパネルの構造を説明する。まず絶縁基板８１上にポ
リシリコンまたはアモルファスシリコン薄膜８２及び８
８をデポジットし図のようにパターニングする。８２は
ＴＦＴのチャネル部及びソースドレィン電極となり、８
８はＭ０Ｓ容量を作り込むための電極となる。次にゲー
ト絶縁膜８３を形成し、その上にゲート電極を兼ねる走
査線８４を形成する。その後選択的にイオン注入を行な
い、８２をＮチャネルＴＦＴとし、８８をＰチャネルの
ＭＯＳキャパシタとする。以後の工程は参考例１と同じ
で、８５は層間絶縁膜、８６は画素電極、８７はデータ
線である。
クスパネルの構造を説明する。まず絶縁基板８１上にポ
リシリコンまたはアモルファスシリコン薄膜８２及び８
８をデポジットし図のようにパターニングする。８２は
ＴＦＴのチャネル部及びソースドレィン電極となり、８
８はＭ０Ｓ容量を作り込むための電極となる。次にゲー
ト絶縁膜８３を形成し、その上にゲート電極を兼ねる走
査線８４を形成する。その後選択的にイオン注入を行な
い、８２をＮチャネルＴＦＴとし、８８をＰチャネルの
ＭＯＳキャパシタとする。以後の工程は参考例１と同じ
で、８５は層間絶縁膜、８６は画素電極、８７はデータ
線である。
【００１４】本参考例においてはＴＦＴとＭＯＳ容量の
導電型が異なっている。ＰチャネルのＭＯＳキャパシタ
のゲート電圧依存性は図３のＮチャネルの場合と対称
で、ＶG ＜ＶｔｈでＣO ，ＶG ＞ＶｔｈでＣgso とな
る。従ってＴＦＴのＯＦＦする通常の状態では、ＶG ＜
Ｖｔｈであるから、電極８８と走査線８４の重なっな面
積がすべて容量の電極として働き、本来のＭＯＳ容量Ｃ
O が付加されることになる。この容量の大きさは、画素
電極８６によって駆動される液晶の容量の１００〜２０
％程度となり、第１や第２の実施例に比べてはるかに大
きい。従ってその効果も大きくなる。また、前段の走査
線が選択される期間は、ＭＯＳ容量はＯＦＦして重なり
容量Ｃｇｓｏのみとなるにめ、走査線の波形をなまらせ
ることもなく、容量を付加したことによって駆動状態は
変化しない。
導電型が異なっている。ＰチャネルのＭＯＳキャパシタ
のゲート電圧依存性は図３のＮチャネルの場合と対称
で、ＶG ＜ＶｔｈでＣO ，ＶG ＞ＶｔｈでＣgso とな
る。従ってＴＦＴのＯＦＦする通常の状態では、ＶG ＜
Ｖｔｈであるから、電極８８と走査線８４の重なっな面
積がすべて容量の電極として働き、本来のＭＯＳ容量Ｃ
O が付加されることになる。この容量の大きさは、画素
電極８６によって駆動される液晶の容量の１００〜２０
％程度となり、第１や第２の実施例に比べてはるかに大
きい。従ってその効果も大きくなる。また、前段の走査
線が選択される期間は、ＭＯＳ容量はＯＦＦして重なり
容量Ｃｇｓｏのみとなるにめ、走査線の波形をなまらせ
ることもなく、容量を付加したことによって駆動状態は
変化しない。
【００１５】
【発明の効果】以上述べたように、ゲート線が画素電極
とデータ線との隙間を覆うように形成されているため、
隙間から漏れる光を遮断することができ、コントラスト
比の高い高画質を提供することができる。
とデータ線との隙間を覆うように形成されているため、
隙間から漏れる光を遮断することができ、コントラスト
比の高い高画質を提供することができる。
【図１】（ａ）は第１参考例のアクティブマトリクスパ
ネルの構造を示す平面図、（ｂ），（ｃ）はその断面
図。
ネルの構造を示す平面図、（ｂ），（ｃ）はその断面
図。
【図２】従来のアクティブマトリクスパネルの構造を示
す平面図。
す平面図。
【図３】ＮチャネルのＭＯＳ容量のゲート電圧依存性を
示す図。
示す図。
【図４】アクティブマトリクスパネルの各部の電位を示
す図。
す図。
【図５】（ａ）は本発明の実施例のアクティブマトリク
スパネルの構造を示す平面図、（ｂ）、（ｃ）はその断
面図。
スパネルの構造を示す平面図、（ｂ）、（ｃ）はその断
面図。
【図６】（ａ）は第２参考例のアクティブマトリクスパ
ネルの構造を示す平面図、（ｂ）、（ｃ）はその断面
図。
ネルの構造を示す平面図、（ｂ）、（ｃ）はその断面
図。
２，６２，８２・・・ポリシリコンまたはアモルファス
シリコン薄膜 ３，６３，８３・・・ゲート絶縁膜 ４，６４，８４・・・走査線
シリコン薄膜 ３，６３，８３・・・ゲート絶縁膜 ４，６４，８４・・・走査線
Claims (2)
- 【請求項１】 一対の基板間に液晶が封入され、該基板
の一方の基板上には、複数のゲート線と、該複数のゲー
ト線と交差してなる複数のデータ線と、該複数のゲート
線と該複数のデータ線に接続された薄膜トランジスタ
と、該薄膜トランジスタに接続された画素電極を有して
なるアクティブマトリクスパネルにおいて、 当該薄膜トランジスタに接続されるゲート線に対して隣
りのゲート線は当該薄膜トランジスタに接続される該画
素電極と該画素電極に沿って形成される該データ線との
間隙に沿って延在し、延在された該隣りのゲート線は該
画素電極及び／または該データ線と第１絶縁膜を介して
重なるように形成されてなることを特徴とするアクティ
ブマトリクスパネル。 - 【請求項２】該薄膜トランジスタのソース及びドレイン
領域はシリコン層からなり、該ドレイン領域となるシリ
コン層は該画素電極と該画素電極に沿って形成される該
データ線との間隙に沿って延在し、延在された該シリコ
ン層は延在された該隣りのゲート線との間に第２絶縁膜
を介して重なるように形成されてなることを特徴とする
請求項第１項記載のアクティブマトリクスパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23270795A JP2626638B2 (ja) | 1995-09-11 | 1995-09-11 | アクティブマトリクスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23270795A JP2626638B2 (ja) | 1995-09-11 | 1995-09-11 | アクティブマトリクスパネル |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215418A Division JPH0823640B2 (ja) | 1986-09-12 | 1986-09-12 | 液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16258096A Division JP2626650B2 (ja) | 1996-06-24 | 1996-06-24 | アクティブマトリクスパネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08101406A JPH08101406A (ja) | 1996-04-16 |
| JP2626638B2 true JP2626638B2 (ja) | 1997-07-02 |
Family
ID=16943526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23270795A Expired - Lifetime JP2626638B2 (ja) | 1995-09-11 | 1995-09-11 | アクティブマトリクスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626638B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100740927B1 (ko) * | 1999-12-07 | 2007-07-19 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 |
-
1995
- 1995-09-11 JP JP23270795A patent/JP2626638B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08101406A (ja) | 1996-04-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
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