JPS61191073A - 様々な並置形誘電体及びドーピング法による２つのｍｏｓ構造の形成法とこの方法により得られたフレーム転送マトリツクス - Google Patents
様々な並置形誘電体及びドーピング法による２つのｍｏｓ構造の形成法とこの方法により得られたフレーム転送マトリツクスInfo
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- JPS61191073A JPS61191073A JP61032675A JP3267586A JPS61191073A JP S61191073 A JPS61191073 A JP S61191073A JP 61032675 A JP61032675 A JP 61032675A JP 3267586 A JP3267586 A JP 3267586A JP S61191073 A JPS61191073 A JP S61191073A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は様々な並置形銹電体と半導体基板への様々なド
ーピング法により２つのＭＯＳＩＩＩｌＩ造を形成し、
基板の表面にチャネルが配置された領域と、基板の実体
内にチャネルが配置された領域と、この方法により得ら
れたフレーム転送マトリックスとを種々の方法で絶縁す
るための方法に係る。本発明はこの方法により得られた
フレーム転送マトリックスにも係る。
ーピング法により２つのＭＯＳＩＩＩｌＩ造を形成し、
基板の表面にチャネルが配置された領域と、基板の実体
内にチャネルが配置された領域と、この方法により得ら
れたフレーム転送マトリックスとを種々の方法で絶縁す
るための方法に係る。本発明はこの方法により得られた
フレーム転送マトリックスにも係る。
先行技術の説明
ゲート電極と電荷移動デフ９イス内のその基板との間の
良好な絶縁を得るため、ゲートと基板との間に、基板と
接触する二酸化ケイ素の第１層と、この第１層を櫟う窒
化ケイ素の第２層とを含む２重の誘電層を配置すること
が知られている。
良好な絶縁を得るため、ゲートと基板との間に、基板と
接触する二酸化ケイ素の第１層と、この第１層を櫟う窒
化ケイ素の第２層とを含む２重の誘電層を配置すること
が知られている。
このチャネルが表面上に位置している基板領域と、チャ
ネルが基板実体内に位置している領域の両方とを覆う２
重誘電層は、このようにして構成された回路の電子的挙
動に変化をもたらし、さらにより特定的には、電荷移動
電子光学的半導体デ・ζイス内において、しきい値内の
変化と、これらのデバイスを構成するＭＯＳトランジス
タの導通特性の変化とをうながし、これらのデ、ｓイス
の正確な作動に不利に働く。
ネルが基板実体内に位置している領域の両方とを覆う２
重誘電層は、このようにして構成された回路の電子的挙
動に変化をもたらし、さらにより特定的には、電荷移動
電子光学的半導体デ・ζイス内において、しきい値内の
変化と、これらのデバイスを構成するＭＯＳトランジス
タの導通特性の変化とをうながし、これらのデ、ｓイス
の正確な作動に不利に働く。
これらの障害を克服する一つの方法は、基板上で、チャ
ネルが表面上に位置する領域と向きあわせに単１の酸化
物層と、チャネルが実体内に形成される基板領域内には
２重の酸化物層を形成し、電荷移動電子光学的回路のた
め、これらの回路の最大部分を２重層が覆うという利点
をもたせることであろう。
ネルが表面上に位置する領域と向きあわせに単１の酸化
物層と、チャネルが実体内に形成される基板領域内には
２重の酸化物層を形成し、電荷移動電子光学的回路のた
め、これらの回路の最大部分を２重層が覆うという利点
をもたせることであろう。
しかし、単１及び２重層とゲート又はこれらと結合する
電極との間に遷移領域を位置決めする精度は、この方法
ではホトリソグラフィ装置の精度に全く左右され、従っ
てこの方法は経費がかさみ、大量生産には不向きである
。
電極との間に遷移領域を位置決めする精度は、この方法
ではホトリソグラフィ装置の精度に全く左右され、従っ
てこの方法は経費がかさみ、大量生産には不向きである
。
本発明の要約
本発明の目的は、上に指摘した欠点を是正することであ
る。
る。
このため本発明は、半導体基板の表面上にチャネルが配
置されている領域と、基板実体内ζζチャネルが配置さ
れている領域とを様々な方法で絶縁するため、様々な並
置形誘電体と半導体基板上への様々なドーピング法とに
より２つのＭＯＳ構造を形成する方法であって、基板表
面上に第１の酸化ケイ素層を形成し、次に第１層の上に
第２の窒化ケイ素層を形成し、第１窓を形成して絶縁領
域の範囲を定めるため第２窒化ケイ素層をホトリングラ
フィによってエッチし、厚い絶縁酸化物を酸化物及び窒
化物の２重層との自己整列により窓の内側に成長させ、
この酸化ケイ素と窒化ケイ素の２重層を第１の誘電体を
形成する第３の酸化ケイ素層と交替させ、ドープされた
ケイ素によ多形成される材料の第４層を堆積させ、この
第４層内番ζ第２の窓をエッチしてこのようにして形成
されたマスクを用いて基板笑体内に導通路領域の範囲を
定めるためとし、第２窓と厚い酸化物とによ多範囲を定
められた基板表面を露出させ、第２窓を介して基板ヘド
ープし、このドープされたケイ素層及び基板露出層の上
に二酸化ケイ素及び窒化ケイ素の２重層を＃纜し次にＱ
Ｌｆｌ、させ、第２窓を得るためマスクとして役立つ第
４の１−プされたケイ素層上の二酸化ケイ素及び窒化ケ
イ素の２重層を除去し、第４のドープされたケイ素層上
に第５ケイ素層を堆積し、第２窓を覆う二酸化ケイ素及
び窒化ケイ素の残りの２重層の上にも第５ケイ素層を堆
積させ、そして第５のドープされたケイ素層及びケイ素
層をゲートを形成するためにエッチすることにより成る
方法に係る。
置されている領域と、基板実体内ζζチャネルが配置さ
れている領域とを様々な方法で絶縁するため、様々な並
置形誘電体と半導体基板上への様々なドーピング法とに
より２つのＭＯＳ構造を形成する方法であって、基板表
面上に第１の酸化ケイ素層を形成し、次に第１層の上に
第２の窒化ケイ素層を形成し、第１窓を形成して絶縁領
域の範囲を定めるため第２窒化ケイ素層をホトリングラ
フィによってエッチし、厚い絶縁酸化物を酸化物及び窒
化物の２重層との自己整列により窓の内側に成長させ、
この酸化ケイ素と窒化ケイ素の２重層を第１の誘電体を
形成する第３の酸化ケイ素層と交替させ、ドープされた
ケイ素によ多形成される材料の第４層を堆積させ、この
第４層内番ζ第２の窓をエッチしてこのようにして形成
されたマスクを用いて基板笑体内に導通路領域の範囲を
定めるためとし、第２窓と厚い酸化物とによ多範囲を定
められた基板表面を露出させ、第２窓を介して基板ヘド
ープし、このドープされたケイ素層及び基板露出層の上
に二酸化ケイ素及び窒化ケイ素の２重層を＃纜し次にＱ
Ｌｆｌ、させ、第２窓を得るためマスクとして役立つ第
４の１−プされたケイ素層上の二酸化ケイ素及び窒化ケ
イ素の２重層を除去し、第４のドープされたケイ素層上
に第５ケイ素層を堆積し、第２窓を覆う二酸化ケイ素及
び窒化ケイ素の残りの２重層の上にも第５ケイ素層を堆
積させ、そして第５のドープされたケイ素層及びケイ素
層をゲートを形成するためにエッチすることにより成る
方法に係る。
好ましい具体例
第１図に示す本発明方法の第１段階は、基板１の上面ｉ
ζ第１の酸化ケイ素層２を形成し、次にこの第１層の上
に第２の窒化ケイ素層３を形成し、さらに最後にマスク
５を用いてホトリソグラフィエツチングにより窓４を形
成し、この窓を介して、窓４＃こ向き合う基板内の実体
内の領域６にホウ素粒子を注入し、回路の活性領域の絶
縁をはかる。
ζ第１の酸化ケイ素層２を形成し、次にこの第１層の上
に第２の窒化ケイ素層３を形成し、さらに最後にマスク
５を用いてホトリソグラフィエツチングにより窓４を形
成し、この窓を介して、窓４＃こ向き合う基板内の実体
内の領域６にホウ素粒子を注入し、回路の活性領域の絶
縁をはかる。
第２図に示す次の工程では、厚い絶縁酸化物を基板１上
の窓４によ多範囲を定められた領域内に成長させる。酸
化ケイ素２及び窒化ケイ１３の２重層は第３図の工程で
除去され、単１層を形成するためもうひとつ別の酸化ケ
イ素層８と交換される。第５図の工程では単１層８の上
に例えばリンを１−プした薄いケイ素層９が堆積され、
次に基板１の実体内の窓１０に対向して位置する領域ｌ
ｌ内に導通路区域の範囲を定めるように単１層８部分が
ホトリソグラフィによりエツチされる。第６図の工程で
は、基板１０表面は窓１０内において窓１０に対向する
実体領域ｌｌ内にたとえばヒ素の注入を可能にするため
露出されている。第７図に示す次の工程では、シリカ及
び窒化ケイ素の２重層がリンをドープしたケイ素層９及
び窓１０の上に形成され、また良質の誘電体を形成する
ため酸化される。第８図の工程では、ドープされたケイ
素層９の上の酸化物及び窒化物２重層１２及び域の上に
配置されたマスクを用いてホトリソグラフィエツチング
が実施される。最後に、第９図に示す工程では、ドープ
されたケイ素堆積層１５が先に述ぺた層の全体にわたり
形成され、第１０図の工程で酸化物及び窒化物２重層１
２．１３と単１酸化物層８０間の遷移区域上にゲート１
５を形成する。
の窓４によ多範囲を定められた領域内に成長させる。酸
化ケイ素２及び窒化ケイ１３の２重層は第３図の工程で
除去され、単１層を形成するためもうひとつ別の酸化ケ
イ素層８と交換される。第５図の工程では単１層８の上
に例えばリンを１−プした薄いケイ素層９が堆積され、
次に基板１の実体内の窓１０に対向して位置する領域ｌ
ｌ内に導通路区域の範囲を定めるように単１層８部分が
ホトリソグラフィによりエツチされる。第６図の工程で
は、基板１０表面は窓１０内において窓１０に対向する
実体領域ｌｌ内にたとえばヒ素の注入を可能にするため
露出されている。第７図に示す次の工程では、シリカ及
び窒化ケイ素の２重層がリンをドープしたケイ素層９及
び窓１０の上に形成され、また良質の誘電体を形成する
ため酸化される。第８図の工程では、ドープされたケイ
素層９の上の酸化物及び窒化物２重層１２及び域の上に
配置されたマスクを用いてホトリソグラフィエツチング
が実施される。最後に、第９図に示す工程では、ドープ
されたケイ素堆積層１５が先に述ぺた層の全体にわたり
形成され、第１０図の工程で酸化物及び窒化物２重層１
２．１３と単１酸化物層８０間の遷移区域上にゲート１
５を形成する。
以上説明した方法は、ゲートが単１及び２重酸化物層の
範囲を定める遷移区域上〈エッチされることを可能にし
、このゲートは２つのケイ素堆積層によって形成される
。この同じ方法は、２つのケイ素ゲートレベルをもつ回
路のために使用してもよい。このためＫは、ゲートの形
成のために留保された部分において、第７図に示すよう
に、 ２重層によって薄いケイ素が覆われたままであ
ってもよい。ゲートレベル１はこの配置にしたがってエ
ッチされる。このように露出させ是窒化物上のゲートレ
ベル間の絶縁酸化物は構造を変えない。
範囲を定める遷移区域上〈エッチされることを可能にし
、このゲートは２つのケイ素堆積層によって形成される
。この同じ方法は、２つのケイ素ゲートレベルをもつ回
路のために使用してもよい。このためＫは、ゲートの形
成のために留保された部分において、第７図に示すよう
に、 ２重層によって薄いケイ素が覆われたままであ
ってもよい。ゲートレベル１はこの配置にしたがってエ
ッチされる。このように露出させ是窒化物上のゲートレ
ベル間の絶縁酸化物は構造を変えない。
２重層は第８図に示したと同じ条件を得るためホトリソ
グラフィエツチングにより除去されて本よいが、但し第
２ゲートレベルは第ルベルに代ワる。
グラフィエツチングにより除去されて本よいが、但し第
２ゲートレベルは第ルベルに代ワる。
以上説明した本発明方法はまた、単１及び２重層間の遷
移区域に自己整列したゲートを得るためにも、あるいに
単１及び２重層の両方とも誘電体が混合されたゲートを
得るためＫも適用することができる。第一の場合は先に
説明した本発明方法が適用可能であるが、但しゲートの
位置決めだけが異なっておシ、このような位置決めは、
この場合では第１１図に示されるような自己整列区域を
定める薄いシリコン層９の第１堆積層の上に定められる
。第二の場合もやはプ同じ方法だが、但し第１０図に示
すように位置決めは異なる。シリカ及び窒化ケイ素２重
層を形成するまでに薄いケイ素層９を保存しておくか否
かという単純な事実が、の形成に応用した１具体例につ
いて第１２図から第１５図を参照して以下に説明する。
移区域に自己整列したゲートを得るためにも、あるいに
単１及び２重層の両方とも誘電体が混合されたゲートを
得るためＫも適用することができる。第一の場合は先に
説明した本発明方法が適用可能であるが、但しゲートの
位置決めだけが異なっておシ、このような位置決めは、
この場合では第１１図に示されるような自己整列区域を
定める薄いシリコン層９の第１堆積層の上に定められる
。第二の場合もやはプ同じ方法だが、但し第１０図に示
すように位置決めは異なる。シリカ及び窒化ケイ素２重
層を形成するまでに薄いケイ素層９を保存しておくか否
かという単純な事実が、の形成に応用した１具体例につ
いて第１２図から第１５図を参照して以下に説明する。
フレーム転送マ） ＩＪラックス防眩装置では、装置を
形成する電荷移動マトリックスの各絵素を形成する２つ
のゲートの１つから１つのダイオードが形成される。
形成する電荷移動マトリックスの各絵素を形成する２つ
のゲートの１つから１つのダイオードが形成される。
基板内への逆不純物の非注入による電位障壁は、このダ
イオードを電荷の移動に役立つ貯留容量から分離する移
動区域を形成し、そして余分の電荷はこのように形成さ
れたダイオードによって除去され、これは常時的に行わ
れる。フレーム転送マトリックスを形成するゲートの１
つは、基板表面にチャネルが位置する領域の上に部分的
に位置する。この領域は、チャネルが実体内に位置する
領域から余分の電荷を除去するコレクションダイオ−ｒ
を分離する。本発明方法はこの装置が第１２図〜第１５
図に示す方法で形成されることを可能とする。第１２図
では、チャネルが表面上に位置している基板１の領域を
絶縁するため誘電体として働くゲート酸化物８を形成し
た後、薄いケイ素層９が堆積され、次にエッチされる。
イオードを電荷の移動に役立つ貯留容量から分離する移
動区域を形成し、そして余分の電荷はこのように形成さ
れたダイオードによって除去され、これは常時的に行わ
れる。フレーム転送マトリックスを形成するゲートの１
つは、基板表面にチャネルが位置する領域の上に部分的
に位置する。この領域は、チャネルが実体内に位置する
領域から余分の電荷を除去するコレクションダイオ−ｒ
を分離する。本発明方法はこの装置が第１２図〜第１５
図に示す方法で形成されることを可能とする。第１２図
では、チャネルが表面上に位置している基板１の領域を
絶縁するため誘電体として働くゲート酸化物８を形成し
た後、薄いケイ素層９が堆積され、次にエッチされる。
このようなエツチングは、コレクションダイオードを形
成するべき領域１６、チャネルが基板１０表面に配置さ
れる領域１７、及びチャネルが基板１内部の実体内に配
置される領域１８の範囲を定める。第１３図に示す次の
工程では、基板はこのようにして形成された窓内で露出
され、シリカ及び窒化ケイ素２重層１２．１３は、チャ
ネルが実体内に配置される部分の上に誘電体を形成する
べく堆積される。
成するべき領域１６、チャネルが基板１０表面に配置さ
れる領域１７、及びチャネルが基板１内部の実体内に配
置される領域１８の範囲を定める。第１３図に示す次の
工程では、基板はこのようにして形成された窓内で露出
され、シリカ及び窒化ケイ素２重層１２．１３は、チャ
ネルが実体内に配置される部分の上に誘電体を形成する
べく堆積される。
シリカ及び窒化ケイ素２重層は、第１４図に示される工
程において基板１７のコレクションダイオードを形成す
るべき部分又は領域を露出するためホトリソグラフィに
よってエッチされる。次にコレクションダイオードが第
１５図の工程でドープされたケイ素１５を堆積すること
Ｋよって形成されるが、この１−プされたケイ素はエツ
チング後、防眩装置のゲートのレベルを形成する。
程において基板１７のコレクションダイオードを形成す
るべき部分又は領域を露出するためホトリソグラフィに
よってエッチされる。次にコレクションダイオードが第
１５図の工程でドープされたケイ素１５を堆積すること
Ｋよって形成されるが、この１−プされたケイ素はエツ
チング後、防眩装置のゲートのレベルを形成する。
第１図から第１０図は本発明方法の様々な段階を示す説
ａＡ図、第１１図は本発明方法の１変形例の説明図、第
１２図から第１５図は本発明方法を用いて得られたフレ
ーム転送マトリックスの防眩装置を形成する九めの原理
図である。 ６・・・ボロン注入層、７，８・・・酸化ケイ素層、９
・・・リンドープケイ素、１２．１３・・・酸化ケイ素
・窒化ケイ素２重層。
ａＡ図、第１１図は本発明方法の１変形例の説明図、第
１２図から第１５図は本発明方法を用いて得られたフレ
ーム転送マトリックスの防眩装置を形成する九めの原理
図である。 ６・・・ボロン注入層、７，８・・・酸化ケイ素層、９
・・・リンドープケイ素、１２．１３・・・酸化ケイ素
・窒化ケイ素２重層。
Claims (6)
- （１）半導体基板の表面上にチャネルが配置されている
領域と、基板実体内にチャネルが配置されている領域と
を様々な方法で絶縁するため、様々な並置形誘電体と半
導体基板上への様々なドーピング法により２つのＭＯＳ
構造を形成する方法であつて、基板表面上に第１の酸化
ケイ素層を形成し、次に第１層上に第２の窒化ケイ素層
を形成し、第１窓を形成して絶縁領域の範囲を定めるた
め第２窒化ケイ素層をホトリソグラフィによつてエッチ
し、厚い絶縁酸化物を酸化物及び窒化物の２重層との自
己整列により窓の内側に成長させ、この酸化ケイ素と窒
化ケイ素の２重層を第１の誘電体を形成する第３の酸化
ケイ素層と交替させ、ドープされたケイ素により形成さ
れる材料の第４層を堆積させ、この第４層内に第２の窓
をエッチしてこのようにして形成されたマスクを用いて
基板実体内に導通路領域の範囲を定めるためとし、第２
窓と厚い酸化物とにより範囲を定められた基板表面を露
出させ、第２窓を介して基板へドープし、このドープさ
れたケイ素層及び基板露出層上に二酸化ケイ素及び窒化
ケイ素の２重層を堆積し次に酸化させ、第２窓を得るた
めマスクとして役立つた第４のドープされたケイ素層上
の二酸化ケイ素及び窒化ケイ素の２重層を除去し、第４
のドープされたケイ素上及び第２窓を覆う二酸化ケイ素
及び窒化ケイ素の残りの２重層上に第５ケイ素層を堆積
させ、そして第５のドープされたケイ素層及びケイ素層
をゲートを形成するためエッチする工程より成る方法。 - （２）さらに遷移領域上での第３の酸化ケイ素層と第２
窓を覆う二酸化ケイ素及び窒化ケイ素２重層との間にゲ
ートを形成するため、第４及び第５ケイ素層をエッチす
ることにある、特許請求の範囲第１項に記載の方法。 - （３）さらに遷移領域上で第３の酸化ケイ素層と第２窓
を覆う二酸化ケイ素及び窒化ケイ素２重層との間に第４
ケイ素層によつて形成される自己整列を保つため、第４
及び第５ケイ素層をエッチすることにある、特許請求の
範囲第１項に記載の方法。 - （４）さらにチャネルが表面上に位置しているゲート又
は電極を得るため、誘電体が単１層によつて形成される
区域の第４ケイ素層及び第５ケイ素層をエツチすること
にある、特許請求の範囲第１項に記載の方法。 - （５）さらにチャンネルが実体内に位置しているゲート
又は電極を得るため、誘電体が二酸化ケイ素及び窒化ケ
イ素２重層によつて形成される区域の第５ケイ素層をエ
ッチすることにある、特許請求の範囲第１項に記載の方
法。 - （６）基板が実体内に第２窓内部においてヒ素又はリン
によりドープされる、特許請求の範囲第５項に記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8502366A FR2577715B1 (fr) | 1985-02-19 | 1985-02-19 | Procede de realisation de deux structures mos a dielectriques juxtaposes differents et dopages differents et matrice a transfert de trame obtenue par ce procede |
| FR8502366 | 1985-02-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61191073A true JPS61191073A (ja) | 1986-08-25 |
Family
ID=9316416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61032675A Pending JPS61191073A (ja) | 1985-02-19 | 1986-02-17 | 様々な並置形誘電体及びドーピング法による２つのｍｏｓ構造の形成法とこの方法により得られたフレーム転送マトリツクス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4648941A (ja) |
| EP (1) | EP0195696B1 (ja) |
| JP (1) | JPS61191073A (ja) |
| DE (1) | DE3664842D1 (ja) |
| FR (1) | FR2577715B1 (ja) |
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|---|---|---|---|---|
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| US4329186A (en) * | 1979-12-20 | 1982-05-11 | Ibm Corporation | Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices |
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-
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- 1986-02-14 EP EP86400320A patent/EP0195696B1/fr not_active Expired
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- 1986-02-17 JP JP61032675A patent/JPS61191073A/ja active Pending
Also Published As
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