JPS5838944B2 - セツゴウソウゲ−トガタデンカイコウカトランジスタ - Google Patents
セツゴウソウゲ−トガタデンカイコウカトランジスタInfo
- Publication number
- JPS5838944B2 JPS5838944B2 JP49050664A JP5066474A JPS5838944B2 JP S5838944 B2 JPS5838944 B2 JP S5838944B2 JP 49050664 A JP49050664 A JP 49050664A JP 5066474 A JP5066474 A JP 5066474A JP S5838944 B2 JPS5838944 B2 JP S5838944B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- voltage
- junction
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合双ゲート型電界効果トランジスタに関する
。
。
電界効果トランジスタ（以下ＦＥＴと呼ぶ）は一般にピ
ンチオフ電圧又はしきい値電圧即ちドレイン電流が流れ
始めるゲート電圧が数■と低く、特に高周波領域に於い
て少い消費電力で高利得を必要とする場合には１ｖ前後
であることも極めて一般的なことである。
ンチオフ電圧又はしきい値電圧即ちドレイン電流が流れ
始めるゲート電圧が数■と低く、特に高周波領域に於い
て少い消費電力で高利得を必要とする場合には１ｖ前後
であることも極めて一般的なことである。
しかしながら回路上自動利得制御（ＡＧＣ）を行う場合
に、大入力に対してピンチオフ電圧の低いＦＥＴの特性
は良好でないことが知られている。
に、大入力に対してピンチオフ電圧の低いＦＥＴの特性
は良好でないことが知られている。
既に真空管においては、リモートカットオフ特性を示す
ような素子が前記の問題を解決しうろことが確認されて
いる。
ような素子が前記の問題を解決しうろことが確認されて
いる。
リモートカットオフ特性を得るにはピンチオフ電圧の異
るＦＥＴを並列接続して用いれば良い。
るＦＥＴを並列接続して用いれば良い。
その例は第１図にＶｇｓ−Ｉｄｓ特性にて示されている
。
。
本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、良好なリモートカットオフ特性
を有し、一段と特性の向上した新規な電界効果トランジ
スタを提供することにある。
従って本発明の目的は、良好なリモートカットオフ特性
を有し、一段と特性の向上した新規な電界効果トランジ
スタを提供することにある。
また高周波用ＦＥＴにおいては帰還容量を十分小さくす
る必要があり、その手段として双ゲート構造を有する各
種のＦＥＴが市販されている。
る必要があり、その手段として双ゲート構造を有する各
種のＦＥＴが市販されている。
具体的には双ゲート型ＦＥＴは第２図に示されるごとき
構造のものである。
構造のものである。
第２図に於いて双ゲート型ＦＥＴはゲート端子Ｇａをソ
ース端子Ｓに短絡して三端子の素子として用いるのが一
般的である。
ース端子Ｓに短絡して三端子の素子として用いるのが一
般的である。
この場合に良好な特性を得るために端子Ｇ１、端子Ｇ２
ノヒンチオフ電圧■ｐ１、ＶＩ）２ ハＶＩ）１−ｒｐ
２なる関係を満足するか又はそれに近い位が好ましい。
ノヒンチオフ電圧■ｐ１、ＶＩ）２ ハＶＩ）１−ｒｐ
２なる関係を満足するか又はそれに近い位が好ましい。
ここで、第２図より理解されるようにＶｐ２はは上部ゲ
ート領域および下部ゲート領域が短絡されている場合の
ピンチオフ電圧であるので上部ゲート領域のみの場合の
ピンチオフ電圧はＶｌ）２の約２倍すなわち■ｐ１の約
４倍になる。
ート領域および下部ゲート領域が短絡されている場合の
ピンチオフ電圧であるので上部ゲート領域のみの場合の
ピンチオフ電圧はＶｌ）２の約２倍すなわち■ｐ１の約
４倍になる。
本発明は以上の事実に着目してなされたものであり、従
って本発明の他の目的は、以上の事実を利用することに
よってリモートカットオフ特性を簡単に得ることができ
る新規な接合双ゲート型電界効果トランジスタを提供す
ることにある。
って本発明の他の目的は、以上の事実を利用することに
よってリモートカットオフ特性を簡単に得ることができ
る新規な接合双ゲート型電界効果トランジスタを提供す
ることにある。
本発明によれば、第１及び第２ゲート領域を有する接合
双ゲート型電界効果トランジスタにおいて、前記第１ゲ
ート領域は所定の接合深さを有する第１の領域部と、該
第１の領域部におけるゲート幅よりも小さくかつその接
合深さも浅い第２の領域部とを有し、前記第２ゲート領
域の接合深ささは前記第２の領域部の接合深さと同じで
あることを特徴とする接合双ゲート型電界効果トランジ
スタが与えられる。
双ゲート型電界効果トランジスタにおいて、前記第１ゲ
ート領域は所定の接合深さを有する第１の領域部と、該
第１の領域部におけるゲート幅よりも小さくかつその接
合深さも浅い第２の領域部とを有し、前記第２ゲート領
域の接合深ささは前記第２の領域部の接合深さと同じで
あることを特徴とする接合双ゲート型電界効果トランジ
スタが与えられる。
次に本発明を添付図面を参照しながらその良好な一実施
例について具体的に説明しよう。
例について具体的に説明しよう。
第１図はピンチオフ電ＥＶｐ１＝ Ｉ Ｖ、ゲート電圧
が零のときのドレイン電流Ｉｄｓｓ ＝ ４． ｍＡな
る第１の素子ＦＥＴＩとピンチオフ電圧Ｖｐｔ ＝ ４
Ｖ、ゲート電圧が零のときのドレイン電流Ｉｄｓｓ’
−１ｍＡなる第２の素子ＦＥＴ２の並列接続した場合に
おける特性曲線と考えてよい。
が零のときのドレイン電流Ｉｄｓｓ ＝ ４． ｍＡな
る第１の素子ＦＥＴＩとピンチオフ電圧Ｖｐｔ ＝ ４
Ｖ、ゲート電圧が零のときのドレイン電流Ｉｄｓｓ’
−１ｍＡなる第２の素子ＦＥＴ２の並列接続した場合に
おける特性曲線と考えてよい。
ＦＥＴＩ及びＦＥＴ２共に双ゲート構造とした場合に、
各々の構造を第３図の如く設計する。
各々の構造を第３図の如く設計する。
つまりＦＥＴＩのゲート端子Ｇ２の領域（ゲート２領域
）による第２のチャンネル領域と、ＦＥＴ２のゲート端
子０１′の領域（ゲート１領域）による第１のチャンネ
ル領域およびゲート端子Ｇ２の領域（ゲート２領域）に
よる第２のチャンネル領域において、それぞれのチャン
ネルの厚さを同じに設計すると、ＦＥＴ２の第１チヤン
ネル領域のピンチオフ電圧Ｖｐ １はＦＥＴＩの第１チ
ヤンネル領域のピンチオフ電圧ｖｐ１の４倍にすること
が可能である。
）による第２のチャンネル領域と、ＦＥＴ２のゲート端
子０１′の領域（ゲート１領域）による第１のチャンネ
ル領域およびゲート端子Ｇ２の領域（ゲート２領域）に
よる第２のチャンネル領域において、それぞれのチャン
ネルの厚さを同じに設計すると、ＦＥＴ２の第１チヤン
ネル領域のピンチオフ電圧Ｖｐ １はＦＥＴＩの第１チ
ヤンネル領域のピンチオフ電圧ｖｐ１の４倍にすること
が可能である。
ＦＥＴ１およびＦＥＴ２の電流は夫々のチャンネル幅Ｗ
およびＷを変えることによって行なう、具体的にはゲー
ト電圧が零のときの電流Ｉｄｓｓはチャンネル幅Ｗおよ
びピンチオフ電圧の２乗ｖ６□に比例するためにＦＥＴ
２のチャンネル幅Ｗは次のように表わされる。
およびＷを変えることによって行なう、具体的にはゲー
ト電圧が零のときの電流Ｉｄｓｓはチャンネル幅Ｗおよ
びピンチオフ電圧の２乗ｖ６□に比例するためにＦＥＴ
２のチャンネル幅Ｗは次のように表わされる。
そこで第１図の特性を得るためにユ１）に具体的数値を
代入すればよい。
代入すればよい。
今Ｖｐｔ／Ｖｐｔ’＝Ｘ、Ｉｄｓｓ’／Ｉｄｓｓ＝１と
すると、 を得る、つまり、第３図のＦＥＴＩに、該ＦＥＴＩのチ
ャンネル幅Ｗに対し％４×Ｗ分だけのチャンネル幅Ｗを
有するＦＥＴ２を並列接続すればよい。
すると、 を得る、つまり、第３図のＦＥＴＩに、該ＦＥＴＩのチ
ャンネル幅Ｗに対し％４×Ｗ分だけのチャンネル幅Ｗを
有するＦＥＴ２を並列接続すればよい。
ＦＥＴ２のゲート端子Ｇ１’の領域およびゲート端子Ｇ
２の領域は同一工程にて形成可能であるから、従来の双
ゲート型ＦＥＴの製造工程に比較して全く工程は増えて
いない。
２の領域は同一工程にて形成可能であるから、従来の双
ゲート型ＦＥＴの製造工程に比較して全く工程は増えて
いない。
つまり本発明によりリモートカットオフ特性の双ゲート
型ＦＥＴが極めてわずかな素子寸法変更と、全〈従来と
同一の工程とによって製造できることになる。
型ＦＥＴが極めてわずかな素子寸法変更と、全〈従来と
同一の工程とによって製造できることになる。
次に具体的な製造工程を第４−１ａ図乃至第４−４図を
参照してＮ−チャンネル型の場合を例として順を追って
簡単に説明しよう。
参照してＮ−チャンネル型の場合を例として順を追って
簡単に説明しよう。
ここで通常のフォトレジスト工程、不純物拡散工程等プ
ロセスの詳細な説明は既知のもａ■るカも省略する。
ロセスの詳細な説明は既知のもａ■るカも省略する。
先づＰ型基板１の表面に部分的にＮ型層２を第４−１ａ
図の如く形成すも次に第４−２ａ図に示される如くＮ型
領域上２にＰ型頭域３を部分的に形成する。
図の如く形成すも次に第４−２ａ図に示される如くＮ型
領域上２にＰ型頭域３を部分的に形成する。
この領域はゲート１領域（第３図に示されたゲート端子
０１′の領域）の主たる部分となる。
０１′の領域）の主たる部分となる。
次いで第４−３ａ図に見られる如くＰ壁領域４および５
をＮ型領域２上に部分的に形成する。
をＮ型領域２上に部分的に形成する。
領域４はゲート２領域（第３図に示されたゲート端子Ｇ
２の領域）となり、領域５はゲート１領域の一部分にな
ってＰ型頭域３と図示の如く接続されている。
２の領域）となり、領域５はゲート１領域の一部分にな
ってＰ型頭域３と図示の如く接続されている。
次にそれぞれ電極形成を行い、第４−４図の如く素子が
完成する。
完成する。
ゲート２領域はＰ壁領域４及び基板１より構成され、そ
のピンチオフ電圧Ｖｐ２は、Ｐ型頭域３によって決めら
れるピンチオフ電圧Ｖｐｌの約２倍になるように制御さ
れる。
のピンチオフ電圧Ｖｐ２は、Ｐ型頭域３によって決めら
れるピンチオフ電圧Ｖｐｌの約２倍になるように制御さ
れる。
この時当然Ｐ型領域５によって決められるピンチオフ電
圧ｖｐ′１はＶｌ）２の約２倍、つまりＶｐｌの約４倍
の値となって良好なリモートカットオフ特性が得られる
。
圧ｖｐ′１はＶｌ）２の約２倍、つまりＶｐｌの約４倍
の値となって良好なリモートカットオフ特性が得られる
。
尚第４−４図ではゲート２領域とソース領域が共通とな
ってソース端子６に接続さ＆Ｐ型領領域３よび５がゲー
ト端子７に、夫々接続されており残の端子８がドレイン
端子となる。
ってソース端子６に接続さ＆Ｐ型領領域３よび５がゲー
ト端子７に、夫々接続されており残の端子８がドレイン
端子となる。
また、この構造の接合型ＦＥＴは、ゲート１となるＰ型
頭域３よりもゲート２となるＰ壁領域４の接合深さが浅
く、Ｐ型頭域５と同じ深さである。
頭域３よりもゲート２となるＰ壁領域４の接合深さが浅
く、Ｐ型頭域５と同じ深さである。
従って、ゲート２の領域４による相互コンダクタンスの
低下という欠点はなく良好な特性が得られる。
低下という欠点はなく良好な特性が得られる。
また、Ｐ型頭域５は領域４と同じ接合深さ、つまり同時
につくられているから、製法工程の増大をまねくことも
ない。
につくられているから、製法工程の増大をまねくことも
ない。
なお、Ｐ型頭域５もゲート１ではあるが、このゲート幅
は領域３のゲート幅に比して充分に小さいので、この領
域５とゲート２の領域４との接合深さを同じにしても全
体の特性に対する影響は無視できる。
は領域３のゲート幅に比して充分に小さいので、この領
域５とゲート２の領域４との接合深さを同じにしても全
体の特性に対する影響は無視できる。
これまでの説明に於いてはＦＥＴ１とＦＥＴ２とは一体
として形成される場合について述べられたが、当然ＦＥ
ＴＩとＦＥＴ２を同一基板上に独立に形成して並列接続
にすることも可能である。
として形成される場合について述べられたが、当然ＦＥ
ＴＩとＦＥＴ２を同一基板上に独立に形成して並列接続
にすることも可能である。
本発明は以上の如く構成されており、本発明による接合
双ゲート型電界効果トランジスタは簡単な工程で製造す
ることができ、しかも極めて良好なカットオフ特性が得
られるものである。
双ゲート型電界効果トランジスタは簡単な工程で製造す
ることができ、しかも極めて良好なカットオフ特性が得
られるものである。
以上本発明は良好な一実施例について説明されたが、そ
れは単なる例示的なものであって制限的な意味を有する
ものではない。
れは単なる例示的なものであって制限的な意味を有する
ものではない。
従一つでここで説明された実施例によって前記した本願
特許請求の範囲が限定されるものでないことは勿論であ
る。
特許請求の範囲が限定されるものでないことは勿論であ
る。
第１図は電界効果トランジスタの特性を示す曲線図、第
２図は接合双ゲート型電界効果トランジスタの一般的構
造例を示す図、第３図は本発明に係る接合双ゲート型電
界効果トランジスタの一実施例と等価な構造例を示す図
、第４−１ａ図乃至第４−４図は本発明に係る接合双ゲ
ート型電界効果トランジスタの一実施例及び製造工程を
示す図であり、そのうち第４−１ａ図は平面図、第４−
１ｂ図は第４−１ａ図のＡ−χ線に沿った断面図、第４
−２ａ図は平面図、第４−２ｂ図は第４−２ａ図のＡ−
Ａ’線に沿った断面図、第４−３ａ図は平面図、第４−
３ｂ図は第４−３ａ図のＡ−Ｎ線に沿った断面図である
。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ型層、３，
４，５・・・・・・Ｐ型領域、６・・・・・・ソース端
子、７・・・・・・ゲート端子、８・・・・・・ドレイ
ン端子。
２図は接合双ゲート型電界効果トランジスタの一般的構
造例を示す図、第３図は本発明に係る接合双ゲート型電
界効果トランジスタの一実施例と等価な構造例を示す図
、第４−１ａ図乃至第４−４図は本発明に係る接合双ゲ
ート型電界効果トランジスタの一実施例及び製造工程を
示す図であり、そのうち第４−１ａ図は平面図、第４−
１ｂ図は第４−１ａ図のＡ−χ線に沿った断面図、第４
−２ａ図は平面図、第４−２ｂ図は第４−２ａ図のＡ−
Ａ’線に沿った断面図、第４−３ａ図は平面図、第４−
３ｂ図は第４−３ａ図のＡ−Ｎ線に沿った断面図である
。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ型層、３，
４，５・・・・・・Ｐ型領域、６・・・・・・ソース端
子、７・・・・・・ゲート端子、８・・・・・・ドレイ
ン端子。
Claims (1)
- １ 第１及び第２ゲート領域を有する接合双ゲート型電
界効果トランジスタにおいて、前記第１ゲート領域は所
定の接合深さを有する第１の領域部と、該第１の領域部
におけるゲート幅よりも小さくかつその接合深さも浅い
第２の領域部とを有し、前記第２ゲート領域の接合深さ
は前記第２の領域部の接合深さと同じであることを特徴
とする接合双ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49050664A JPS5838944B2 (ja) | 1974-05-09 | 1974-05-09 | セツゴウソウゲ−トガタデンカイコウカトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49050664A JPS5838944B2 (ja) | 1974-05-09 | 1974-05-09 | セツゴウソウゲ−トガタデンカイコウカトランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21239881A Division JPS57132368A (en) | 1981-12-29 | 1981-12-29 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50143477A JPS50143477A (ja) | 1975-11-18 |
| JPS5838944B2 true JPS5838944B2 (ja) | 1983-08-26 |
Family
ID=12865210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49050664A Expired JPS5838944B2 (ja) | 1974-05-09 | 1974-05-09 | セツゴウソウゲ−トガタデンカイコウカトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5838944B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375070U (ja) * | 1976-11-25 | 1978-06-22 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915112A (ja) * | 1972-05-31 | 1974-02-09 |
-
1974
- 1974-05-09 JP JP49050664A patent/JPS5838944B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915112A (ja) * | 1972-05-31 | 1974-02-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50143477A (ja) | 1975-11-18 |
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