JP2668707B2 - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
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- JP2668707B2 JP2668707B2 JP13970888A JP13970888A JP2668707B2 JP 2668707 B2 JP2668707 B2 JP 2668707B2 JP 13970888 A JP13970888 A JP 13970888A JP 13970888 A JP13970888 A JP 13970888A JP 2668707 B2 JP2668707 B2 JP 2668707B2
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- nonvolatile memory
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- semiconductor nonvolatile
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどの電子機器に用いられ
ている半導体不揮発性メモリの製造方法に関する。
ている半導体不揮発性メモリの製造方法に関する。
この発明は、半導体不揮発性メモリの製造方法におい
て、浮遊ゲート電極を簡単に単結晶で形成することによ
り、品質の優れた高密度半導体不揮発性メモリを実現す
るものである。
て、浮遊ゲート電極を簡単に単結晶で形成することによ
り、品質の優れた高密度半導体不揮発性メモリを実現す
るものである。
従来、第２図に示すように、浮遊ゲート型半導体不揮
発性メモリは、浮遊ゲート電極15は多結晶シリコン膜で
形成されているのが一般的である。ここで、第２図の７
は制御ゲートであり、２及び16は絶縁膜である。例え
ば、H.Iizuka et al “Electrically alterable avalan
che injection type MOS read only memory with stack
ed gate structure"IEEE Trans.on Electron Device vo
l.ED−23,pp379−387（1976）に開示されている。
発性メモリは、浮遊ゲート電極15は多結晶シリコン膜で
形成されているのが一般的である。ここで、第２図の７
は制御ゲートであり、２及び16は絶縁膜である。例え
ば、H.Iizuka et al “Electrically alterable avalan
che injection type MOS read only memory with stack
ed gate structure"IEEE Trans.on Electron Device vo
l.ED−23,pp379−387（1976）に開示されている。
しかし、従来の半導体不揮発性メモリは、浮遊ゲート
電極15が多結晶シリコン膜で形成されているために、そ
の上の多結晶シリコン酸化膜は1000℃以上の高温で形成
し、さらに、300Å以上厚くせざるを得なかった。従っ
て、高温プロセスによる浮遊ゲート電極15の下のゲート
酸化膜２の品質不良及び、多結晶シリコン酸化膜の膜厚
化による高密度化への限界という問題点があった。
電極15が多結晶シリコン膜で形成されているために、そ
の上の多結晶シリコン酸化膜は1000℃以上の高温で形成
し、さらに、300Å以上厚くせざるを得なかった。従っ
て、高温プロセスによる浮遊ゲート電極15の下のゲート
酸化膜２の品質不良及び、多結晶シリコン酸化膜の膜厚
化による高密度化への限界という問題点があった。
そこでこの発明は、従来のこのような欠点を解決する
ために、低温プロセスで品質の優れた高密度に適した半
導体不揮発性メモリの製造方法を実現することを目的と
している。
ために、低温プロセスで品質の優れた高密度に適した半
導体不揮発性メモリの製造方法を実現することを目的と
している。
上記課題を解決するために、この発明は、浮遊ゲート
電極を単結晶で形成することにより、品質の優れた高密
度化に適した半導体不揮発性メモリの製造方法を実現し
た。
電極を単結晶で形成することにより、品質の優れた高密
度化に適した半導体不揮発性メモリの製造方法を実現し
た。
以下に、この発明の実施例を図面に基づいて説明す
る。第１図（ａ）〜（ｆ）は、本発明の半導体不揮発性
メモリの製造方法の工程順断面図である。Ｎ型の浮遊ゲ
ートタイプの半導体不揮発性メモリの場合について説明
する。第１図（ａ）に示すように、Ｐ型単結晶シリコン
基板１の上にゲート酸化膜２を形成する。次に第１図
（ｂ）に示すように、単結晶シリコン基板３をゲート酸
化膜上に接着する。500℃以上の加熱することにより、
基板I1と基板II3は、ゲート酸化膜２を介して強く結合
する。次に、単結晶シリコン基板３を研磨して、第１図
（ｃ）のように、ゲート酸化膜２の上に単結晶薄膜４を
形成する。次に、第１図（ｄ）のように、フォトリソ工
程により、単結晶薄膜４をパターニングして浮遊ゲート
電極５を形成する。次に、第１図（ｅ）に示すように、
単結晶シリコン膜の浮遊ゲート電極６を熱酸化して制御
ゲート酸化膜６を形成する。次に、第１図（ｆ）に示す
ように、制御ゲート酸化膜６の上に制御ゲート電極７を
パターニングする。浮遊ゲート電極５をマスクにして、
ドナー不純物をイオン注入してN+型のソース領域８及び
ドレイン領域９を形成して半導体不揮発性メモリを作
る。
る。第１図（ａ）〜（ｆ）は、本発明の半導体不揮発性
メモリの製造方法の工程順断面図である。Ｎ型の浮遊ゲ
ートタイプの半導体不揮発性メモリの場合について説明
する。第１図（ａ）に示すように、Ｐ型単結晶シリコン
基板１の上にゲート酸化膜２を形成する。次に第１図
（ｂ）に示すように、単結晶シリコン基板３をゲート酸
化膜上に接着する。500℃以上の加熱することにより、
基板I1と基板II3は、ゲート酸化膜２を介して強く結合
する。次に、単結晶シリコン基板３を研磨して、第１図
（ｃ）のように、ゲート酸化膜２の上に単結晶薄膜４を
形成する。次に、第１図（ｄ）のように、フォトリソ工
程により、単結晶薄膜４をパターニングして浮遊ゲート
電極５を形成する。次に、第１図（ｅ）に示すように、
単結晶シリコン膜の浮遊ゲート電極６を熱酸化して制御
ゲート酸化膜６を形成する。次に、第１図（ｆ）に示す
ように、制御ゲート酸化膜６の上に制御ゲート電極７を
パターニングする。浮遊ゲート電極５をマスクにして、
ドナー不純物をイオン注入してN+型のソース領域８及び
ドレイン領域９を形成して半導体不揮発性メモリを作
る。
本発明の半導体不揮発性メモリの製造方法によれば、
浮遊ゲート電極５は単結晶シリコン膜で形成できるため
に、その上の制御ゲート酸化膜を約100Å程度まで薄く
できる。従って、制御ゲート電極７と浮遊ゲート電極５
との重なりを少なくしても、制御ゲート電極７と浮遊ゲ
ート電極５との間の強い容量結合を保つことができる。
また、制御ゲート酸化膜６は、1000℃以下の温度で熱酸
化しても高品質に形成できる。
浮遊ゲート電極５は単結晶シリコン膜で形成できるため
に、その上の制御ゲート酸化膜を約100Å程度まで薄く
できる。従って、制御ゲート電極７と浮遊ゲート電極５
との重なりを少なくしても、制御ゲート電極７と浮遊ゲ
ート電極５との間の強い容量結合を保つことができる。
また、制御ゲート酸化膜６は、1000℃以下の温度で熱酸
化しても高品質に形成できる。
本発明の半導体不揮発性メモリの製造方法を用いれ
ば、今まで困難であったメモリも実現できる。第３図
に、本発明の製造方法による半導体不揮発性メモリの断
面図を示す。浮遊ゲート電極５の上に、トンネル酸化膜
22を形成し、その上に消去電極21を形成してある。第３
図のメモリの場合、浮遊ゲート電極５は単結晶シリコン
であるために、その上のトンネル酸化膜22の品質は優れ
ている。従って、消去電極21に制御ゲート電極７に対し
て正の高電圧を印加して、トンネル酸化膜22を介して浮
遊ゲート電極５より消去電極21へ引き抜くことができ
る。トンネル酸化膜22に高電圧が印加されても、長時間
破壊しないメモリを実現できる。
ば、今まで困難であったメモリも実現できる。第３図
に、本発明の製造方法による半導体不揮発性メモリの断
面図を示す。浮遊ゲート電極５の上に、トンネル酸化膜
22を形成し、その上に消去電極21を形成してある。第３
図のメモリの場合、浮遊ゲート電極５は単結晶シリコン
であるために、その上のトンネル酸化膜22の品質は優れ
ている。従って、消去電極21に制御ゲート電極７に対し
て正の高電圧を印加して、トンネル酸化膜22を介して浮
遊ゲート電極５より消去電極21へ引き抜くことができ
る。トンネル酸化膜22に高電圧が印加されても、長時間
破壊しないメモリを実現できる。
この発明は、以上説明したように、浮遊ゲート電極を
基板接着技術により単結晶シリコン膜で形成するため
に、品質の優れた、高密度に適した半導体不揮発性メモ
リを実現するに効果がある。
基板接着技術により単結晶シリコン膜で形成するため
に、品質の優れた、高密度に適した半導体不揮発性メモ
リを実現するに効果がある。
第１図（ａ）〜（ｆ）は本発明にかかる半導体不揮発性
メモリの製造方法の工程順断面図であり、第２図は従来
の半導体不揮発性メモリの製造方法により形成された半
導体不揮発性メモリの断面図、第３図は本発明の製造方
法を用いて実現できる半導体不揮発性メモリの断面図で
ある。 ５……浮遊ゲート電極 ６……制御ゲート絶縁膜 ７……制御ゲート電極 22……トンネル酸化膜 21……消去電極
メモリの製造方法の工程順断面図であり、第２図は従来
の半導体不揮発性メモリの製造方法により形成された半
導体不揮発性メモリの断面図、第３図は本発明の製造方
法を用いて実現できる半導体不揮発性メモリの断面図で
ある。 ５……浮遊ゲート電極 ６……制御ゲート絶縁膜 ７……制御ゲート電極 22……トンネル酸化膜 21……消去電極
Claims (1)
- 【請求項１】第１の単結晶半導体基板上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に第２の単結晶
半導体基板を接着する工程と、前記第１の単結晶半導体
基板、あるいは、前記第２の単結晶半導体基板の薄膜に
研磨する工程とからなり、前記薄膜を浮遊ゲート電極と
する半導体不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13970888A JP2668707B2 (ja) | 1988-06-07 | 1988-06-07 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13970888A JP2668707B2 (ja) | 1988-06-07 | 1988-06-07 | 半導体不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01308079A JPH01308079A (ja) | 1989-12-12 |
| JP2668707B2 true JP2668707B2 (ja) | 1997-10-27 |
Family
ID=15251571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13970888A Expired - Lifetime JP2668707B2 (ja) | 1988-06-07 | 1988-06-07 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668707B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2455967A1 (en) | 2010-11-18 | 2012-05-23 | Imec | A method for forming a buried dielectric layer underneath a semiconductor fin |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2495762B1 (en) | 2011-03-03 | 2017-11-01 | IMEC vzw | Method for producing a floating gate semiconductor memory device |
-
1988
- 1988-06-07 JP JP13970888A patent/JP2668707B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2455967A1 (en) | 2010-11-18 | 2012-05-23 | Imec | A method for forming a buried dielectric layer underneath a semiconductor fin |
| WO2012066049A1 (en) | 2010-11-18 | 2012-05-24 | Imec | A method for forming a buried dielectric layer underneath a semiconductor fin |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01308079A (ja) | 1989-12-12 |
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Legal Events
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