JPH01308079A - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
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- JPH01308079A JPH01308079A JP13970888A JP13970888A JPH01308079A JP H01308079 A JPH01308079 A JP H01308079A JP 13970888 A JP13970888 A JP 13970888A JP 13970888 A JP13970888 A JP 13970888A JP H01308079 A JPH01308079 A JP H01308079A
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業−１−の利用分野〕
この発明は、コンピッ、−夕などの電子機器に用いられ
”ζいる１（導体不ＩＸ１発性メモリの製造方法に関す
る。
”ζいる１（導体不ＩＸ１発性メモリの製造方法に関す
る。
この発明は、１を導体不揮発性メモリの製造方法におい
て、浮遊ゲー１−電極を節争に１１１結晶で形成するこ
とにより、品質の優れた高密度半導体不揮発性メモリを
実現するものである。
て、浮遊ゲー１−電極を節争に１１１結晶で形成するこ
とにより、品質の優れた高密度半導体不揮発性メモリを
実現するものである。
従来、第２図に示すように、浮遊ゲート型半導体不揮発
性メモリは、浮遊ゲート電極１５は多結晶シリコン膜で
形成されているのか−・殻内である。
性メモリは、浮遊ゲート電極１５は多結晶シリコン膜で
形成されているのか−・殻内である。
ここで、第２図の７は制御ゲートであり、２及び１６は
絶縁膜である０例えば、Ｉｌ、ｌ１ｚｕｋａ ｅｔ ａ
ｌ″［１ｅｃＬｒｉｃａｌｌｙ ａｌＬｅｒａｂｌｅ
ａｖａｌａｎｃｈｅ １ｎｊｅｃＬｉｏｎｔｙｐｅ
ＭＯＳ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ
ｗｉＬｈ ５Ｌａｃｋａｄ Ｉ＋ａＬａｓＬｒｕｃ
Ｌｕｒｅ” ＩＩ！εＥ↑ｒａｎｓ、ｏｎ ＵｌｏｃＬ
ｒｏｎ １ｌｅｖｉｃｔ＋ ｖｏｌ。
絶縁膜である０例えば、Ｉｌ、ｌ１ｚｕｋａ ｅｔ ａ
ｌ″［１ｅｃＬｒｉｃａｌｌｙ ａｌＬｅｒａｂｌｅ
ａｖａｌａｎｃｈｅ １ｎｊｅｃＬｉｏｎｔｙｐｅ
ＭＯＳ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ
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ｒｏｎ １ｌｅｖｉｃｔ＋ ｖｏｌ。
ｌミＤ−２３，ρｐ３７９−３８７（１９７（ｉ）に開
示されＣいる。
示されＣいる。
しかし、従来の半導体不揮発性メモリは、浮遊ゲート電
極１５が多結晶シリコン１模で形成されているために、
その上の多結晶シリニ１ン酸化膜は１０００℃以上の高
温で形成し、さらに、３００人以１厚くせざるを得なか
った。従って、高温プｌ」セスによる浮遊ゲート電極１
５の下のゲート酸化膜２の品質不良及び、多結晶シリコ
ン酸化１１りの膜厚化による高密度化への限界という問
題点が、））っだ。
極１５が多結晶シリコン１模で形成されているために、
その上の多結晶シリニ１ン酸化膜は１０００℃以上の高
温で形成し、さらに、３００人以１厚くせざるを得なか
った。従って、高温プｌ」セスによる浮遊ゲート電極１
５の下のゲート酸化膜２の品質不良及び、多結晶シリコ
ン酸化１１りの膜厚化による高密度化への限界という問
題点が、））っだ。
そこでこの発明は、従来のこの上・）な欠点を解決する
ために、低温プロセスで品質の優れた高密度に適した゛
Ｐ、導体イ司Ｔ発１１メモリの製造方法を実現すること
をＣｌ的としζいる。
ために、低温プロセスで品質の優れた高密度に適した゛
Ｐ、導体イ司Ｔ発１１メモリの製造方法を実現すること
をＣｌ的としζいる。
上記課題を解決するために、この発明は、ｉ？遊ゲート
電極を単結晶で形成“４゛ることにより、品質のイｐれ
た高密度化に適した゛１−導体不１１Ｆ発性メ七りの製
造方法を実現し、た。
電極を単結晶で形成“４゛ることにより、品質のイｐれ
た高密度化に適した゛１−導体不１１Ｆ発性メ七りの製
造方法を実現し、た。
〔実施例〕
以−［に、この発明のＪｊｈｋ例を図面に）、ζづいて
説１リド４る。第１図１８１〜ｆｒｌは、本発明の’ｌ
’ ４’７体不１−ｉ７発性メモリの製造力σ、の１−
程順断面図である。Ｎ型の浮遊ゲートタイプの゛１′、
導体不１１Ｆ発性メモリの場合について説明する。第１
図（ｄ）に示すように、Ｉ）型！１′Ｌ結晶シリコン基
板１の十にゲート酸化膜２を形成する０次に第１図（ｂ
ｌに示すように、単結晶シリコン基板３をゲート酸化ｎ
り上に接着する。 ５００℃以」二の加熱するごとによ
り、基板１１と基板■３は、デー１ｍ化膜２を介して強
く結合する。次に、すを結晶シリコン基板３をｒＪｆ磨
して、第１図１８１のように、ゲート酸化膜２の上にｌ
ｉ′Ｌ結晶な１ｉｌｌを形成する０次に、第１図１ｄｌ
のように、フナ１リソ１−４°ｄにより、！１′を結晶
１１す欣４をパターニングして浮遊ゲー）７ｉｔ極５を
形成する。次に、第１図（（りに示すように、ｊＩＶ結
晶シリコン膜の浮遊ゲート［極６を熱酸化してｆｔ制御
ゲート酸化膜６を形成する０次に、第１図（ｆ）に示す
ように、制御ゲート酸化膜６のトに制御ゲート電極７を
パターニングする。浮遊ゲートＣＪＩＪＡ５をマスクに
し°ζ、ドナー不純物をイオン注入してＮ′型のソース
領域８及びルイン領域９を形成し°ζ半導体不揮発性メ
モリを作る。
説１リド４る。第１図１８１〜ｆｒｌは、本発明の’ｌ
’ ４’７体不１−ｉ７発性メモリの製造力σ、の１−
程順断面図である。Ｎ型の浮遊ゲートタイプの゛１′、
導体不１１Ｆ発性メモリの場合について説明する。第１
図（ｄ）に示すように、Ｉ）型！１′Ｌ結晶シリコン基
板１の十にゲート酸化膜２を形成する０次に第１図（ｂ
ｌに示すように、単結晶シリコン基板３をゲート酸化ｎ
り上に接着する。 ５００℃以」二の加熱するごとによ
り、基板１１と基板■３は、デー１ｍ化膜２を介して強
く結合する。次に、すを結晶シリコン基板３をｒＪｆ磨
して、第１図１８１のように、ゲート酸化膜２の上にｌ
ｉ′Ｌ結晶な１ｉｌｌを形成する０次に、第１図１ｄｌ
のように、フナ１リソ１−４°ｄにより、！１′を結晶
１１す欣４をパターニングして浮遊ゲー）７ｉｔ極５を
形成する。次に、第１図（（りに示すように、ｊＩＶ結
晶シリコン膜の浮遊ゲート［極６を熱酸化してｆｔ制御
ゲート酸化膜６を形成する０次に、第１図（ｆ）に示す
ように、制御ゲート酸化膜６のトに制御ゲート電極７を
パターニングする。浮遊ゲートＣＪＩＪＡ５をマスクに
し°ζ、ドナー不純物をイオン注入してＮ′型のソース
領域８及びルイン領域９を形成し°ζ半導体不揮発性メ
モリを作る。
本発明の半導体不揮発性メモリのＬ！ｌ造力法によれば
、浮遊ゲート電極５は単結晶シリコン膜で形成できるた
めに、その上の制御ゲート酸化膜を約１００１程度まで
薄くできる。従って、制御ゲート電極７と浮遊ゲート電
極５との重なりを少なくしても、：ＩＩＩ耀Ｉゲート電
極７と浮遊ゲート電極５との間の強い容量結合を保つこ
とができる。また、制御ゲート酸化膜６は、１０００℃
以下の１話度で熱酸化しても高品質に形成できる。
、浮遊ゲート電極５は単結晶シリコン膜で形成できるた
めに、その上の制御ゲート酸化膜を約１００１程度まで
薄くできる。従って、制御ゲート電極７と浮遊ゲート電
極５との重なりを少なくしても、：ＩＩＩ耀Ｉゲート電
極７と浮遊ゲート電極５との間の強い容量結合を保つこ
とができる。また、制御ゲート酸化膜６は、１０００℃
以下の１話度で熱酸化しても高品質に形成できる。
本発明の゛ト１１体不ｒ１１発Ｍメモリの％−：潰力法
を用いれば、今まで国’ｈＫであったメモリ１）実現で
きる。
を用いれば、今まで国’ｈＫであったメモリ１）実現で
きる。
第３図に、本発明の製１ｆｆｉ方法による１′】、９体
不揮発性メモリの断面図を示ノ゛。浮遊ゲーＩ・電Ｉｆ
１５０’） Ｉｔに、トンネル酸化ｎり２２を形！戊し
、そのトに消火電極２１を形成してある。第３図のメ［
すの場合、浮遊ゲート電極５は１゛１１−結晶シリ：Ｊ
ンであろために、その１−のトンネル酸化膜２２の晶質
は（Ｑれている。
不揮発性メモリの断面図を示ノ゛。浮遊ゲーＩ・電Ｉｆ
１５０’） Ｉｔに、トンネル酸化ｎり２２を形！戊し
、そのトに消火電極２１を形成してある。第３図のメ［
すの場合、浮遊ゲート電極５は１゛１１−結晶シリ：Ｊ
ンであろために、その１−のトンネル酸化膜２２の晶質
は（Ｑれている。
従っ“ζ、消去電極２１に制御ゲート電極７にり、１シ
’ｉｌ’正のｉｊ’ｌｉ電圧を印加し゛（、トン不ルハ
を化膜２２を介し°（？？遊ゲート電ｌＩＩ！５より消
火電極２１・・、引き抜くことができる。トンイ、ル酸
化ｊ１り２２４．：高電圧が印加されζも、ｋ時間破ｊ
太しないメ゛〔りを）、：現できる。
’ｉｌ’正のｉｊ’ｌｉ電圧を印加し゛（、トン不ルハ
を化膜２２を介し°（？？遊ゲート電ｌＩＩ！５より消
火電極２１・・、引き抜くことができる。トンイ、ル酸
化ｊ１り２２４．：高電圧が印加されζも、ｋ時間破ｊ
太しないメ゛〔りを）、：現できる。
この発明は、以１説明したよ・）に、浮遊ゲート電極を
基板接右技術によりＣ１１結晶シリ：１ン；模で形成Ｊ
゛るために、晶？Ｔ Ｃｌ） ｆＭれだ、高密度に適し
た゛１−導体不ＦＣ発性メ・七すを実現するに効果があ
る。
基板接右技術によりＣ１１結晶シリ：１ン；模で形成Ｊ
゛るために、晶？Ｔ Ｃｌ） ｆＭれだ、高密度に適し
た゛１−導体不ＦＣ発性メ・七すを実現するに効果があ
る。
第１図ｆａｔ〜（「）は本発明にかかる半導体不揮発性
メ・しりの１！！遣方法の二工程順断面図であり、第２
図は従来の゛１５導体不揮発性メモリの￥漬方法により
形成された半導体不揮発性メモリの断面図、第３図は本
発明の製造方法を用いて実現できる゛１′導体不揮発性
メモリの断面図である。 ５・・・浮遊ゲート主権 ６・・・制御ゲート絶縁ｎ２ ７・・・制御ゲート電極 ２２・・・トンネル酸化膜 ２１・・・消去電極 以上 出願人 セイコー電子工業株式会ネＩ 代理人 弁理士 林 敬 之 助 ′４碑俸下譚光佐メ七１ｊの製塩工程２示す一面図第
１ 図 従来の半導体下揮禿性メ七りの罰面図 第 ２ 図 牛薦体下揮仝杜メモリの断面ス 第 ３ 図
メ・しりの１！！遣方法の二工程順断面図であり、第２
図は従来の゛１５導体不揮発性メモリの￥漬方法により
形成された半導体不揮発性メモリの断面図、第３図は本
発明の製造方法を用いて実現できる゛１′導体不揮発性
メモリの断面図である。 ５・・・浮遊ゲート主権 ６・・・制御ゲート絶縁ｎ２ ７・・・制御ゲート電極 ２２・・・トンネル酸化膜 ２１・・・消去電極 以上 出願人 セイコー電子工業株式会ネＩ 代理人 弁理士 林 敬 之 助 ′４碑俸下譚光佐メ七１ｊの製塩工程２示す一面図第
１ 図 従来の半導体下揮禿性メ七りの罰面図 第 ２ 図 牛薦体下揮仝杜メモリの断面ス 第 ３ 図
Claims (1)
- 第１の単結晶半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に第２の単結晶半導体基板
を接着する工程と、前記第１の単結晶半導体基板、ある
いは、前記第２の単結晶半導体基板の薄膜に研磨する工
程とからなり、前記薄膜を浮遊ゲート電極とする半導体
不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13970888A JP2668707B2 (ja) | 1988-06-07 | 1988-06-07 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13970888A JP2668707B2 (ja) | 1988-06-07 | 1988-06-07 | 半導体不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01308079A true JPH01308079A (ja) | 1989-12-12 |
| JP2668707B2 JP2668707B2 (ja) | 1997-10-27 |
Family
ID=15251571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13970888A Expired - Lifetime JP2668707B2 (ja) | 1988-06-07 | 1988-06-07 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668707B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8652902B2 (en) | 2011-03-03 | 2014-02-18 | Imec | Floating gate semiconductor memory device and method for producing such a device |
| US8835278B2 (en) | 2010-11-18 | 2014-09-16 | Imec | Method for forming a buried dielectric layer underneath a semiconductor fin |
-
1988
- 1988-06-07 JP JP13970888A patent/JP2668707B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8835278B2 (en) | 2010-11-18 | 2014-09-16 | Imec | Method for forming a buried dielectric layer underneath a semiconductor fin |
| US8652902B2 (en) | 2011-03-03 | 2014-02-18 | Imec | Floating gate semiconductor memory device and method for producing such a device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2668707B2 (ja) | 1997-10-27 |
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Legal Events
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|---|---|---|---|
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