JPH02309680A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH02309680A JPH02309680A JP1130568A JP13056889A JPH02309680A JP H02309680 A JPH02309680 A JP H02309680A JP 1130568 A JP1130568 A JP 1130568A JP 13056889 A JP13056889 A JP 13056889A JP H02309680 A JPH02309680 A JP H02309680A
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- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
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- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータなどの電子機器に用いられて
いる半導体不揮発性メモリに関する。
いる半導体不揮発性メモリに関する。
この発明は、制御ゲート１橿によってチャネル抵抗を制
御される第１のチャネル領域と、浮遊ゲート電極によっ
てチャネル抵抗を制御される第２のチャネル領域とから
構成されるデュアルゲート構造の浮遊ゲート型半導体不
揮発性メモリにおいて、第１のチャネル領域の基板面方
位と第２のチャネル領域の面方位を各々異なる面方位に
することにより、第１のチャネル領域及び第２のチャネ
ル６１域の長さを短くしてメモリ密度を増加させるとと
もに、品質の向上をはかるものである。
御される第１のチャネル領域と、浮遊ゲート電極によっ
てチャネル抵抗を制御される第２のチャネル領域とから
構成されるデュアルゲート構造の浮遊ゲート型半導体不
揮発性メモリにおいて、第１のチャネル領域の基板面方
位と第２のチャネル領域の面方位を各々異なる面方位に
することにより、第１のチャネル領域及び第２のチャネ
ル６１域の長さを短くしてメモリ密度を増加させるとと
もに、品質の向上をはかるものである。
従来、第２図に示すように、Ｐ型半導体基板ｌの表面に
、Ｎ°型のソース領域２及びドレイン領域３を設け、さ
らに、第１のチャネル領域４の上に絶縁膜を介して制御
ゲート電極８、第２のチャネル領域５の上に絶縁膜を介
して浮遊ゲート電極９を設けた浮遊ゲート型半導体不揮
発性メモリが知られていた。この種の不揮発性メモリは
、例えば、Ｄａｎｉｅｌ Ｃ，Ｇｕｔｅｒｍ ｅｔ
ａｌ ’ Ｅｌｅｃｔｒｉｃａｌｌｙ八Ｉｔｅｒａｂ
ｌｅ へＮｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ
Ｃｅ１ｌ Ｕｓｉｎｇ ａＦｌｏａｔｉｎｇ−
Ｇａｔｅ ５ｔｒｕｃｔｕｒｅ”ＩＥＥＥ Ｔｒａｎｓ
、ＥＩｅｃｔｒｏｎＤｅｖｉｃｅ、 ｖｏｌ、 ＥＤ−
２６，Ｎｏ、４． ＰＰ５７６〜５８５ （１９７９）
中に記載されている。
、Ｎ°型のソース領域２及びドレイン領域３を設け、さ
らに、第１のチャネル領域４の上に絶縁膜を介して制御
ゲート電極８、第２のチャネル領域５の上に絶縁膜を介
して浮遊ゲート電極９を設けた浮遊ゲート型半導体不揮
発性メモリが知られていた。この種の不揮発性メモリは
、例えば、Ｄａｎｉｅｌ Ｃ，Ｇｕｔｅｒｍ ｅｔ
ａｌ ’ Ｅｌｅｃｔｒｉｃａｌｌｙ八Ｉｔｅｒａｂ
ｌｅ へＮｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ
Ｃｅ１ｌ Ｕｓｉｎｇ ａＦｌｏａｔｉｎｇ−
Ｇａｔｅ ５ｔｒｕｃｔｕｒｅ”ＩＥＥＥ Ｔｒａｎｓ
、ＥＩｅｃｔｒｏｎＤｅｖｉｃｅ、 ｖｏｌ、 ＥＤ−
２６，Ｎｏ、４． ＰＰ５７６〜５８５ （１９７９）
中に記載されている。
しかし、従来の半導体不揮発性メモリは、第１のチャネ
ル９■域４及び第２のチャネル領域５の各々のチャネル
長ｌ、１及びＬ２を転写技術により印刷して形成してい
たために、各々のゲート電極の転写精度以上に各々のチ
ャネル長を短くすることができなかった。そのために、
浮遊ゲート電極への電荷の注入に必要なプログラム電圧
の低下が困難であった。
ル９■域４及び第２のチャネル領域５の各々のチャネル
長ｌ、１及びＬ２を転写技術により印刷して形成してい
たために、各々のゲート電極の転写精度以上に各々のチ
ャネル長を短くすることができなかった。そのために、
浮遊ゲート電極への電荷の注入に必要なプログラム電圧
の低下が困難であった。
そこで、この発明は従来のこのような欠点を解決するた
めに、第１及び第２のチャネル領域の長さＬ＋及びＬ２
をサブミクロンに形成できる構造にすることにより、プ
ログラム電圧を電ｔＡ電圧以下の低電圧化することを目
的としている。
めに、第１及び第２のチャネル領域の長さＬ＋及びＬ２
をサブミクロンに形成できる構造にすることにより、プ
ログラム電圧を電ｔＡ電圧以下の低電圧化することを目
的としている。
上記課題を解決するために、この発明は、第１のチャネ
ル領域の基板面方位と第２のチャネル領域の基板面方位
を異なる構成にすることにより、各々のチャネル領域の
長さを同じ基板面方位領域の長さとゲート電極の厚さに
対応して形成し、サブミクロンの長さに形成することに
より低電圧プログラム半導体不揮発性メモリを可能にし
た。
ル領域の基板面方位と第２のチャネル領域の基板面方位
を異なる構成にすることにより、各々のチャネル領域の
長さを同じ基板面方位領域の長さとゲート電極の厚さに
対応して形成し、サブミクロンの長さに形成することに
より低電圧プログラム半導体不揮発性メモリを可能にし
た。
以下に、この発明の実施例を図面に基づいて説明する。
第１図は本発明の半導体不揮発性メモリの第１の実施例
の断面図である。Ｐ型半導体基板ｌの表面にＮ゛型のソ
ース領域２及びドレイン領域３が形成され、ソース領域
２とドレイン領域３との間の基板表面には、第１のチャ
ネル領域４と第２のチャネル領域５があり、第１のチャ
ネル領域４のコンダクタンスは、第１のゲート酸化膜６
を介して設けられた制御ゲート電極８の電圧によって制
御できる。第２のチャネル領域５のコンダクタンスは、
第２のゲート酸化膜７を介して設けられた浮遊ゲート電
極９の電位によって変化する。
の断面図である。Ｐ型半導体基板ｌの表面にＮ゛型のソ
ース領域２及びドレイン領域３が形成され、ソース領域
２とドレイン領域３との間の基板表面には、第１のチャ
ネル領域４と第２のチャネル領域５があり、第１のチャ
ネル領域４のコンダクタンスは、第１のゲート酸化膜６
を介して設けられた制御ゲート電極８の電圧によって制
御できる。第２のチャネル領域５のコンダクタンスは、
第２のゲート酸化膜７を介して設けられた浮遊ゲート電
極９の電位によって変化する。
従って、浮遊ゲート電極９に注入されている電荷の量に
よってその電位が変化することから、ソース領域２とド
レイン領域３との間のチャネルコンダクタンスによって
、浮遊ゲート電極９の電荷量を読み出せることから、情
￥Ｒを読み出すことができる。メモリの情報は、浮遊ゲ
ート電極９の中の電荷量に対応することから、その情報
は、通常動作では消えない。電源なしでもン肖えないこ
と力）ら不揮発性である。
よってその電位が変化することから、ソース領域２とド
レイン領域３との間のチャネルコンダクタンスによって
、浮遊ゲート電極９の電荷量を読み出せることから、情
￥Ｒを読み出すことができる。メモリの情報は、浮遊ゲ
ート電極９の中の電荷量に対応することから、その情報
は、通常動作では消えない。電源なしでもン肖えないこ
と力）ら不揮発性である。
第１図に示したように、第１のチャネル領域４は、基板
ｌに段差を形成し、その段差の側面に形成される。制御
ゲート電極８及び浮遊ゲート電極９は、段差の側面に各
々絶縁膜を介してサイドウオール構造に形成する。例え
ば、多結晶シリコン薄を形成後、異方性エツチングする
ことにより、側壁部にのみ多結晶薄膜が残る。従って、
異方性エツチングによりゲートを形成した場合は、その
縦方向の長さは、段差の高さに等しくなる。第２のチャ
ネル領域５は、同し方法で形成すると浮遊ゲート電極９
の厚さに対応して形成される。 浮遊ゲート電極９への
電荷注入は、ドレイン領域３に電圧約７■を印加し、制
御ゲート電極８に約１０Ｖ程度の高電圧を印加すると、
浮遊ゲート電極９の電位は、制御ゲート絶縁膜１０を介
して強く容量結合した制御ゲート電極８の電位によって
高電位になるために、ソース領域２とドレイン領域３の
間にチャネル電流が流れ、ドレイン電圧によってホット
エレクトロンがドレイン領域３の近傍に発生し、その一
部が浮遊ゲート電極９へ注入される。
ｌに段差を形成し、その段差の側面に形成される。制御
ゲート電極８及び浮遊ゲート電極９は、段差の側面に各
々絶縁膜を介してサイドウオール構造に形成する。例え
ば、多結晶シリコン薄を形成後、異方性エツチングする
ことにより、側壁部にのみ多結晶薄膜が残る。従って、
異方性エツチングによりゲートを形成した場合は、その
縦方向の長さは、段差の高さに等しくなる。第２のチャ
ネル領域５は、同し方法で形成すると浮遊ゲート電極９
の厚さに対応して形成される。 浮遊ゲート電極９への
電荷注入は、ドレイン領域３に電圧約７■を印加し、制
御ゲート電極８に約１０Ｖ程度の高電圧を印加すると、
浮遊ゲート電極９の電位は、制御ゲート絶縁膜１０を介
して強く容量結合した制御ゲート電極８の電位によって
高電位になるために、ソース領域２とドレイン領域３の
間にチャネル電流が流れ、ドレイン電圧によってホット
エレクトロンがドレイン領域３の近傍に発生し、その一
部が浮遊ゲート電極９へ注入される。
即ち、チャネル注入される。このチャネル注入の効率及
びチャネル注入に必要なドレイン電圧は、第１のチャネ
ル領域及び第２のチャネル領域のチャネル長に大きく依
存する。第１図に示した半導体不揮発性メモリの場合、
第１のチャネル領域４のチャネル長は、段差の側壁の長
さで決まり、第２のチャネル領域５のチャネル長は、浮
遊ゲート電極９の厚さで決まるために、約１００形成度
の精度で形成できる。本発明で重要な技術になる段差は
、基板のエツチングあるいは、結晶のエピタキシャル成
長により形成できる。また、第１図では垂直の形状にな
っているが、その角度に限定する必要はなく、面方位が
異なっていればよい。
びチャネル注入に必要なドレイン電圧は、第１のチャネ
ル領域及び第２のチャネル領域のチャネル長に大きく依
存する。第１図に示した半導体不揮発性メモリの場合、
第１のチャネル領域４のチャネル長は、段差の側壁の長
さで決まり、第２のチャネル領域５のチャネル長は、浮
遊ゲート電極９の厚さで決まるために、約１００形成度
の精度で形成できる。本発明で重要な技術になる段差は
、基板のエツチングあるいは、結晶のエピタキシャル成
長により形成できる。また、第１図では垂直の形状にな
っているが、その角度に限定する必要はなく、面方位が
異なっていればよい。
第３図は、本発明の半導体不揮発性メモリの第２の実施
例の断面図である。第２の実施例では、第１のチャネル
領域１４は制御ゲート電極１８の厚さで決まるチャネル
長になるように形成される。
例の断面図である。第２の実施例では、第１のチャネル
領域１４は制御ゲート電極１８の厚さで決まるチャネル
長になるように形成される。
また、第２のチャネル領域１５は段差の側面に形成され
、第２のゲート酸化膜１７を介して設けられた浮遊ゲー
ト電極１９の電位によってチャネルコンダクタンスを制
御され、そのチャネル長は、段差の高さに対応している
。Ｎ０型のソース領域１２は制御ゲート電極１９とオー
バーランプしており、Ｎ０型ドレイン領域１３は浮遊ゲ
ート電極１９と絶縁膜を介して重なっている。情報の読
み出し及びプログラム方法は、第１実施例と同様にして
できる。
、第２のゲート酸化膜１７を介して設けられた浮遊ゲー
ト電極１９の電位によってチャネルコンダクタンスを制
御され、そのチャネル長は、段差の高さに対応している
。Ｎ０型のソース領域１２は制御ゲート電極１９とオー
バーランプしており、Ｎ０型ドレイン領域１３は浮遊ゲ
ート電極１９と絶縁膜を介して重なっている。情報の読
み出し及びプログラム方法は、第１実施例と同様にして
できる。
第２の実施例においても、各々のチャネル長は段差の高
さ及びゲートの厚さで決まるために、精度よく形成でき
、従ってサブミクロンの長さのチャネルを形成できる。
さ及びゲートの厚さで決まるために、精度よく形成でき
、従ってサブミクロンの長さのチャネルを形成できる。
本発明の半導体不揮発性メモリは、紫外線により消去で
きるが電気的にも消去できる。第４図は本発明の半導体
不揮発性メモリの第３の実施例の断面図である。第２の
実施例とほとんど同じ構造であるが、さらにＮ−型のド
レイン領域２０を追加した構造である。ドレイン領域１
３に約１５Ｖ、制御ゲート電極■８にＯ■印加すること
により、第２のゲート酸化１１０１７に高電界を印加す
ることにより、浮遊ゲート電極１９から電子をドレイン
領域１３へ引き抜くことにより消去することができる。
きるが電気的にも消去できる。第４図は本発明の半導体
不揮発性メモリの第３の実施例の断面図である。第２の
実施例とほとんど同じ構造であるが、さらにＮ−型のド
レイン領域２０を追加した構造である。ドレイン領域１
３に約１５Ｖ、制御ゲート電極■８にＯ■印加すること
により、第２のゲート酸化１１０１７に高電界を印加す
ることにより、浮遊ゲート電極１９から電子をドレイン
領域１３へ引き抜くことにより消去することができる。
本発明のメモリの場合、第１チヤネル領域と第２チヤネ
ル領域が直列に接続している構造であるため、浮遊ゲー
ト電極１９から充分電子を抜いて正電位に帯電しても、
制御ゲート電極に電圧を印加しない限り、チャネルに電
流は流れない。
ル領域が直列に接続している構造であるため、浮遊ゲー
ト電極１９から充分電子を抜いて正電位に帯電しても、
制御ゲート電極に電圧を印加しない限り、チャネルに電
流は流れない。
ドレイン領域１３へ高電圧を印加するとき、第２のチャ
ネル領域１５での表面ブレイクダウンを防くためにＮ゛
型トドレイン領域２０形成しである。第４図に示した本
発明の半導体不揮発性メモリにおいては、Ｎ−型ドレイ
ン領域２０を第２のゲート酸化膜１７の形成前に形成で
きるので、ゲート酸化膜１７を高温処理なしで形成でき
る。従って、第２のゲート酸化膜１７へのホットエレク
トロンのトラップ効率は少ないために、情報の書換えを
多くできる。
ネル領域１５での表面ブレイクダウンを防くためにＮ゛
型トドレイン領域２０形成しである。第４図に示した本
発明の半導体不揮発性メモリにおいては、Ｎ−型ドレイ
ン領域２０を第２のゲート酸化膜１７の形成前に形成で
きるので、ゲート酸化膜１７を高温処理なしで形成でき
る。従って、第２のゲート酸化膜１７へのホットエレク
トロンのトラップ効率は少ないために、情報の書換えを
多くできる。
従来の構造ではＮ−型ドレイン領域２０の形成に高温処
理を必要としていたために、高温書換えの半導体不揮発
性メモリは不可能であった。
理を必要としていたために、高温書換えの半導体不揮発
性メモリは不可能であった。
第５図は本発明の半導体不揮発性メモリの第４の実施例
であるが、第１の実施例にＮ−型ドレイン領域２３を追
加した構造である。ドレイン領域３に約１５Ｖの高電圧
を印加することにより、浮遊ゲート電極９の中の電子を
ドレイン領域３へ抜き出すことができる。
であるが、第１の実施例にＮ−型ドレイン領域２３を追
加した構造である。ドレイン領域３に約１５Ｖの高電圧
を印加することにより、浮遊ゲート電極９の中の電子を
ドレイン領域３へ抜き出すことができる。
この発明は、以上説明したようにデュアルゲート構造の
半導体不揮発性メモリにおいて、各々のチャネル長を、
基板表面に形成された段差の高さとゲート電極の厚さに
対応して形成できる構造であるために、サブミクロンの
長さにまで精度高く形成できるために、プログラム特性
を向上し、高品質でさらに高密度の半導体不揮発性メモ
リを容易にする効果がある。
半導体不揮発性メモリにおいて、各々のチャネル長を、
基板表面に形成された段差の高さとゲート電極の厚さに
対応して形成できる構造であるために、サブミクロンの
長さにまで精度高く形成できるために、プログラム特性
を向上し、高品質でさらに高密度の半導体不揮発性メモ
リを容易にする効果がある。
第１図はこの発明にかかる半導体不揮発性メモリの第１
の実施例の断面図であり、第２図は従来の半導体不揮発
性メモリの断面図である。第３図から第５図はそれぞれ
本発明の半導体不揮発性メ工りの第２から第４の実施例
の断面図である。 ｌ・・・基板 ２．１２・・・ソース領域 ３．１３・・・ドレイン領域 ８．１８・・・制御ゲート電極 ９．１９・・・浮遊ゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助千１１七し丁は
一滞６性メ七りの虹原ｉ７第１図 佳と筆めイー１し七ト５ト」−各５不エメ七Ｆノの直面
図第２図 第３区 第４図
の実施例の断面図であり、第２図は従来の半導体不揮発
性メモリの断面図である。第３図から第５図はそれぞれ
本発明の半導体不揮発性メ工りの第２から第４の実施例
の断面図である。 ｌ・・・基板 ２．１２・・・ソース領域 ３．１３・・・ドレイン領域 ８．１８・・・制御ゲート電極 ９．１９・・・浮遊ゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助千１１七し丁は
一滞６性メ七りの虹原ｉ７第１図 佳と筆めイー１し七ト５ト」−各５不エメ七Ｆノの直面
図第２図 第３区 第４図
Claims (1)
- 第１導電型の半導体基板表面に互いに間隔を置いて設け
られた第２導電型のソース領域及びドレイン領域と、前
記ソース領域と前記ドレイン領域との間の前記半導体基
板の表面部分に設けられる第１のチャネル領域と第２の
チャネル領域と、前記第１のチャネル領域及び前記ソー
ス領域上に第１のゲート絶縁膜を介して設けられた制御
ゲート電極と、前記ドレイン領域及び前記第２のチャネ
ル領域上に第２のゲート絶縁膜を介して設けられた浮遊
ゲート電極から成っていて、前記第１のチャネル領域の
基板面方位と前記第２のチャネル領域の基板面方位が異
なっていることを特徴とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130568A JP2719641B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体不揮発メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130568A JP2719641B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体不揮発メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309680A true JPH02309680A (ja) | 1990-12-25 |
| JP2719641B2 JP2719641B2 (ja) | 1998-02-25 |
Family
ID=15037360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130568A Expired - Lifetime JP2719641B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体不揮発メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2719641B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613628A (ja) * | 1992-06-26 | 1994-01-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH0613627A (ja) * | 1991-10-08 | 1994-01-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| WO2023144656A1 (ja) * | 2022-01-31 | 2023-08-03 | 株式会社半導体エネルギー研究所 | 表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191480A (ja) * | 1988-01-27 | 1989-08-01 | Toshiba Corp | 不揮発性メモリセル |
| JPH01291470A (ja) * | 1988-05-18 | 1989-11-24 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-05-24 JP JP1130568A patent/JP2719641B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191480A (ja) * | 1988-01-27 | 1989-08-01 | Toshiba Corp | 不揮発性メモリセル |
| JPH01291470A (ja) * | 1988-05-18 | 1989-11-24 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613627A (ja) * | 1991-10-08 | 1994-01-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH0613628A (ja) * | 1992-06-26 | 1994-01-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| WO2023144656A1 (ja) * | 2022-01-31 | 2023-08-03 | 株式会社半導体エネルギー研究所 | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2719641B2 (ja) | 1998-02-25 |
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