JPH02309680A - 半導体不揮発性メモリ - Google Patents

半導体不揮発性メモリ

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JPH02309680A
JPH02309680A JP1130568A JP13056889A JPH02309680A JP H02309680 A JPH02309680 A JP H02309680A JP 1130568 A JP1130568 A JP 1130568A JP 13056889 A JP13056889 A JP 13056889A JP H02309680 A JPH02309680 A JP H02309680A
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JP
Japan
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channel
gate electrode
channel region
nonvolatile memory
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Yoshikazu Kojima
芳和 小島
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどの電子機器に用いられて
いる半導体不揮発性メモリに関する。
〔発明の概要〕
この発明は、制御ゲート1橿によってチャネル抵抗を制
御される第1のチャネル領域と、浮遊ゲート電極によっ
てチャネル抵抗を制御される第2のチャネル領域とから
構成されるデュアルゲート構造の浮遊ゲート型半導体不
揮発性メモリにおいて、第1のチャネル領域の基板面方
位と第2のチャネル領域の面方位を各々異なる面方位に
することにより、第1のチャネル領域及び第2のチャネ
ル61域の長さを短くしてメモリ密度を増加させるとと
もに、品質の向上をはかるものである。
〔従来の技術〕
従来、第2図に示すように、P型半導体基板lの表面に
、N°型のソース領域2及びドレイン領域3を設け、さ
らに、第1のチャネル領域4の上に絶縁膜を介して制御
ゲート電極8、第2のチャネル領域5の上に絶縁膜を介
して浮遊ゲート電極9を設けた浮遊ゲート型半導体不揮
発性メモリが知られていた。この種の不揮発性メモリは
、例えば、Daniel  C,Guterm et 
 al ’ Electrically八Iterab
le  へNonvolatile   Memory
  Ce1l  Using  aFloating−
Gate 5tructure”IEEE Trans
、EIectronDevice、 vol、 ED−
26,No、4. PP576〜585 (1979)
中に記載されている。
〔発明が解決しようとする課題〕
しかし、従来の半導体不揮発性メモリは、第1のチャネ
ル9■域4及び第2のチャネル領域5の各々のチャネル
長l、1及びL2を転写技術により印刷して形成してい
たために、各々のゲート電極の転写精度以上に各々のチ
ャネル長を短くすることができなかった。そのために、
浮遊ゲート電極への電荷の注入に必要なプログラム電圧
の低下が困難であった。
そこで、この発明は従来のこのような欠点を解決するた
めに、第1及び第2のチャネル領域の長さL+及びL2
をサブミクロンに形成できる構造にすることにより、プ
ログラム電圧を電tA電圧以下の低電圧化することを目
的としている。
〔課題を解決するだめの手段〕
上記課題を解決するために、この発明は、第1のチャネ
ル領域の基板面方位と第2のチャネル領域の基板面方位
を異なる構成にすることにより、各々のチャネル領域の
長さを同じ基板面方位領域の長さとゲート電極の厚さに
対応して形成し、サブミクロンの長さに形成することに
より低電圧プログラム半導体不揮発性メモリを可能にし
た。
〔実施例〕
以下に、この発明の実施例を図面に基づいて説明する。
第1図は本発明の半導体不揮発性メモリの第1の実施例
の断面図である。P型半導体基板lの表面にN゛型のソ
ース領域2及びドレイン領域3が形成され、ソース領域
2とドレイン領域3との間の基板表面には、第1のチャ
ネル領域4と第2のチャネル領域5があり、第1のチャ
ネル領域4のコンダクタンスは、第1のゲート酸化膜6
を介して設けられた制御ゲート電極8の電圧によって制
御できる。第2のチャネル領域5のコンダクタンスは、
第2のゲート酸化膜7を介して設けられた浮遊ゲート電
極9の電位によって変化する。
従って、浮遊ゲート電極9に注入されている電荷の量に
よってその電位が変化することから、ソース領域2とド
レイン領域3との間のチャネルコンダクタンスによって
、浮遊ゲート電極9の電荷量を読み出せることから、情
¥Rを読み出すことができる。メモリの情報は、浮遊ゲ
ート電極9の中の電荷量に対応することから、その情報
は、通常動作では消えない。電源なしでもン肖えないこ
と力)ら不揮発性である。
第1図に示したように、第1のチャネル領域4は、基板
lに段差を形成し、その段差の側面に形成される。制御
ゲート電極8及び浮遊ゲート電極9は、段差の側面に各
々絶縁膜を介してサイドウオール構造に形成する。例え
ば、多結晶シリコン薄を形成後、異方性エツチングする
ことにより、側壁部にのみ多結晶薄膜が残る。従って、
異方性エツチングによりゲートを形成した場合は、その
縦方向の長さは、段差の高さに等しくなる。第2のチャ
ネル領域5は、同し方法で形成すると浮遊ゲート電極9
の厚さに対応して形成される。 浮遊ゲート電極9への
電荷注入は、ドレイン領域3に電圧約7■を印加し、制
御ゲート電極8に約10V程度の高電圧を印加すると、
浮遊ゲート電極9の電位は、制御ゲート絶縁膜10を介
して強く容量結合した制御ゲート電極8の電位によって
高電位になるために、ソース領域2とドレイン領域3の
間にチャネル電流が流れ、ドレイン電圧によってホット
エレクトロンがドレイン領域3の近傍に発生し、その一
部が浮遊ゲート電極9へ注入される。
即ち、チャネル注入される。このチャネル注入の効率及
びチャネル注入に必要なドレイン電圧は、第1のチャネ
ル領域及び第2のチャネル領域のチャネル長に大きく依
存する。第1図に示した半導体不揮発性メモリの場合、
第1のチャネル領域4のチャネル長は、段差の側壁の長
さで決まり、第2のチャネル領域5のチャネル長は、浮
遊ゲート電極9の厚さで決まるために、約100形成度
の精度で形成できる。本発明で重要な技術になる段差は
、基板のエツチングあるいは、結晶のエピタキシャル成
長により形成できる。また、第1図では垂直の形状にな
っているが、その角度に限定する必要はなく、面方位が
異なっていればよい。
第3図は、本発明の半導体不揮発性メモリの第2の実施
例の断面図である。第2の実施例では、第1のチャネル
領域14は制御ゲート電極18の厚さで決まるチャネル
長になるように形成される。
また、第2のチャネル領域15は段差の側面に形成され
、第2のゲート酸化膜17を介して設けられた浮遊ゲー
ト電極19の電位によってチャネルコンダクタンスを制
御され、そのチャネル長は、段差の高さに対応している
。N0型のソース領域12は制御ゲート電極19とオー
バーランプしており、N0型ドレイン領域13は浮遊ゲ
ート電極19と絶縁膜を介して重なっている。情報の読
み出し及びプログラム方法は、第1実施例と同様にして
できる。
第2の実施例においても、各々のチャネル長は段差の高
さ及びゲートの厚さで決まるために、精度よく形成でき
、従ってサブミクロンの長さのチャネルを形成できる。
本発明の半導体不揮発性メモリは、紫外線により消去で
きるが電気的にも消去できる。第4図は本発明の半導体
不揮発性メモリの第3の実施例の断面図である。第2の
実施例とほとんど同じ構造であるが、さらにN−型のド
レイン領域20を追加した構造である。ドレイン領域1
3に約15V、制御ゲート電極■8にO■印加すること
により、第2のゲート酸化11017に高電界を印加す
ることにより、浮遊ゲート電極19から電子をドレイン
領域13へ引き抜くことにより消去することができる。
本発明のメモリの場合、第1チヤネル領域と第2チヤネ
ル領域が直列に接続している構造であるため、浮遊ゲー
ト電極19から充分電子を抜いて正電位に帯電しても、
制御ゲート電極に電圧を印加しない限り、チャネルに電
流は流れない。
ドレイン領域13へ高電圧を印加するとき、第2のチャ
ネル領域15での表面ブレイクダウンを防くためにN゛
型トドレイン領域20形成しである。第4図に示した本
発明の半導体不揮発性メモリにおいては、N−型ドレイ
ン領域20を第2のゲート酸化膜17の形成前に形成で
きるので、ゲート酸化膜17を高温処理なしで形成でき
る。従って、第2のゲート酸化膜17へのホットエレク
トロンのトラップ効率は少ないために、情報の書換えを
多くできる。
従来の構造ではN−型ドレイン領域20の形成に高温処
理を必要としていたために、高温書換えの半導体不揮発
性メモリは不可能であった。
第5図は本発明の半導体不揮発性メモリの第4の実施例
であるが、第1の実施例にN−型ドレイン領域23を追
加した構造である。ドレイン領域3に約15Vの高電圧
を印加することにより、浮遊ゲート電極9の中の電子を
ドレイン領域3へ抜き出すことができる。
〔発明の効果〕
この発明は、以上説明したようにデュアルゲート構造の
半導体不揮発性メモリにおいて、各々のチャネル長を、
基板表面に形成された段差の高さとゲート電極の厚さに
対応して形成できる構造であるために、サブミクロンの
長さにまで精度高く形成できるために、プログラム特性
を向上し、高品質でさらに高密度の半導体不揮発性メモ
リを容易にする効果がある。
【図面の簡単な説明】
第1図はこの発明にかかる半導体不揮発性メモリの第1
の実施例の断面図であり、第2図は従来の半導体不揮発
性メモリの断面図である。第3図から第5図はそれぞれ
本発明の半導体不揮発性メ工りの第2から第4の実施例
の断面図である。 l・・・基板 2.12・・・ソース領域 3.13・・・ドレイン領域 8.18・・・制御ゲート電極 9.19・・・浮遊ゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士  林   敬 之 助千11七し丁は
一滞6性メ七りの虹原i7第1図 佳と筆めイー1し七ト5ト」−各5不エメ七Fノの直面
図第2図 第3区 第4図

Claims (1)

    【特許請求の範囲】
  1. 第1導電型の半導体基板表面に互いに間隔を置いて設け
    られた第2導電型のソース領域及びドレイン領域と、前
    記ソース領域と前記ドレイン領域との間の前記半導体基
    板の表面部分に設けられる第1のチャネル領域と第2の
    チャネル領域と、前記第1のチャネル領域及び前記ソー
    ス領域上に第1のゲート絶縁膜を介して設けられた制御
    ゲート電極と、前記ドレイン領域及び前記第2のチャネ
    ル領域上に第2のゲート絶縁膜を介して設けられた浮遊
    ゲート電極から成っていて、前記第1のチャネル領域の
    基板面方位と前記第2のチャネル領域の基板面方位が異
    なっていることを特徴とする半導体不揮発性メモリ。
JP1130568A 1989-05-24 1989-05-24 半導体不揮発メモリ Expired - Lifetime JP2719641B2 (ja)

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