JP2643112B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、特に電気的に書き込み消去可能な読
み出し専用記憶装置（ＥＥＰＲＯＭ）およびその製造方
法に関する。
【０００２】
【従来の技術】電気的に書き換えのできる不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）のうち、複数の記憶装置
（ＥＥＰＲＯＭ素子）を電気的に同時に一括して消去で
きる機能を有するフラッシュメモリは、図７に示すよう
なスタックゲート型の構造となっている。
【０００３】すなわち、ｐ型シリコン基板１０１の表面
にＮ型ソース領域３０７およびドレイン領域３０６が形
成され、両領域間のチャネル領域３０８上でソースおよ
びドレイン領域３０７、３０６の端部３０９上にかけて
膜厚１０ｎｍの第１のゲート酸化膜３０２が形成され、
この第１のゲート酸化膜３０２上には多結晶シリコンよ
りなる浮遊ゲート電極３０３、さらに浮遊ゲート電極３
０３上には膜厚約２５ｎｍの第２のゲート絶縁膜３０４
が形成され、第２のゲート絶縁膜３０４上には制御ゲー
ト電極３０５が形成されている。
【０００４】次に、従来のこのタイプのメモリセルの動
作を簡単に説明する。
【０００５】メモリセルへの書き込み（データの記憶）
は、ドレイン領域３０６に例えば +７Ｖのドレイン電圧
Ｖd を印加し、半導体基板１０１およびソース領域３０
７にそれぞれ基板電圧Ｖsub および０Ｖ（接地電位）の
ソース電圧Ｖs を印加し、さらに制御ゲート電極３０５
に例えば +１２Ｖのゲート電圧Ｖcgを印加する。浮遊ゲ
ート電極３０３は外部の電源とは接続していないので、
その電位は第１のゲート酸化膜３０２および第２のゲー
ト絶縁膜３０４により形成される静電容量比により、制
御ゲート電極３０５、ソース領域、ドレイン領域および
半導体基板１０１の電位から一義的に決定される。通
常、浮遊ゲート電極３０３の電位をドレイン領域３０６
の電位と同程度に設定すると、ソース領域３０７とドレ
イン領域３０６との間を流れる電流により発生するホッ
トな電子（第１のゲート酸化膜３０２の絶縁エネルギー
を上回るエネルギーを持つ電子）が浮遊ゲート電極３０
３に注入される量が最大になるため、上述したような電
圧に設定されることが多い。その結果、電子が浮遊ゲー
ト電極３０３に注入され、浮遊ゲート電極３０３の電位
を負のレベルにまで押し下げるため、メモリセルのしき
い値電圧、すなわち制御ゲート電極３０５からみたしき
い値で電圧は正の方向にシフトする。通常は、メモリセ
ルのしきい値は約 +７Ｖ以上に設定される。
【０００６】一方、メモリセルの消去（データの消去）
とは、上に述べたように注入された電子を浮遊ゲート電
極３０３から引き抜くことをいい、ゲート電圧Ｖcgを -
１４Ｖにし、基板電圧Ｖsub を５Ｖに設定し、ソース領
域３０７およびドレイン領域３０６をオープン状態とす
ることにより行われる。ここで制御ゲート電極３０５や
基板１０１の電圧値は、基板１０１を基準にして相対的
にゲート電圧が等しくなるような電圧値、例えば制御ゲ
ート電極３０５のゲート電圧Ｖcgを０Ｖ、基板電圧Ｖsu
b を１９Ｖに、あるいは制御ゲート電極３０５のゲート
電圧Ｖcgを -１９Ｖ、基板電圧Ｖsub を０Ｖに設定して
も消去の動作になんら支障をきたさない。
【０００７】上述したように、各部の電位により浮遊ゲ
ート電極３０３の電位は決まるが、データが書き込まれ
た状態は、浮遊ゲート電極３０３が負電位になっている
ため、その分の電位差がさらにかかり、チャネル領域３
０８と浮遊ゲート電極３０３との間のゲート酸化膜３０
２には、かなり強い電界（上で示す各部の電位によれば
１０ＭＶ／cm以上）が印加されることになる。このよう
な強い電界のもとではゲート絶縁膜中に、量子力学的な
トンネル効果に基いた Fowler-Noldheim電流（ＦＮ電流
と略す）が流れることが解っている。その効果を利用し
て浮遊ゲート電極３０３からチャネル領域３０８へ電子
を引き抜くことでメモリセルの消去が行われる。
【０００８】ただし、以上の説明では（そして以下の説
明においても）浮遊ゲート電極３０３に電子を注入して
メモリセルのしきい値を正方向にシフトさせた状態を
「書き込み」と定義し、一方浮遊ゲート電極３０３から
電子を引き抜きメモリセルのしきい値を負方向にシフト
させた状態を「消去」と定義したが、書き込みおよび消
去の状態は、メモリセルの異なった２種類の状態を表し
ていればよいので、必ずしもこの表現に限られない。
【０００９】このようにしてメモリセルの書き込みおよ
び消去が行われるが、フラッシュメモリの場合、書き込
みは上で述べた方法をとるのに対し、消去に際しては、
ある大きさのメモリセルアレイ（メモリセルをマトリッ
ク状に配列したもの）のソースおよびドレインをオープ
ンにした状態で、制御ゲート電極と基板に電圧を同時に
印加して行う。その結果、一括して消去することがで
き、記憶装置の記憶容量が大きくなった場合にも消去時
間を短縮することができる。
【００１０】たとえば、ある規模のメモリセルアレイ、
例えば２５６キロビット（３２キロバイト）のメモリセ
ルを同時に消去する場合、最も消去の速いメモリセルと
最も消去の遅いメモリセルとの間では、消去しきい値の
間に２Ｖ程度の差が生じることになる。そのような消去
しきい値のバラツキを考慮すれば、フラッシュメモリの
ようにある規模のメモリセルアレイを同時に消去するも
のでは、消去しきい値の値は、最も消去の速いメモリセ
ルのしきい値が０Ｖ以下になる前に全体の消去を止めな
ければならない。その訳は、あるメモリセルのしきい値
が０Ｖ以下になってしまえば、そのメモリセルに接続し
ているビット線（列線）は電位を上げることができず、
そのビット線（列線）に接続するすべてのメモリセルは
書き込むことも、読み出すこともできなくなってしまう
からである。
【００１１】このように、最も消去の速いメモリセルの
しきい値が０Ｖ以下になる前に全体の消去を止めるとす
れば、上で述べた消去しきい値のバラツキを考慮する
と、そのとき、最も消去の遅いメモリセルの消去しきい
値は２Ｖ以上になるのは避けられない。実際には、最も
消去の速いメモリセルのしきい値を０Ｖではなく、０．
５Ｖから１Ｖ程度の余裕をみて設定するため、逆に消去
の遅いメモリセルの消去しきい値は２．５Ｖから３Ｖに
設定される。
【００１２】このようなフラッシュメモリの従来の製造
方法を以下に説明する。
【００１３】図８はメモリ構成を表す平面図の一例であ
り、図中１つのメモリセルを破線で囲んで示し、その製
造工程を図の断面Ａ−Ａ’で示して以下に説明する。な
お、図８において、Ｇは図７における浮遊ゲート電極３
０３と制御ゲート電極３０５が形成されるゲート領域、
Ｓはソース領域、Ｄはドレイン領域を示す。
【００１４】図９（ａ）において、まずＰ型シリコン基
板１０１上に酸化膜１０２をたとえば４５ｎｍ成長させ
る。次に、図９（ｂ）において、ポリシリコン１０３を
たとえば１２０ｎｍＣＶＤ法にて堆積させる。次に、図
９（ｃ）において、窒化膜１０４を３００ｎｍＣＶＤ法
にて堆積させる。次に図９（ｄ）において、フォトレジ
スト１０５をパターニングする。
【００１５】次に図１０（ｅ）において、フォトレジス
ト１０５をマスクにして、窒化膜１０４をエッチングす
る。次に図１０（ｆ）において、隣のメモリセルどうし
を電気的に分離するために、ボロンを注入しチャネルス
トッパを形成する。次に図１０（ｇ）において、酸化を
行い素子分離領域１０６を形成する。次に図１０（ｈ）
において、ゲート酸化膜３０２を形成し、引き続き第１
ポリシリコン１０７を１５０ｎｍ成長させる。
【００１６】次に図１１（ｉ）において、浮遊ゲート電
極３０３を形成するため、不要な部分をエッチングす
る。次に図１１（ｊ）において、ゲート絶縁膜３０４と
第２ポリシリコン１０８を成長させ、不要な部分をエッ
チングする。次に図１１（ｋ）において、絶縁膜１０９
を成長させ、拡散層と導通をとるために必要な部分にコ
ンタクトを開口することにより、メモリセルは形成され
る。
【００１７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のフラッシュメモリにおいて、消去後のメモリ
セルしきい値がばらつくという問題があった。その理由
は、消去はＦＮ電流によって浮遊ゲート電極３０３から
チャネル領域３０８へ電子を引き抜くことで行われる
が、印加された電圧に対しＦＮ電流がゲート酸化膜３０
２の膜厚やチャネル領域３０８と浮遊ゲート３０３との
間の重なり領域の面積などによって決定されるが、複数
のメモリセルの間ではこれらの物理的な値は少しずつ異
なっており、かつ素子分離領域の周辺部は消去の際形状
の影響を受けやすい。このため複数のメモリセルを同時
に消去する場合、各々のメモリセル間では、ＦＮ電流は
ある範囲でばらつくことがあり、ＦＮ電流にバラツキが
生じれば消去時に浮遊ゲート電極３０３からチャネル領
域３０８へ引き抜く電子の量がばらつくことになり、そ
の結果、浮遊ゲートの電位が一定にならず、必然的に消
去後のメモリセルのしきい値がばらつく。消去後のしき
い値のばらつきが大きく、同一ビット線上に過剰消去セ
ルがひとつでも存在すると、その後の書き込みを行うこ
とができず、そのビット線上のすべてのセルは不良セル
となり、そのビット線を交換する以外に救済の方法がな
いといった問題があった。
【００１８】本発明は上記の点にかんがみてなされたも
ので、半導体基板上に第１のゲート絶縁膜を隔てて設け
られた浮遊ゲート電極と、該浮遊ゲート電極上に第２の
ゲート絶縁膜を隔てて設けられた制御ゲート電極と、前
記浮遊ゲート電極の下で互いに離間されかつ前記浮遊ゲ
ート電極と部分的に重なるように形成されたソース領域
およびドレイン領域とを有する複数の記憶素子で構成さ
れた電気的に消去可能な不揮発性半導体記憶装置におい
て、複数の記憶素子を電気的に同時に消去する際、複数
の記憶素子間の消去後のしきい値の分布のばらつきを抑
制した不揮発性半導体記憶装置およびその製造方法を提
供することを目的とする。
【００１９】
【課題を解決するための手段】上記の第１の目的を達成
するために、半導体基板上に第１のゲート絶縁膜を隔て
て設けられた浮遊ゲート電極と、該浮遊ゲート電極上に
第２のゲート絶縁膜を隔てて設けられた制御ゲート電極
と、前記浮遊ゲート電極の下で互いに離間されかつ前記
浮遊ゲート電極と部分的に重なるように形成されたソー
ス領域およびドレイン領域とを有する電気的に消去可能
な不揮発性半導体記憶装置において、消去電圧の印加時
に素子分離領域と素子領域との境界部分に前記半導体基
板と同導電型で該半導体基板よりも高濃度の不純物領域
を形成した。
【００２０】上記の第２の目的を達成するために、半導
体基板上に酸化膜を形成し、前記酸化膜上にポリシリコ
ンを形成し、前記ポリシリコン上に窒化膜を形成し、素
子分離領域を形成する部分の窒化膜をエッチングし、半
導体基板と同導電型の不純物を注入してチャネルストッ
パを形成した後と、半導体基板と同電導型の不純物を該
基板を回転させながら斜め注入するようにした。
【００２１】
【作用】この不純物領域により、消去電圧の印加時に素
子分離領域の周辺部分と浮遊ゲート電極の端部との間に
生じる電界が緩和される。
【００２２】
【実施例】以下、本発明を図面を参照して説明する。
【００２３】図４は本発明による不揮発性半導体記憶装
置のメモリ構成を示す図８と同様の図であり、この図４
の断面Ａ−Ａ’で見た本発明による不揮発性半導体記憶
装置の製造工程を図１（ａ）ないし図３（１）を参照し
て説明する。
【００２４】まず図１（ａ）に示すように、ｐ型シリコ
ン基板１０１上に酸化膜１０２をたとえば、４５ｎｍ成
長させる。次に図１（ｂ）において、ポリシリコン１０
３をたとえば、１２０ｎｍＣＶＤ法にて堆積させる。次
に図１（ｃ）において、窒化膜１０４を３００ｎｍＣＶ
Ｄ法にて堆積させる。次に図１（ｄ）において、フォト
レジスト１０５をパターニングする。
【００２５】次に図２（ｅ）において、フォトレジスト
１０５をマスクにして、窒素膜１０４をエッチングす
る。次に図２（ｆ）において、隣のメモリセルどうしを
電気的に分離するためにボロンを注入する。それにより
チャネルストッパとして機能する図５に示す第１ｐ型領
域が形成される。次に図２（ｇ）において、ボロンを基
板１０１を回転しながら斜めに注入する。このときの注
入エネルギーは５０〜８０ＫｅＶの範囲内で、前述のチ
ャネルストッパ用のボロンの注入エネルギーよりも低く
設定する。注入量は８×１０１３〜１×１０１４ｃｍ
−２の範囲内とし、注入角度は基板法線方向に対して３
０〜６０度とする。この工程において、電界を緩衝する
図５に示す第２ｐ型領域５０２が形成される。次に図２
（ｈ）において、酸化を行い素子分離領域１０６を形成
する。
【００２６】次に図３（ｉ）において、ゲート酸化膜３
０２を形成し、引き続き第１ポリシリコン１０７を１５
０ｎｍ成長させる。次に図３（ｊ）において、浮遊ゲー
ト電極３０３を形成するため、不要な部分をエッチング
する。次に図３（ｋ）において、ゲート絶縁膜３０４と
第２ポリシリコン１０８を成長させ、不要な部分をエッ
チングして制御ゲート電極３０５を形成する。次に図３
（１）において、絶縁膜１０９を成長させ、拡散層と導
通をとるため、必要なところにコンタクトを開口するこ
とによりメモリセルは形成する。
【００２７】このように形成されたメモリセルの断面図
を図５に示す。この製法でメモリセルを形成すると、従
来のものに比べて素子分離領域１０６の周辺部に図４に
示すような第２ｐ型領域５０２を追加した構造となる。
この第２ｐ型領域５０２はメモリセルの全体を示す図４
に示したように素子分離領域１０６の周辺部に形成され
（図４では、分かりやすくするために、２つの素子分離
領域１０６だけについて第２ｐ型領域５０２を示してあ
る）、データ消去の際素子分離領域１０６の周辺部と浮
遊ゲート電極３０３との間の局所的な電界集中を緩和さ
せ、その結果素子分離の影響を受けにくくすることがで
きる。
【００２８】実際のメモリセルに対してデータの書き込
み、消去を行った後のウェハ内の７３の点についてしき
い値のばらつきを、本発明による方法で製造された記憶
装置と従来の方法で製造された記憶装置について比較し
て図６に示す。
【００２９】図６からわかるように、従来の製造方法に
よれば消去後のしきい値は０．１〜２．５Ｖにばらつい
ているが、本発明によれば、しきい値は０．３〜１．５
Ｖとなり、ばらつきを小さくすることができる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
素子分離領域の周辺部に電界を緩衝させる不純物領域を
形成することにより、複数のメモリセルをそれぞれ構成
するＥＥＰＲＯＭ素子の消去後のしきい値電圧のばらつ
きを小さくすることが可能となる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明による不揮発性半導体
記憶装置の製造工程の一部を半導体装置の断面構造で順
次に示す。
【図２】（ｅ）〜（ｈ）は図１（ａ）〜（ｄ）に続く本
発明による不揮発性半導体記憶装置の製造工程を順次に
示す。
【図３】（ｉ）〜（ｌ）は図２（ｅ）〜（ｈ）に続く本
発明による不揮発性半導体記憶装置の製造工程を順次に
示す。
【図４】本発明による不揮発性半導体記憶装置のメモリ
セル全体の平面図である。
【図５】本発明による不揮発性半導体装置の断面図であ
る。
【図６】従来の製造方法で製造した不揮発性半導体記憶
装置と本発明の製造方法で製造した不揮発性半導体記憶
装置について、データ消去後のしきい値のばらつきを比
較する図である。
【図７】浮遊ゲート電極を有する不揮発性半導体記憶装
置のメモリセルの断面図である。
【図８】従来の不揮発性半導体記憶装置のメモリセル全
体の平面図である。
【図９】（ａ）〜（ｄ）は従来の不揮発性半導体記憶装
置の製造工程の一部を半導体装置の断面構造で順次に示
す。
【図１０】（ｅ）〜（ｈ）は図９（ａ）〜（ｄ）に続く
従来の不揮発性半導体記憶装置の製造工程を順次に示
す。
【図１１】（ｉ）〜（ｋ）は図１０（ｅ）〜（ｈ）に続
く従来の不揮発性半導体記憶装置の製造工程を順次に示
す。
【符号の説明】
１０１ 半導体基板 １０２ 酸化膜 １０３ ポリシリコン １０４ 窒化膜 １０５ フォトレジスト １０６ 素子分離領域 １０７ 第１ポリシリコン １０８ 第２ポリシリコン １０９ 絶縁膜 ２０１ セル部分 ２０２ コンタクト開口部分 ２０３ 拡散層領域 ３０２ ゲート酸化膜 ３０３ 浮遊ゲート電極 ３０４ ゲート絶縁膜 ３０５ 制御ゲート電極 ３０６ ドレイン領域 ３０７ ソース領域 ３０８ チャネル領域 ３０９ ソース、ドレイン領域の端部 ５０１ 第１ｐ型領域 ５０２ 第２ｐ型領域

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１のゲート絶縁膜を隔
    てて設けられた浮遊ゲート電極と、該浮遊ゲート電極上
    に第２のゲート絶縁膜を隔てて設けられた制御ゲート電
    極と、前記浮遊ゲート電極の下で互いに離間されかつ前
    記浮遊ゲート電極と部分的に重なるように形成されたソ
    ース領域およびドレイン領域とを有する電気的に消去可
    能な不揮発性半導体記憶装置であって、消去電圧の印加時に素子分離領域と素子領域との境界部
    分に前記半導体基板と同導電型で該半導体基板よりも高
    濃度の不純物領域を形成したことを 特徴とする不揮発性
    半導体記憶装置。
  2. 【請求項２】 前記不純物領域を、素子分離領域周辺の
    ソース領域表面部に設けたことを特徴とする請求項１に
    記載の不揮発性半導体記憶装置。
  3. 【請求項３】 半導体基板上に酸化膜を形成する工程
    と、前記酸化膜上にポリシリコンを形成する工程と、前
    記ポリシリコン上に窒化膜を形成する工程と、素子分離
    領域を形成する部分の窒化膜をエッチングする工程と、
    半導体基板と同導電型の不純物を注入してチャネルスト
    ッパを形成する工程と、半導体基板と同電導型の不純物
    を該基板を回転させながら斜め注入する注入工程とを含
    むことを特徴とする不揮発性半導体記憶装置の製造方
    法。
  4. 【請求項４】 前記半導体基板を回転させながら前記不
    純物を斜め注入する注入工程における不純物注入エネル
    ギーが、前記チャネルストッパの形成工程における不純
    物注入エネルギーより小さいことを特徴とする請求項３
    に記載の製造方法。
  5. 【請求項５】 前記不純物の注入方向は、前記半導体基
    板の法線方向に対して３０〜６０度である請求項３また
    は４に記載の製造方法。
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