KR100291972B1 - 불휘발성반도체기억장치및그제조방법 - Google Patents

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Abstract

제 1 게이트 절연막을 통해 반도체 기판 상에 형성된 플로팅 게이트 전극, 2 게이트 절연막을 통해 플로팅 게이트 전극 상에 형성된 제어 게이트 전극과, 플로팅 게이트 전극에 부분적으로 중복되도록 플로팅 게이트 전극 아래에 서로 이격된 소스 및 드레인 영역을 포함하는 전기적으로 소거 가능한 불휘발성 반도체 메모리 장치가 개시되어 있는데. 여기서, 소거 전압이 인가되는 동안에 플로팅 게이트 전극의 단부와 소자 분리 영역의 주변부 사이에 발생되는 전계를 완화시키는 전계 완충 수단은 소자 분리 영역의 주변부의 소스 영역 표면부에 가볍게 도핑된 영역으로서 선택적으로 형성된다.

Description

불휘발성 반도체 메모리 장치 및 그 제조 방법
제 1 도는 플로팅 게이트 전극을 갖는 종래의 불휘발성 반도체 메모리 장치의 메모리 셀의 단면도.
제 2 도는 종래의 불휘발성 반도체 메모리 장치의 메모리 셀을 도시한 평면도.
제 3A 도 내지 제 3K 도는 반도체 칩의 단면과 함께 종래의 불휘발성 반도체 메모리 장치의 제조 단계들을 순차적으로 도시한 과정도.
제 4A 도 내지 제 4L 도는 반도체 칩의 단면과 함께 본 발명에 따른 불휘발성 반도체 메모리 장치의 제조 단계들을 순차적으로 도시한 과정도.
제 5 도는 본 발명의 불휘발성 반도체 메모리 장치의 메모리 셀들의 평면도.
제 6 도는 본 발명의 불휘발성 반도체 메모리 장치의 단면도.
제 7 도는 종래의 제조 방법에 의해 제조된 불휘발성 반도체 메모리 장치와
본 발명의 제조 방법에 의해 제조된 불휘발성 반도체 메모리 장치 사이에서 데이터 소거에 따른 임계 전압들의 변화에 대한 비교를 도시한 도면.
<도면의 주요 부분에 대한 부호의 간단한 설명>
101 : 반도체 기판 102 : 산화막
103, 107. 108 : 폴리실리콘 104 : 질화막
105 : 포토레지스트 106 : 소자 분리 영역
107 : 절연막 302 : 제 1 게이트 산화막
303 : 플로팅 게이트 전극 304 : 제 2 게이트 산화막
305 : 제어 게이트 전극 306 : 드레인
307 : 소스 308 : 채널 영역
501 : 제 1 p-형 영역 502 : 제 2 p-형 영역
[발명의 분야]
본 발명은 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히, 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리(이하, EEPROM 이라 칭함) 및 그 제조 방법에 관한 것이다.
[종래의기술]
많은 EEPROMs 중에서, 복수의 메모리 소자(EEPROM 소자들)로부터 데이터를 전기적으로 동시에 소거할 수 있는 기능을 가진 종래의 플래시 메모리(conventional flash memory)는 일반적으로 제 1 도에 도시된 적층형 게이트 구조(stacked gate structure)를 갖는다.
특히, n-형 소스 및 드레인 영역(307 및 306)은 p-형 실리콘 기판(101)의 표면 영역에 형성된다. 소스 및 드跳인 영역(307 및 306) 사이의 채널 영역(308) 상에는 소스 및 드레인 영역(307 및 306)의 단부(309)로 확장되도록 10-nm 두께의 제 1 게이트 산화막(302)이 형성된다. 제 1 게이트 산화막(302) 상에는 폴리실리콘으로 구성된 플로팅 게이트 전극(floating gate electrode)(303)이 형성되고, 플로팅 게이트 전극(303) 상에는 25-nm 두께의 제 2 게이트 절연막(304)이 형성된다. 제 2 게이트 절연막(304) 상에는 제어 게이트 전극(305)이 형성된다.
다음은 상술한 종래의 메모리 셀의 동작을 간단히 설명한다.
메모리 셀에 대한 기록 액세스(데이타 기억)에 있어서, 드레인 영역(306)에는 예를 들어, +7V의 트레인 전압(Vd)이 인가되고, 반도체 기판(101) 및 소스 영역(307)에는 기판 전압(Vsub) 및 OV(접지전위)의 소스 전압(Vs)이 각각 인가된다.
또한. 제어 게이트 전극(305)에는 예를 들어, +12V의 게이트 전압(Vcg)이 인가된다. 플로팅 게이트 전극(303)은 외부 전원에 접속되어 있지 않기 때문에, 플로팅 게이트 전극(303)의 전위는 제 1 게이트 산화막(302)과 제 2 게이트 절연막(304)의 정전 용량 비율에 따라. 제어 게이트 전극(305), 소스 영역, 드레인 영역, 및 반도체 기판(101)의 전위들로부터 유일하게 결정된다. 통상적으로, 플로팅 게이트 전극(303)의 전위가 드레인 영역(306)의 전위와 거의 동일하게 설정될 때. 소스 영역(307)과 드레인 영역(306) 사이에 흐르는 전류에 의해 발생되는 핫 전자(hot electrons)[제 1 게이트 산화막(302)의 절연 에너지 보다 높은 에너지를 갖는 전자]가 플로팅 게이트 전극(303)에 최대량으로 주입된다. 이러한 이유로 인하여, 상술한 것과 같은 전압들로 자주 설정된다. 그 결과, 플로팅 게이트 전극(303)에는 상술한 한 전자들이 주입되고. 플로팅 게이트 전극(303)의 전위는 음의 레벨로 억제된다. 메모리 셀의 임계 전압. 즉, 제어 게이트 전극(305)에서 보았을 때의 임계 전압은 양의 방향으로 시프트된다. 보통, 메모리 셀의 임계 전압은 +7V 이상으로 설정된다.
메모리 셀로부터 데이타의 소거는 상술한 것과 같은 주입된 전자를 플로팅게이트 전극(303)으로부터 추출하는 것이다. 이를 위해, 게이트 전압(Vcg)은 -14V로 설정되고, 기판 전압(Vsub)은 5V로 설정되며, 소스 및 드레인 영역(307) 및 306)은 개방 상태로 설정된다. 제어 게이트 전극(305) 및 기판(101)의 전압값들은 기판(101)을 기준으로 하여 상대적으로 게이트 전압과 동일한 전압값들이 설정된다. 예를 들어, 제어 게이트 전극(305)의 게이트 전압(Vcg)은 OV로 설정되고, 기판 전압(Vsub)은 19V로 설정한다. 선택적으로, 제어 게이트 전극(305)의 게이트 전압(Vcg)은 -19V로 설정될 수 있고, 기판 전압(Vsub)을 OV로 설정될 수 있다. 이들 전압 설정은 소거에 따른 어떠한 문제도 야기되지 않는다.
상술한 바와 같이, 플로팅 게이트 전극(303)의 전위는 각각의 부분들의 전위들에 따라 결정된다. 데이타가 기록된 상태는 플로팅 게이트 전극(303)을 음의 전위로 설정한다. 이러한 음의 전위에 의해 전위차가 증가된다. 또한, 채널 영역(308)과 플로팅 게이트 전극(303) 사이의 게이트 산화막(302)에는 상당히 강한 전계(각각의 부분들의 상술한 전위들에 따라 20 MV/cm 이상의 전계)가 인가된다. 이러한 강한 전계에 있어서. 양자 역학적 효과(quantum-mechanical effect )에 기초한 Fowler-Noldheim 전류(이하. FN 전류라 지칭함)가 게이트 절연막을 흐르는 것은 공지되어 있다. 이러한 효과를 이용하여, 플로팅 게이트 전극(303)으로부터 채널 영역(308)으로 전자들을 추출하여. 메모리 셀로부터 데이타를 소거한다.
상술한 설명(다음 설명에도 적용됨)에 있어서, 플로팅 게이트 전극(303)에 전자들을 주입하여 메모리 셀의 임계 전압을 양의 방향으로 시프트시킨 상태를 "기휴(writing)"으로 정의하고, 또한 프로팅 게이트 전극(303)으로부터 전자들을 추출하여 메모리 셀의 임계 전압을 음의 방향으로 시프트시킨 상태를 "소거(erasure)"라고 정의한다. 그러나, 기록된 상태 및 소거된 상태는 메모리 셀의 두 가지 다른 상태를 나타내었지만, 반드시 상술한 표헌에 한정하지 않는다.
상술한 것과 같이, 데이터는 메모리 셀에 기록 또는 메모리 셀로부터 소거된다. 플래시 메모리는 상술한 것과 같은 동일한 기록 동작을 한다. 그러나, 플래시 메모리로부터 데이타의 소거는 상술한 것과 다르다. 즉, 주어진 사이즈를 갖는 메모리 셀 어레이(매트릭스 형태의 메모리 셀들)의 소스 및 드레인이 개방 상태로 유지되는 상태에서, 제어 게이트 전극과 기판에 전압들이 동시에 인가된다. 그 결과, 상술한 메모리 셀 어레이의 모든 메모리 셀들의 데이타는 한번에 소거될 수 있다. 비록. 메모리 장치의 저장 용량이 증가하더라도, 소거 시간은 단축될 수 있다.
주어진 사이즈, 예를 들어 256-kbit(32-kbyte) 메모리 셀 어레이를 갖는 메모리 셀 어레이로부터 데이터가 동시에 소거되는 경우에 있어서, 최고 소거 속도를 I갖는 메모리 셀과 최저 소거 속도를 갖는 메모리 셀 사이에는 소거 임계 전압이 약 2V의 차이가 발생한다. 이와 같은 소거 임계 전압들의 변화를 고려하면, 최고의 소거 속도를 갖는 메모리 셀의 임계 전압이 0V 이하로 되기 이전에 전체 메모리 어레이의 소거가 정지되도록 소거 임계 전압을 결정해야 한다. 이러한 이유는 다음과 같다. 주어진 메모리 셀의 임계 전압이 0V 이하가 될 때, 그 메모리 셀에 접속된 비트 라인(컬럼 라인)은 전위를 증가시킬 수 없고, 상술한 비트 라인(컬럼 라인)에 접속된 모든 메모리 셀들에 대한 기록/판독 액세스는 실행될 수 없기 때문이다.
최고 소거 속도를 갖는 메모리 셀의 임계 전압이 0V 이하가 되기 이전에 소거가 정지되는 경우에. 최저 소거 속도를 갖는 메모리 셀의 소거 임계 전압은 임계 전압들의 상술한 변화를 고려할 때 필연적으로 2V 이상의 차이를 갖는다. 실제로, 최고 소거 속도를 갖는 메모리 셀의 임계 전압은 0V 로 설정되지 않고 0.5V로부터 1V의 여유를 갖고 설정된다. 따라서,·낮은 소거 속도를 갖는 메모리 셀의 임계 전압은 2.5V 내지 3V로 설정된다.
다음은 종래의 플래시 메모리의 제조 방법을 설명한다.
제 2 도는 메모리 구조를 도시한 평면도이다. 제 2 도에서 점선으로 둘러싸인 부분은 하나의 메모리 셀이고, 제 2 도의 A-A' 부분을 참고하여 그 제조 공정을 설명한다. 제 2 도를 참조하며. 참조 부호(G)는 플로팅 게이트 전극(303)과 제어 게이트 전극(305) 사이의 게이트 영역을 정의하고, 참조 부호(S)는 소스 영역을, 참조 부호(D)는 드레인 영역을 정의한다.
제 3A 도를 참조하면, p-형 실리콘 기판(101) 상에는 산화막(102)이 예를 들어, 45-nm의 두께로 형성된다. 또한, 산화막(102) 상에는 제 3B 도에서 도시한 바와 같이, 폴리실리콘(103)이 예를 들어 120-nm의 두께로 CVD에 의해 증착된다. 폴리실리콘(103) 상에는 제 3C 도에서 도시한 바와 같이, CVD에 의해 300-nm 두께의 질화막(104)이 형성된다. 또한, 제 3D 도에 도시한 바와 같이. 포토레지스트(photoresist: 105)가 패턴화 된다.
제 3E 도에 도시한 바와 같이, 질화막(104)은 포토레지스트(105)를 마스크(mask)로서 사용하여 에칭된나. 제 3F 도에 도시된 바와 같이, 인접한 메모리 셀을 전기적으로 분리시키기 위해 붕소를 주입하여 채널 스토퍼(stopper)를 형성한다.
제 3G 도에 도시한 바와 같이, 산화를 실행하여 소자 분리 영역(106)을 형성한다.
제 3H 도에 도시된 바와 같이. 게이트 산화막(302)을 형성하고, 형성된 게이트 산화막(302) 상에 150nm 두께의 제 1 폴리실리콘(107)을 성장시킨다.
다음에, 제 3I 도에 도시한 바와 같이, 나중에 플로팅 게이트 전극 (303)에 형성되는 각각의 폴리실리콘 패턴을 형성하기 위하여, 불필요한 부분을 에칭한다.
제 3J 도에 도시한 바와 같이, 게이트 절연막(304) 및 제 2 폴리실리콘(108)을 성장시키고, 이들 중 불필요한 부분을 에칭하여, 플로팅 게이트 및 제어 게이트 전극(303 및 305)을 형성한다. 제 3K 도에 도시된 바와 같이, 절연막(109)을 성장시키고, 대응하는 확산층들에 전극을 전기적으로 접속시키기 위해 필요한 부분에 접촉 홀(contact hole)을 형성하여, 각각의 메모리 셀을 형성한다.
상술한 종래의 플래시 메모리에 있어서, 다음과 같은 이유로 인하여, 소거에 따라 메모리 셀들의 임계 전압이 바람직하지 않게 변화한다. FN 전류에 의해 플로팅 게이트 전극(303)으로부터 채널 영역(308)에 전자를 추출함으로써 소거가 실행된다. 인가된 전압에 대해서, FN 전류는 게이트 산화막(302)의 두께 와, 채널 영역(308)과 플로팅 게이트 전극(303) 사이에 중복되는 영역의 면적에 의해 결정된다.
이들 물리적인 값들은 복수의 메모리 셀 사이에서 약간 변화한다. 소자 분리 영역의 주변부는 소거시에 역으로 형태의 영향을 받기 쉽다. 이로 인하여, 복수 메모리 셀을 동시에 소거하는 경우에, FN 전류는 메모리 셀들 사이의 주어진 범위내에서 변화한다. FN 전류가 변화할 때. 플로팅 게이트 전극(303)으로부터 채널 영역(308)으로 추출되는 전자의 수도 그에 따라 변화한다. 그 결과, 플로팅 게이트 전극들의 전위는 소정의 값을 유지할 수 없고, 소거에 따른 메모리 셀들의 임계 전압은 필연적으로 다르게 된다. 임계 전압이 소거에 따라 크게 변할 때, 심지어 과도하게 소거된 셀이 하나의 비트 라인 상에 존재하는 경우에, 그 후의 기록 액세스를 실행할 수 없다. 그 비트 라인 상의 모든 셀은 불완전한 셀로서 결정된다. 이에 대한 해결책은 단지 그 비트 라인을 새로운 비트 라인으로 교환하는 것이었다.
[발명의 목적]
본 발명은 상술한 문제점을 고려하여 이루어진 것으로, 그 목적은, 제 1 게이트 절연막을 통해 반도체 기판 상에 형성된 플로팅 게이트 전극, 제 2 게이트 절연막을 통해 플로팅 게이트 전극 상에 형성된 제어 게이트 전극과, 플로팅 게이트 전극에 부분적으로 중복되도록 플로팅 게이트 전극 아래에 서로 이격된 소스 및 드레인 영역을 각각 가지는 복수의 메모리 소자로 구성된 전기적으로 소거 가능한 불휘발성 반도체 메모리 장치 및 그 불휘발성 반도체 메모리 장치 제조 방법에 있어서, 복수의 메모리 셀들을 동시에 전기적 소거할 때, 복수의 메모리 소자들 사이에 서 소거에 따른 임계 전압 변화를 억제하는 것이다.
[발명의구성]
본 발명의 제 1 관점에 따른 상술한 목적을 달성하기 위하여, 제 1 게이트 절연막을 통해 반도체 기판 상에 형성된 플로팅 게이트 전극, 제 2 게이트 절연막을 통해 플로팅 게이트 전극 상에 형성된 제어 게이트 전극과, 플로팅 게이트 전극에 부분적으로 중복되도록 플로팅 게이트 전극 아래에 서로 이격된 소스 및 드레인 영역을 갖는 전기적으로 불휘발성 반도체 메모리 장치에 있어서, 소거 전압을 인가할 때 소자 분리 영역의 주변부와 플로팅 게이트 전극의 단부 사이에 발생되는 전계를 완화시키는 전계 완충 수단을 포함하는 전기적으로 소거 가능한 불휘발성 반도체 메모리 장치를 제공한다.
제 1 관점에 따른 전계 완충 수단은 소자 분리 영역의 주변부의 소스 영역 표면부에 가볍게 도핑된 영역으로서 선택적으로 형성된다.
본 발명의 제 2 관점에 따른 상술한 목적을 달성하기 위하여, 불휘발성 반도체 메모리 장치를 제조하는 방법에 있어서, 반도체 기판 상에 산화막을 형성하는 단계, 산화막 상에 폴리실리콘을 형성하는 단계, 소자 분리 영역을 형성하는 부분으로부터 질화막을 에칭하는 단계, 채널 스토퍼를 형성하기 위해 반도체 기판과 동
일한 전도형(conductivity type)을 갖는 불순물을 도핑하는 단계와, 기판이 회전하는 동안 반도체 기판과 동일한 전도형을 갖는 불순물을 경사 주입하여 전계 완충수단을 형성하는 단계를 포함하는 불利발성 반도체 메모리 장치 제조 방법을 제공한다.
제 2 관점에 따른 전계 완충 수단을 형성하는 불순물 도핑 에너지는 채널 스토퍼를 형성하기 위한 불순물 도핑 에너지 보다 낮다. 전계 완충 수단을 형성하는 불순물의 도핑 방향은 반도체 기판에 대한 범선에 대해서 30° 내지 60° 의 범위 내에 있다.
본 발명에 따라, 전계 완충 수단을 형성하는 경우에, 소거 전압이 인가 됨에 따라 소자 분리 영역의 주변부와 플로팅 게이트 전극 사이에 발생되는 전계를 완화시킬 수 있다.
본 발명의 상기 및 다른 장점, 특징 및, 부가적 목적은 다음의 상세한 설명과, 본 발명의 원리를 포함하는 양호한 실시예가 예시된 예를 통해 도시된 첨부한 풀도면을 참조하면 본 기술 분야에 숙련된 사람들에게는 명백해질 것이다
실시예
첨부된 도면의 제 4A 도 내지 제 7 도를 참조하여 본 발명을 상세히 설명한다.
제 5 도는 본 발명에 따른 불휘발성 반도체 메모리 장치의 메모리 배열을 도시하는데, 제 2 도에 대응한다. 제 5 도에서 IV-IV 단면에 따른 본 발명의 불휘발성 반도체 메모리 장치의 제조 과정 제 4A 도 내지 제 4L 도를 참조하여 설명한다.
제 4A 도를 참조하면, p-형 실리콘 기판(101)상에는 산화막(102)이 예를 들어, 45-nm의 두께로 형성된다. 산화막(102) 상에는, 제 4B 도에 도시한 바와 같이, CVD에 의해 예를 들어 120-nm의 두께로 폴리실리콘(103)이 증착된다. 폴리실리콘(103) 상에는, 제 4C 도에 도시한 바와 같이, CVD에 의해 300-nm 두께의 질화막(104)이 형성된다. 또한 제 4D 도에 도시한 바와 같이, 포토레지스트(105)가 패턴화 된다.
제 4E 도에 도시한 바와 같이, 질화막(104)은 포토레지스터(105)를 마스크로서 이용하여 에칭된다. 제 4F 도에 도시한 바와 같이, 인접한 메모리 셀들을 전기적으로 분리시키기 위한 채널 스토퍼를 형성하기 위해 화살표로 표시된 방향으로 ; 붕소가 도핑되고, 그로 인해, 채널 스토퍼 역할을 하는 제 1 p-형 영역(501)(제 6도)을 형성한다. 제 4G 도에 도시한 바와 같이, 기판(101)을 회전시키면서 화살표로 표시된 것처럼 경사 방향으로 붕소를 도핑한다. 이 경우, 이온 주입 에너지는 50 내지 80 keV의 범위내에 해당되고, 이는 채널 스토퍼를 형성하기 위한 붕소 도핑 에너지보다 낮게 설정된다. 주입량은 8×1013내지 1×1014cm-2의 범위이고, 주입 각도는 기판의 법선에 대하여 30° 내지 60° 의 범위가 된다. 이러한 공정에 있어서, 전계 완충 수단 으로서 역할을 하는 제 2 p-형 영역(502)(제 6 도)이 형성된다. 제 4H 도에 도시한 바와 같이, 산화가 실행되어 소자 분리 영역(106)을 형성한다.
제 4I 도에 도시한 바와 같이, 게이트 산화막(302)을 형성하고, 150-nm 두께의 제 1 폴리실리콘(107)을 성장시킨다. 제 4J 도에 도시한 바와 같이, 후에 플로팅 게이트 전극(303)에 형성되는 각각의 폴리실리콘 패턴을 형성하기 위하여 제 1 폴리실리콘(107)의 불필요한 부분을 에칭한다. 제 4K 도에 도시한 바와 같이, 게이트 절연막(304) 및 제 2 폴리실리콘(108)을 성장시키고, 플로팅 게이트 및 제어 게이트 전극(303 및 305)을 형성하기 위하여 불필요한 부분을 에칭한다. 제 4L 도에 도시한 바와 같이, 절연막(109)을 성장시키고, 대응하는 확산층들에 전극들을 전기적으로 접속시키기 위해 필요한 부분에 접촉 홀을 형성하고, 그로 인해 각각의 메모리 셀을 형성한다.
제 6 도에는 결과적으로 형성된 메모리 셀의 단면도가 도시되어 있다. 메모리 셀이 상술한 제조 방법에 의해 형성되는 경우에, 종래의 구조와 비교할 때 제 2 p-형 영역(502)은 소자 분리 영역(106)의 주변부에 부가된다. 제 2 p-형 영역(502)은, 메모리 셀들이 설명된 제 5 도[제 5 도에서는 설명의 편의를 위해 두 개의 소자 분리 영역(106)에 대해서 단지 제 2 p-형 영역(502)만이 도시되어 있음]에 도시된 바와 같이, 소자 분리 영역(106)의 주변부에만 형성되었다. 제 2 p-형 영역(502)은 전계 완충 수단과 같은 역할을 하여 소자 분리 영역(106)의 주변부와 플로팅 게이트 전극(303) 사이의 전계의 부분적 집중을 완화시킨다. 결과적으로, 전계 완충 수단은 소자 분리의 영향을 거의 제거할 수 있다.
실제의 메모리 셀에 대한 기록과 그 메모리 셀로부터의 데이타 소거에 따라 웨이퍼 상에서 73 점에서의 임계 전압의 변화는, 제 7 도에 도시한 바와 같이, 본 발명의 방범에 의해 제조된 메모리 장치와 종래의 방법에 의해 제조된 메모리 장치를 비교하여 나타난다.
제 7 도로부터 알 수 있듯이, 종래의 제조 방법에 따른 임계 전압은 0.1 내지 2.5V의 범위에서 변화하는 반면에, 본 발명에 따른 임계 전압은 0.3 내지 1.5V의 범위에서 변화하기 때문에, 본 발명은 종래 기술에 비해 임계 전압의 변화를 작게 할 수 있다.
[발명의효과]
상술한 것처럼. 본 발명에 따르면, 소자 분리 영역의 주변부에 전계 완충 수단을 형성하여, 복수의 메모리 셀을 각각 구성하는 EEPROM 소자로부터의 데이터를 소거에 따른 임계 전압 격차를 감소시킬 수 있다.

Claims (8)

  1. 제 1 게이트 절연막을 통해 반도체 기판 상에 형성된 플로팅 게이트 전극, 제 2 게이트 절연막을 통해 상기 플로팅 게이트 전극 상에 형성된 제어 게이트 전극과, 상기 플로팅 게이트 전극에 부분적으로 중복되도록 상기 플로팅 게이트 전극 아래에 서로 이격된 소스 및 드레인 영역을 갖는 전기적으로 소거 가능한 불휘발성 반도체 메모리 장치에 있어서, 소거 전압이 인가되는 동안에 상기 플로팅 게이트 전극의 단부와 소자 분리 영역의 주변부에서의 상기 기판의 표면부 사이에 발생되는 전계를 완화시키기 위한 전계 완충 수단을 포함하는 것을 특징으로 하는 전기적으로 소거 가능한 불휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 전계 완충 수단은 상기 소자 분리 영역의 상기 주변부에서의 상기 기판의 표면부내의 도핑된 영역으로서 선택적으로 형성되고, 상기 도핑된 영역은 상기 반도제 기판의 불순물과 동일한 전도 형태의 불순물인 불순물의 농도가 상기 반도체로 소거 가능한 불휘발성 반도체 메모리 장치.
  3. 불휘발성 반도체 메모리 장치를 제조하는 방법에 있어서, 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 폴리실리콘을 형성하는 단계;상기 폴리실리콘 상에 질화막을 형성하는 단계; 소자 분리 영역을 형성하는 부분으로부터 상기 질화막을 에칭하는 단계: 채널 스토퍼를 형성하기 위하여 상기 반도체 기판과 동일한 전도형을 갖는 불순물을 도핑하는 단계: 및 상기 기판을 회전시키면서 상기 반도체 기판과 동일한 전도형을 갖는 불순물을 경사 주입함으로써, 전계 완충 수단을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치 제조 방법.
  4. 제 3 항에 있어서, 상기 전계 완충 수단을 형성하기 위한 불순물 도핑 에너지는 상기 채널 스토퍼를 형성하기 위한 불순물 도핑 에너지 보다 낮은 것을 특징으로 하는 불휘발성 반도체 메모리 장치 제조 방법.
  5. 제 3 항에 있어서, 상기 전계 완충 수단을 형성하는 단계에서 불순물의 도핑 방향은 상기 반도체 기판의 법선에 대해 30° 내지 60°의 범위에 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치 제조 방법.
  6. 제 4 항에 있어서, 상기 전계 완충 수단을 형성하는 단계에서 불순물의 도핑 방향은 상기 반도체 기판의 법선에 대해 30° 내지 60° 의 범위에 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치 제조 방법.
  7. 제 1 항에 있어서, 상기 전계 완충 수단은 상기 소자 절연 영역과 소자 영역 사이의 계면 영역의 표면부내에 도핑된 영역으로서 선택적으로 형성되는 것을 특징으로 하는 전기적으로 소거 가능한 불휘발성 반도체 메모리 장치.
  8. 제 3 항에 있어서, 상기 전계 완충 수단은 상기 소자 분리 영역과 소자 영역 사이의 계면 영역의 표면부내에 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치 제조방법.
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