JPS62128556A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS62128556A
JPS62128556A JP60268539A JP26853985A JPS62128556A JP S62128556 A JPS62128556 A JP S62128556A JP 60268539 A JP60268539 A JP 60268539A JP 26853985 A JP26853985 A JP 26853985A JP S62128556 A JPS62128556 A JP S62128556A
Authority
JP
Japan
Prior art keywords
film
composite film
composite
silicon nitride
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60268539A
Other languages
English (en)
Other versions
JPH0439232B2 (ja
Inventor
Noriaki Sato
佐藤　典章
Takaharu Nawata
名和田　隆治
Kunihiko Wada
邦彦 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60268539A priority Critical patent/JPS62128556A/ja
Priority to KR8609946A priority patent/KR900003030B1/ko
Priority to EP86402644A priority patent/EP0224418B1/en
Priority to DE8686402644T priority patent/DE3677155D1/de
Publication of JPS62128556A publication Critical patent/JPS62128556A/ja
Publication of JPH0439232B2 publication Critical patent/JPH0439232B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/04—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using capacitive elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 コンタクト孔上に二酸化シリコン膜（ＳｉＯ２膜）とシ
リコン窒化膜（Ｓｉ３Ｎｇ膜）の複合膜を形成してなる
ＢＩＣ（Ｂｒｅａｋｄｏｗｎ　ｏｆ　Ｉｎ５ｕｌａｔｏ
ｒ　ｆｏｒ　Ｃｏｎ−ｄｕｃｔｉｏｎ　）セルである。
〔産業上の利用分野） 本発明は半導体装置に関するもので、さらに詳しく言え
ば、絶縁膜の絶縁破壊を利用して書込みを行う素子の改
良に関するものである。
〔従来の技術〕
本出願人は第３図の断面図に示されるＢＩＣセルを開発
したものであり、同図において、１１はＰ型シリコン基
板、１２はシリコン基板表面に形成されたＮ″′型拡散
領域、１３はシリコン基板ｌｌ上に設けられた例えば燐
・シリケート・ガラスの絶縁膜（ＰＳＧ膜）、１４はＰ
ＳＧ膜１３に形成されたコンタクトホール上に形成され
た絶縁膜、１５は例えばアルミニウム（ｉ）の電極配線
である。
へＮ配線１５に電圧を印加したときの第３図の素子の等
価回路は第４図に示され、絶縁膜１４が非破壊状態のと
き図示の回路は非導通である。絶縁膜１４の絶縁破壊が
あると第４図の回路は第５図に示す如く絶縁膜の抵抗ｌ
？をもった導通状態になる。
そごで、非導通をＯ１導通を１とすると、１を書込みた
いときにはパルスを加えて絶縁＋１ｆｆ１４を破壊し導
通状態にすればよい。このようなセルをｘＹ方向にマト
リックス状に配置すると、書き込んだセルは１．暑き込
まないセルはＯとなるので、前記したマトリックス状の
セルはプログラム可能な読出し専用メモリ　（ＦＲＯＭ
）となり、ＦＲＯＭを読み取るときは絶縁＋１Ｑに電圧
を印加すると、電流が流れるセルは１、電流が流れない
セルはＯであるので、検出回路にかけ電位を増幅して読
み取ることができる。
または、冗長回路において、Ａの回路に欠陥がありそれ
をＢの回路に切り換えたいとき、第３図の素子を用いそ
の絶縁膜を破壊し導通状態にしてへ回路から８回路への
＋ＪＪ換えを行うことができるので、第３図の素子は単
独で切換え素子（スイッチングデバイス）として働く。
〔発明が解決しようとする問題点〕
第３図に示す素子の絶縁膜１４を形成するには、直接シ
リコン基板のシリコン結晶を熱酸化してＳｉｎ：＞膜を
形成する方法と、Ｎ型不純物例えば砒素（Ａｓ）をドー
プしたポリシリコンの熱酸化ｊ模を作る方法とがある。
基板シリコン結晶で熱酸化膜を作った場合、ＳｉＯ＋の
絶縁破壊電圧（Ｖｓ−Ｄ）が典型的な例で２５ボルト程
度に大である問題がある。この絶縁破壊電圧は５ｉ０２
膜の膜厚（Ｔｏｘ　）に依存するので、！１！！縁破壊
電圧を低くするにはＳｉＯ２の１模厚を小にすればよい
筈である。しかし、　ＳｉＯ２の膜厚を小にすると、５
ｉ０２膜が弱くなり、ＳｉＯ２中に存在する結晶欠陥と
か不純物による欠陥を介して５ｉ０２膜が絶縁破壊を起
すことが頻繁に発止する。かくして、絶縁破壊電圧を小
にずべく　　５ｉＯｚ　股を薄くすると、電圧を印加し
ないときまたは僅かの電圧を印加したときに５ｉ０２１
ＦＪが絶縁破壊し、プログラミングが安定に行いえない
問題がある。従って、ある膜１ｖ以上の５ｉ０２膜が必
要になるが、そうなると絶縁破壊電圧はある値以上のも
のとなり、そのことは好ましくない。
砒素をドープしたポリシリコンの場合、ポリシリコン中
に砒素が混入した絶縁膜が作られるのであるが、砒素原
子が存在することによって、絶縁１挨中に不純物が多く
入り絶縁破壊電圧が低下するもので、砒素をイオン住人
法でドープするときイオン注入の条件を適当に選ぶこと
によって書込み可能な電圧を得ることができる。しかし
、本発明者の実験によると、絶縁膜中の絶縁破壊電圧の
バラツキが７ボルト程度と幅が広くそれは基板上の酸化
膜についても同様であるという問題があることが確認さ
れた。さらに、ポリシリコンの酸化膜は、書込み後の抵
抗がポリシリコンが存在するためにＩＫΩ〜ＩＯＫΩと
高くなる問題もある。
本発明はこのような点に鑑みて創作されたもので、前記
した問題点を解決し、絶縁破壊電圧が一定して低く容易
に書込みが行え、しかも安定した高信頼性の書込みが可
能なりＩＣセルを提供することを目的とする。
〔問題点を解決するための手段〕
第１図（ａ）と（ｂｌは本発明実施例の断面図であり、
同図において、２１はシリコン窒化１１ｉ　（ｓｔＪｓ
ｔ　ＩＩＱ）、２２はＳ＋０２膜である。
本発明においては、ｌｌＩＣセルのコンタクトホールを
覆う絶縁１１Ａを、例えばシリコン窒化膜２１と５ｉ０
２１１ａ’２２の複合膜２３で形成したものである。
〔作用〕
１１１記したシリコン窒化膜とＳｉＯ２膜との複合絶縁
膜はポリシリコンを含まないものであるので、破壊電圧
を低く抑え、破壊後の抵抗値も低く抑えることができる
と同時に、破壊電圧を低くし、電圧分布の幅も狭くする
ことができるのである。
〔実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図（ａｌを参照すると、Ｐ型シリコン基板１１に形
成したＮ＋型領領域１２コンタクトをとるための基板１
１上の第１の絶縁膜１３に形成したコンタクト孔は、シ
リコン窒化膜２１とＳｉＯ２］１ｆｆ２２からなる第２
の絶縁膜である複合膜２３で覆われ、その上にｉなどの
材料の電極配線１５が形成されている。
Ｐ型シリコン基板の替りに、Ｎ型シリコン基板に設けら
れたＰ型ウェル拡散領域を用いてもよい。
図示のデバイスは導通のために複合膜２３の絶縁破壊を
発生させるＢＩＣセルであって、従来例同様、電極配線
１５に所定の電圧を印加して複合Ｉ＋９２３を絶縁破壊
して導通状態にするかまたはそうすることなく非導通状
態に保つものである。
第１図（ａｌのデバイスは第２図に示す工程によって製
造される。
第２図（ａ）参照： Ｐ型シリコン基板１１の表面に、９５０°Ｃの熱酸化に
よって２００人の膜厚の５ｉＯ２１ｆｆ１６を形成する
。
第２図（ｂ）参照： ＳｉＯ２膜１６上に形成したレジスト膜（図示せＪ”）
をパターニングし、しかる後に砒素イオン（Ａｓ’　）
を加速電圧１００Ｋ（３Ｖ％　ドーズ３ｔ４　Ｘ　１０
１５ｃｍ−２の条件でイオン注入する。図に符号１７を
付した点線は注入されたＡｓイオンを模式的に示す。
第２図（Ｃ１参照ニ レジスト膜、　５ｉ０２膜１６を除去し、全面に酸化膜
（厚さ２００人）次いでＰＳＧを１μｍの厚さに成長し
て第１の絶縁膜（ＰＳＧ膜）１３を形成する。
第２図（ｄ）参照： 砒素イオンを注入した部分のＰＳＧ　ＩＩ央１３にコン
タクト孔１８を例えばドライエツチングで開口し、開口
部の段差をなだらかな形状にする目的で、１０５０℃、
Ｎ２ガス雰囲気中で１０分間熱処理する（リフロー）。
このとき、基板１１に打ち込まれた砒素イオンは活性化
されＮ＋型領領域１２形成される。
第２図（ｅ）参照： 全面にシリコン窒化膜２１を５０人〜２００人の膜厚に
成長し、それをコンタクト孔を覆う如くにパターニング
する。
第２図（ｆｌ参照 次いで、　５ｉ０２を５人〜５０人の厚さに成長しＳｉ
Ｏ２膜２２全２２する。
第２図（ｇｌ参照： 全面にＡｌを１μｍの厚さにスパッタで被着し、それを
パターニングして電極配線１５を形成する。
上記の方法に代えて、シリコン窒化膜２１．５ｉ０２膜
２２を順に形成し、しかる後にパターニングすると第１
図（ｂｌに示されるデバイスが作られる。
複合膜２３は、上層／下層を、前記の如（ＳｉＯ２／５
ｉＪＮ！として形成するだけでなく、Ｓｉ３Ｎｇ／５ｉ
０２として形成してもよく、またはＳｉＯ２／５ｉＪＮ
！　／　ＳｉＯ２の如くサンドイッチ状に２種３層に形
成してもよい。要は比誘電率の異なる複数の絶縁膜で複
合膜２３を形成することである。
第１図（ａ）の実施例につき実験したところ、複合膜２
３の絶縁破壊後の抵抗値は５００Ωと十分低く　（従来
例はＩＫΩ〜ＩＯＫΩ）、破壊電圧は１８ボルトと小に
なり（従来例は２５ボルト）、破壊電圧分礼の幅も±１
ボルト以内に納めることができ（従来例は±７ボルト）
、その他の実施例においてもほぼ同じ結果が得られた。
〔発明の効果〕
以上述べてきたように本発明によれば、低電圧で容易に
書込みが行え、安定した高信頼性の書込みが実現可能な
りＴＣが実現される効果がある。
【図面の簡単な説明】
第１図（ａｌと（ｂｌは本発明実施例の断面図、第２図
ｆａ）ないしくｇｌは第１図（ａ）の素子を作る工程を
示す断面図、 第３ｉｆｆｌは従来のＢＩＣセルの断面図、第４図と第
５図はＢＩＣセルの操作を示すための回路図である。 第１図ないし第３図において、　　　　　　　　　　（
ａ）１１はＰ型シリコン基板、 １２はＮ＋型領領域 １３はＰＳＧ膜、 １４は絶縁膜、 １５は電極配線、 １６は　ＳｉＯ２膜、 Ｉ７はＡｓイオン、 １８はコンタクト孔、　　　　　　　　　　　　　　　
　　（ｂ）２１はシリコン窒化ｊ漠、 ２２は　５ｉ０２１模、 ２３は複合１漠である。 ゝ；じ／′ 本メ亭−Ｅ呼１歩Ｐ序ｅ＋イ艷Ｊ断でｉコｍ第１図 篤１図（ａ）　／１％　’ｒ　ＬＡ’ｔ−３ｘ−ｎ　ａ
＠７ｊｎ　＠第２図 ％１図（ａ）ｎ４Ｊ　εイ乍３ｘｌｉ＝４ＶＨ３’ｌ！
ｒ第２図

Claims (5)

    【特許請求の範囲】
  1. （１）一導電型の半導体基板（１１）の一部に形成され
    た前記基体と反対の導電型領域（１２）上に、第１の絶
    縁膜（１３）に設けられたコンタクト孔を覆う第２の絶
    縁膜（２３）上の電極配線（１５）と前記領域（１２）
    との導通をとる装置において、前記複合膜は比誘電率の
    異なる複数の絶縁膜（２１、２２）により構成されてな
    ることを特徴とする半導体装置。
  2. （２）前記複合膜（２１、２２）がそれぞれポリシリコ
    ンを含まないシリコン窒化（Ｓｉ＿３Ｎ＿４）膜（２１
    ）と二酸化シリコン（ＳｉＯ＿２）膜（２２）であるこ
    とを特徴とする特許請求の範囲第１項記載の半導体装置
    。
  3. （３）前記複合膜（２３）が、下層のシリコン窒化膜（
    ２１）と上層の二酸化シリコン膜（２２）によって構成
    されてなることを特徴とする特許請求の範囲第１項記載
    の半導体装置。
  4. （４）前記複合膜（２３）が、下層の二酸化シリコン膜
    （２２）と上層のシリコン窒化膜（２１）とによって構
    成されてなることを特徴とする特許請求の範囲第１項記
    載の半導体装置。
  5. （５）前記複合膜（２３）が、下層と上層の二酸化シリ
    コン膜（２２）によってはさまれたシリコン窒化膜（２
    １）によって構成されてなることを特徴とする特許請求
    の範囲第１項記載の半導体装置。
JP60268539A 1985-11-29 1985-11-29 半導体装置 Granted JPS62128556A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60268539A JPS62128556A (ja) 1985-11-29 1985-11-29 半導体装置
KR8609946A KR900003030B1 (en) 1985-11-29 1986-11-25 Programmable device for semiconductor integrated cricuit
EP86402644A EP0224418B1 (en) 1985-11-29 1986-11-28 A programmable element for a semiconductor integrated circuit chip
DE8686402644T DE3677155D1 (de) 1985-11-29 1986-11-28 Programmierbare vorrichtung fuer halbleiterintegrierten schaltungschip.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60268539A JPS62128556A (ja) 1985-11-29 1985-11-29 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP5165933A Division JPH0779153B2 (ja) 1993-06-14 1993-06-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS62128556A true JPS62128556A (ja) 1987-06-10
JPH0439232B2 JPH0439232B2 (ja) 1992-06-26

Family

ID=17459928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60268539A Granted JPS62128556A (ja) 1985-11-29 1985-11-29 半導体装置

Country Status (4)

Country Link
EP (1) EP0224418B1 (ja)
JP (1) JPS62128556A (ja)
KR (1) KR900003030B1 (ja)
DE (1) DE3677155D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62281365A (ja) * 1986-05-09 1987-12-07 アクテル・コ−ポレイシヨン プログラマブル低インピーダンス・アンチ・ヒューズ素子
JPH023278A (ja) * 1987-12-28 1990-01-08 Actel Corp 電気的にプログラム可能な低インピーダンス非ヒューズ素子
JPH03241772A (ja) * 1990-02-19 1991-10-28 Sharp Corp 半導体装置の製造方法
JPH06120440A (ja) * 1992-09-09 1994-04-28 Micron Technol Inc それぞれアンチ・ヒューズ素子を通じて基準電圧線に接続されたメモリー・セルｉｇｆｅｔを有するワン・タイム電圧プログラマブル・リード・オンリー・メモリー・アレイ

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266829A (en) * 1986-05-09 1993-11-30 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US5075249A (en) * 1988-04-04 1991-12-24 Fujitsu Limited Method of making a bic memory cell having contact openings with straight sidewalls and sharp-edge rims
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5780323A (en) 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
US5614756A (en) 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5552627A (en) * 1990-04-12 1996-09-03 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers
US5273927A (en) * 1990-12-03 1993-12-28 Micron Technology, Inc. Method of making a ferroelectric capacitor and forming local interconnect
US5119154A (en) * 1990-12-03 1992-06-02 Micron Technology, Inc. Ferroelectric capacitor and method for forming local interconnect
US5625220A (en) * 1991-02-19 1997-04-29 Texas Instruments Incorporated Sublithographic antifuse
US5550404A (en) * 1993-05-20 1996-08-27 Actel Corporation Electrically programmable antifuse having stair aperture
BE1007591A3 (nl) * 1993-10-05 1995-08-16 Philips Electronics Nv Programmeerbare halfgeleiderinrichting alsmede programmeerbaar halfgeleidergeheugen omvattende een dergelijke halfgeleiderinrichting.
US5756367A (en) * 1994-11-07 1998-05-26 Advanced Micro Devices, Inc. Method of making a spacer based antifuse structure for low capacitance and high reliability
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US7402897B2 (en) 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
WO2006085637A1 (en) * 2005-02-10 2006-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7977669B2 (en) 2005-02-10 2011-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device having a liquid-repellent layer
US8193606B2 (en) 2005-02-28 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory element

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5326462A (en) * 1976-08-24 1978-03-11 Kurita Water Ind Ltd Apparatus for treatment of floating separation
JPS5823483A (ja) * 1981-08-05 1983-02-12 Agency Of Ind Science & Technol 不揮発性半導体メモリ
JPS5828750A (ja) * 1981-08-12 1983-02-19 Canon Inc 光導電部材
JPS60153158A (ja) * 1984-01-23 1985-08-12 Oki Electric Ind Co Ltd キャパシタ誘電体膜の製造方法
JPS60173870A (ja) * 1984-02-06 1985-09-07 Nippon Telegr & Teleph Corp <Ntt> 電気的書込み可能な読出し専用メモリ素子の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3576549A (en) * 1969-04-14 1971-04-27 Cogar Corp Semiconductor device, method, and memory array
US3793090A (en) * 1972-11-21 1974-02-19 Ibm Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5326462A (en) * 1976-08-24 1978-03-11 Kurita Water Ind Ltd Apparatus for treatment of floating separation
JPS5823483A (ja) * 1981-08-05 1983-02-12 Agency Of Ind Science & Technol 不揮発性半導体メモリ
JPS5828750A (ja) * 1981-08-12 1983-02-19 Canon Inc 光導電部材
JPS60153158A (ja) * 1984-01-23 1985-08-12 Oki Electric Ind Co Ltd キャパシタ誘電体膜の製造方法
JPS60173870A (ja) * 1984-02-06 1985-09-07 Nippon Telegr & Teleph Corp <Ntt> 電気的書込み可能な読出し専用メモリ素子の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62281365A (ja) * 1986-05-09 1987-12-07 アクテル・コ−ポレイシヨン プログラマブル低インピーダンス・アンチ・ヒューズ素子
JPH023278A (ja) * 1987-12-28 1990-01-08 Actel Corp 電気的にプログラム可能な低インピーダンス非ヒューズ素子
JPH03241772A (ja) * 1990-02-19 1991-10-28 Sharp Corp 半導体装置の製造方法
JPH06120440A (ja) * 1992-09-09 1994-04-28 Micron Technol Inc それぞれアンチ・ヒューズ素子を通じて基準電圧線に接続されたメモリー・セルｉｇｆｅｔを有するワン・タイム電圧プログラマブル・リード・オンリー・メモリー・アレイ

Also Published As

Publication number Publication date
EP0224418A1 (en) 1987-06-03
EP0224418B1 (en) 1991-01-23
KR900003030B1 (en) 1990-05-04
DE3677155D1 (de) 1991-02-28
JPH0439232B2 (ja) 1992-06-26

Similar Documents

Publication Publication Date Title
JPS62128556A (ja) 半導体装置
JP2535084B2 (ja) 半導体装置の製造方法
JPS60501284A (ja) 不揮発性半導体メモリー装置の製造方法
JPH04158570A (ja) 半導体装置の構造及びその製造方法
JPS6033315B2 (ja) 半導体装置
US5396105A (en) Semiconductor device
JPH09246536A (ja) 半導体素子
JPS59977B2 (ja) 絶縁ゲ−ト型集積回路
JP2899313B2 (ja) プログラマブル素子
JPH02288361A (ja) 半導体装置
JP2564673B2 (ja) 不揮発性半導体記憶装置
JPH0247853B2 (ja)
JPH04179273A (ja) 不揮発性半導体メモリ
JPH0629397A (ja) 半導体装置の製造方法
JP3371169B2 (ja) 半導体装置の製造方法
JPH01208866A (ja) 半導体装置の製造方法
JPH03205870A (ja) 半導体装置
JPS62125676A (ja) 半導体装置及びその製造方法
JPS63224355A (ja) 半導体記憶装置
JPH02308566A (ja) 半導体装置の製造方法
JPH04323877A (ja) 半導体記憶装置
JPS5827358A (ja) バイポ−ラ型書込み可能ｒｏｍ
JPS58212166A (ja) 半導体装置の製造方法
JPH03273684A (ja) 半導体記憶装置およびその製造方法
JPS62205654A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term