JPS58212166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58212166A JPS58212166A JP58090492A JP9049283A JPS58212166A JP S58212166 A JPS58212166 A JP S58212166A JP 58090492 A JP58090492 A JP 58090492A JP 9049283 A JP9049283 A JP 9049283A JP S58212166 A JPS58212166 A JP S58212166A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- gate electrode
- wiring
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000003647 oxidation Effects 0.000 claims abstract description 18
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 18
- 239000000126 substance Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 8
- 239000000463 material Substances 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 230000003078 antioxidant effect Effects 0.000 abstract 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法にかかり、とくに高密
度絶縁ゲート型集積回路の製造方法に関するものである
。
度絶縁ゲート型集積回路の製造方法に関するものである
。
絶縁ゲート型集積回路は高密度化により動作特性の向上
と生産性を良好にする。従来の集積回路構造ではゲート
電極と配線電極の結合を動作領域上で形成するには、ゲ
ート電極形成の7オトレジストエ程と、結合部への開孔
形成の7オトレジストエ程との位置合せ精度が悪いため
、開孔がゲート電極周囲に重畳し、この部分で直下の半
導体領域に接触する危険がある。これを避けるため従来
のこの種の集積回路では、動作領域上のゲート電極の伸
長部を不活性領域に引き出し、この伸長部にて開孔を通
して上層配線との導電結合を得て(・る。
と生産性を良好にする。従来の集積回路構造ではゲート
電極と配線電極の結合を動作領域上で形成するには、ゲ
ート電極形成の7オトレジストエ程と、結合部への開孔
形成の7オトレジストエ程との位置合せ精度が悪いため
、開孔がゲート電極周囲に重畳し、この部分で直下の半
導体領域に接触する危険がある。これを避けるため従来
のこの種の集積回路では、動作領域上のゲート電極の伸
長部を不活性領域に引き出し、この伸長部にて開孔を通
して上層配線との導電結合を得て(・る。
然し乍ら、かかる従来の構造によれば、伸長部は動作領
域の有効面積率を低下するため高密度化を妨げ、ゲート
電極に対する付加容量の増大、面積増大のための拡散層
容量および配線容量の増大で動作の高速化や消費電力の
減少は到底望み得ないO この発明の目的は、とくに高速動作の容易な高密度集積
2回路装置の好ましい製造方法を提供することにある。
域の有効面積率を低下するため高密度化を妨げ、ゲート
電極に対する付加容量の増大、面積増大のための拡散層
容量および配線容量の増大で動作の高速化や消費電力の
減少は到底望み得ないO この発明の目的は、とくに高速動作の容易な高密度集積
2回路装置の好ましい製造方法を提供することにある。
尿発明の特徴は、下層電極層の上面に耐酸化性物質を被
着した状態で熱酸化処理を行うことにより該電極層の少
くとも一方向の側部に熱酸化膜を被着し、しかる後に該
耐酸化物質を除去することによって該電極層の上面部分
は一方向にわたって露呈せしめ、該露呈せる上面部分に
上層の電極配線層を接触せしめる半導体装置の製造方法
にある。
着した状態で熱酸化処理を行うことにより該電極層の少
くとも一方向の側部に熱酸化膜を被着し、しかる後に該
耐酸化物質を除去することによって該電極層の上面部分
は一方向にわたって露呈せしめ、該露呈せる上面部分に
上層の電極配線層を接触せしめる半導体装置の製造方法
にある。
より具体的には本発明は、第1層目のゲート電極および
配線電極として高融点物質を用い、第2層目の導電配線
と前記ゲート電極を接触する集積回路の製法にお(・て
、前記第1層目のゲート電極および配線電極形成時に上
面に予め耐酸化性物質を被着することにより同一形状に
形成し、前記配線電極上の前記耐酸化性物質を選択除去
し、しかるのち熱酸化処理して前記配線電極を熱酸化膜
で被覆し、次に該熱酸化膜マスクとして前記ゲート電極
上の耐酸化性物質を除去して自己整合されたゲート電極
の少くとも一部の“上層を露呈し、該露呈面を通して前
記ゲート電極と前記第2層目の導電配線とを結合するこ
とを特徴とする集積回路の製法にある。
配線電極として高融点物質を用い、第2層目の導電配線
と前記ゲート電極を接触する集積回路の製法にお(・て
、前記第1層目のゲート電極および配線電極形成時に上
面に予め耐酸化性物質を被着することにより同一形状に
形成し、前記配線電極上の前記耐酸化性物質を選択除去
し、しかるのち熱酸化処理して前記配線電極を熱酸化膜
で被覆し、次に該熱酸化膜マスクとして前記ゲート電極
上の耐酸化性物質を除去して自己整合されたゲート電極
の少くとも一部の“上層を露呈し、該露呈面を通して前
記ゲート電極と前記第2層目の導電配線とを結合するこ
とを特徴とする集積回路の製法にある。
この発明の方法による集積回路は、ゲート電極が自己整
合で露呈するため、1〜4μ程度の微細加工ゲート電極
・に対しても、動作領域上で確実にゲート電極と導電配
線との結合が得られる。
合で露呈するため、1〜4μ程度の微細加工ゲート電極
・に対しても、動作領域上で確実にゲート電極と導電配
線との結合が得られる。
次にこの発明をより良く理解するためにこの発明の実施
例につき図を用いて説明する。
例につき図を用いて説明する。
第1図は従来の集積回路の平面図である。この集積回路
はシリコンゲート型MO8集積回路の製造工程で得られ
る1トランジスタ型のメモリを示す。メモリセルは一導
電型半導体基板101の内部に形成された縦方向に走る
逆導電型領域の桁線102と基板101の表面保護膜を
介して横方向に走るアルミニウムの単語線103の交点
に多結晶シリコンの下層のゲート電極104を有するト
ランジスター10と多結晶シリコンの電源の配線電極1
05で得られる容量素子120とから成る。
はシリコンゲート型MO8集積回路の製造工程で得られ
る1トランジスタ型のメモリを示す。メモリセルは一導
電型半導体基板101の内部に形成された縦方向に走る
逆導電型領域の桁線102と基板101の表面保護膜を
介して横方向に走るアルミニウムの単語線103の交点
に多結晶シリコンの下層のゲート電極104を有するト
ランジスター10と多結晶シリコンの電源の配線電極1
05で得られる容量素子120とから成る。
1″:・
トランジスター10のチャネル領域は、逆導電型領域1
02と逆導電型領域106との間のゲート電極104の
下に位置している。ゲート電極を介して容量素子120
の側の逆導電型領域106がトランジスタ110と容量
素子120の接続領域となる。上層単語線103とゲー
ト霜1極104との導電結合はゲート電極のチャネル領
域から離れた部分のゲート電極の太きく□形成されたコ
ンタクト領域109の上において開孔107を通して得
られ、このため従来のメモリセルはメモリセル当りの占
有面積が犬となる。
02と逆導電型領域106との間のゲート電極104の
下に位置している。ゲート電極を介して容量素子120
の側の逆導電型領域106がトランジスタ110と容量
素子120の接続領域となる。上層単語線103とゲー
ト霜1極104との導電結合はゲート電極のチャネル領
域から離れた部分のゲート電極の太きく□形成されたコ
ンタクト領域109の上において開孔107を通して得
られ、このため従来のメモリセルはメモリセル当りの占
有面積が犬となる。
第2図はこの発明の一実施例により得られた半導体装置
の平面図である。
の平面図である。
この実施例は桁線の逆導電型領域102と多結晶シリコ
ンの下層ゲート電極201との交叉部にトランジスタ2
10を形成し、このトランジスタ2100チヤンネル領
域上に直接開孔202が設けられる。尚、ゲート電極2
01の巾と開孔202の巾は次の第3図[F]に示すよ
うに等しく・寸法となって(・る。トランジスタ210
と容量素子220とは共通の逆導電型領域106がある
。グー)tf極201の上面にはアルミニ9ムの上層の
単語線103が通過し、この単語線103は従って主と
して活性領域上を通過干ることになり、無効面積部を減
少する。単語線103とゲート電極201との導電結合
を得る開孔202はゲート電極201の上面に自己整合
された開孔である。尚、このゲート電極201と開孔(
コンタクト孔)202の大きさは次の第3図から明らか
のように同じとなる。ゲート電極材料として多結晶シリ
コン、モリブデン、タングステンのように高融点の導t
ti料を用いることができる。
ンの下層ゲート電極201との交叉部にトランジスタ2
10を形成し、このトランジスタ2100チヤンネル領
域上に直接開孔202が設けられる。尚、ゲート電極2
01の巾と開孔202の巾は次の第3図[F]に示すよ
うに等しく・寸法となって(・る。トランジスタ210
と容量素子220とは共通の逆導電型領域106がある
。グー)tf極201の上面にはアルミニ9ムの上層の
単語線103が通過し、この単語線103は従って主と
して活性領域上を通過干ることになり、無効面積部を減
少する。単語線103とゲート電極201との導電結合
を得る開孔202はゲート電極201の上面に自己整合
された開孔である。尚、このゲート電極201と開孔(
コンタクト孔)202の大きさは次の第3図から明らか
のように同じとなる。ゲート電極材料として多結晶シリ
コン、モリブデン、タングステンのように高融点の導t
ti料を用いることができる。
第3図(2)〜ω)はこの発明の一実施例である製造方
法の各工程における試料における試料のそれぞれ断面図
である。この製造方法は、既知のシリコン窒化膜を選択
熱酸化の耐酸化性マスク材として用いて第3回内に示す
ように周辺酸化膜301およびゲート酸化、膜302,
303をP型シリコン単結晶基板304の表面に形成す
る。これらの表面酸化膜は全て基板から熱酸化形成され
た5tO2膜であり、周辺酸化膜301の膜厚は1〜1
.5μm。
法の各工程における試料における試料のそれぞれ断面図
である。この製造方法は、既知のシリコン窒化膜を選択
熱酸化の耐酸化性マスク材として用いて第3回内に示す
ように周辺酸化膜301およびゲート酸化、膜302,
303をP型シリコン単結晶基板304の表面に形成す
る。これらの表面酸化膜は全て基板から熱酸化形成され
た5tO2膜であり、周辺酸化膜301の膜厚は1〜1
.5μm。
ゲート酸化膜302,303の膜厚は約50OAである
。基板304の濃度は5X10 crn−8で周辺酸化
膜301の直下に1016〜lO1″rcrn の表
面濃度のP型領域305を有する。この試料は次に表面
に燐添加された厚き0.5μ程度の多結晶シリコンおよ
び300〜1.00OAのシリコン窒化膜を成長し、フ
ォトレジスト工程を通して蝕刻して第3図0の如くゲー
ト電極306,307および電源の配線電極308を形
成する。これらの電極は約10”cmの燐を含有する多
結晶シリコンから成り、それぞれ上面に必要に応じて設
けた高々数100A8 i 0゜膜を介してシリコン窒
化膜309,310,311を被覆している。
。基板304の濃度は5X10 crn−8で周辺酸化
膜301の直下に1016〜lO1″rcrn の表
面濃度のP型領域305を有する。この試料は次に表面
に燐添加された厚き0.5μ程度の多結晶シリコンおよ
び300〜1.00OAのシリコン窒化膜を成長し、フ
ォトレジスト工程を通して蝕刻して第3図0の如くゲー
ト電極306,307および電源の配線電極308を形
成する。これらの電極は約10”cmの燐を含有する多
結晶シリコンから成り、それぞれ上面に必要に応じて設
けた高々数100A8 i 0゜膜を介してシリコン窒
化膜309,310,311を被覆している。
次に第3図(Qに示す如く、試料は各電極および周辺酸
化膜をマスクとして用いて燐を導入して表面濃度102
0〜10”cm−8のN型領域312,313゜314
.315を形成する。このN型領域1312〜315は
第2図の桁線およびトランジスタのドレインもしくはソ
ースの一方として動作するN型領域312,315と、
トランジスタのドレイン・:: もしくはソースの他方および容量素子220の一方の端
子として動作するN型領域313,314から成る。N
型領域形成のうち、配線型ff1308の上面シリコン
窒化膜が除去される。試料は次に熱酸化処理されて、N
型領域312〜315を押込むと同時に配線電極308
および各N型領域312〜315の上面3000〜60
00Aの810.膜316.317,318,319,
320を形成する。この酸化工程でもゲート電極306
,307の上面のシリコン窒化膜309,310は実質
的に酸化されず第3図0に示すように配線電極308の
上面にのみ選択酸化による熱酸化膜316が成長する。
化膜をマスクとして用いて燐を導入して表面濃度102
0〜10”cm−8のN型領域312,313゜314
.315を形成する。このN型領域1312〜315は
第2図の桁線およびトランジスタのドレインもしくはソ
ースの一方として動作するN型領域312,315と、
トランジスタのドレイン・:: もしくはソースの他方および容量素子220の一方の端
子として動作するN型領域313,314から成る。N
型領域形成のうち、配線型ff1308の上面シリコン
窒化膜が除去される。試料は次に熱酸化処理されて、N
型領域312〜315を押込むと同時に配線電極308
および各N型領域312〜315の上面3000〜60
00Aの810.膜316.317,318,319,
320を形成する。この酸化工程でもゲート電極306
,307の上面のシリコン窒化膜309,310は実質
的に酸化されず第3図0に示すように配線電極308の
上面にのみ選択酸化による熱酸化膜316が成長する。
しかるのち試料はシリコン窒化膜を除去し第3図(ト)
に示すようにゲート電極306,307の上面を露呈す
る。シリコン窒化膜の除去は熱燐酸もしくはプラズマに
よる蝕刻作用がS i O,に比して優勢に行なわれる
ことを利用して試料に均一に処理して選択除去される。
に示すようにゲート電極306,307の上面を露呈す
る。シリコン窒化膜の除去は熱燐酸もしくはプラズマに
よる蝕刻作用がS i O,に比して優勢に行なわれる
ことを利用して試料に均一に処理して選択除去される。
最後に試料はアルミニウム蒸着およびアルミニウム蒸着
層への7オトレ1ジスト工程を経て所要の1 単語線321を形成し、基板304からの導出電極32
2を設けて完成させる。単語線321は縦方向に伸びる
N型領域312,315に対して直角方向の横方向に伸
び、各トランジスタのチャンネル領域上でゲート電極3
06,307の露呈面に導電結合する。
層への7オトレ1ジスト工程を経て所要の1 単語線321を形成し、基板304からの導出電極32
2を設けて完成させる。単語線321は縦方向に伸びる
N型領域312,315に対して直角方向の横方向に伸
び、各トランジスタのチャンネル領域上でゲート電極3
06,307の露呈面に導電結合する。
上述の実施例の製造方法によれば、ゲート電極の露呈面
がシリコン窒化膜の選択蝕刻による自己製合法で得られ
るため、従来のようなフォトレジストを用いた開孔形成
に比して微少面積のゲート電極に対しても確実且つ安全
に得られる。又、得られた集積回路の占有面積が小さい
ため、高速動作型の集積回路を実現することができる。
がシリコン窒化膜の選択蝕刻による自己製合法で得られ
るため、従来のようなフォトレジストを用いた開孔形成
に比して微少面積のゲート電極に対しても確実且つ安全
に得られる。又、得られた集積回路の占有面積が小さい
ため、高速動作型の集積回路を実現することができる。
第1図は、従来の集積回路の平面図、第2図はこの発明
の一実施例により得られた半導体装置の平面図、第3図
(5)〜[F]はこの発明の一実施例の製造方法の各工
程における試料のそれぞれ断面図である。図中101,
304は一導電型シリコン基板、102,106,31
.313,314゜315は逆導電型領域、104,
201,306゜307はゲート電極、105,308
は第1層目の配線電極、107,202はゲート電極開
孔およびゲート電極の露呈面、103,321は第2層
目アルミニウムの配線、110,210はトランジスタ
、120,220は容量素子を示す。 嘉1図 活 ? 図 第 3 し」 とA) 第一3ヅ (βう 柩3図 (C)
の一実施例により得られた半導体装置の平面図、第3図
(5)〜[F]はこの発明の一実施例の製造方法の各工
程における試料のそれぞれ断面図である。図中101,
304は一導電型シリコン基板、102,106,31
.313,314゜315は逆導電型領域、104,
201,306゜307はゲート電極、105,308
は第1層目の配線電極、107,202はゲート電極開
孔およびゲート電極の露呈面、103,321は第2層
目アルミニウムの配線、110,210はトランジスタ
、120,220は容量素子を示す。 嘉1図 活 ? 図 第 3 し」 とA) 第一3ヅ (βう 柩3図 (C)
Claims (1)
- 下層の電極層の上面に耐酸化性物質を被着した状態で熱
酸化処理を行うことにより該電極層の少くとも一方向の
側部に熱酸化膜を被着し、しかる後に該耐酸化物質を除
去することによって該電極層の上面部分は一方向にわた
って露呈せしめ、該露呈せる上面部分に上層の電極配線
層を接触せしめることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58090492A JPS58212166A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58090492A JPS58212166A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50071749A Division JPS6034261B2 (ja) | 1975-06-13 | 1975-06-13 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58212166A true JPS58212166A (ja) | 1983-12-09 |
JPS6311778B2 JPS6311778B2 (ja) | 1988-03-16 |
Family
ID=14000018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58090492A Granted JPS58212166A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58212166A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63136649A (ja) * | 1986-11-28 | 1988-06-08 | Sony Corp | 多層配線形成方法 |
-
1983
- 1983-05-23 JP JP58090492A patent/JPS58212166A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63136649A (ja) * | 1986-11-28 | 1988-06-08 | Sony Corp | 多層配線形成方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS6311778B2 (ja) | 1988-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4466172A (en) | Method for fabricating MOS device with self-aligned contacts | |
JPS5736844A (en) | Semiconductor device | |
JP3229665B2 (ja) | Mosfetの製造方法 | |
JPS6321351B2 (ja) | ||
JP2553030B2 (ja) | 集積回路構造体およびその製造方法 | |
JPS6015944A (ja) | 半導体装置 | |
US4357747A (en) | Method for producing a semiconductor device having an insulated gate type field effect transistor | |
JPS60113460A (ja) | ダイナミックメモリ素子の製造方法 | |
JPS6228591B2 (ja) | ||
JPS58212166A (ja) | 半導体装置の製造方法 | |
JPS59977B2 (ja) | 絶縁ゲ−ト型集積回路 | |
JPS6272171A (ja) | 半導体メモリ | |
JPH05251711A (ja) | 半導体集積回路及びその製造方法 | |
JPH039572A (ja) | 半導体装置の製造方法 | |
JPH0142147B2 (ja) | ||
US5221634A (en) | Method of making semiconductor device employing self diffusion of dopant from contact member for augmenting electrical connection to doped region in substrate | |
JPS6341224B2 (ja) | ||
JPS6034261B2 (ja) | 集積回路 | |
JP2546297B2 (ja) | 半導体記憶装置 | |
JPS59121978A (ja) | 半導体装置の製造方法 | |
JPH03257873A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPS6232629B2 (ja) | ||
JPH03205870A (ja) | 半導体装置 | |
JPS62156874A (ja) | Mosトランジスタおよびその製造方法 | |
JPS58151043A (ja) | 半導体装置の製造方法 |