JPS58212166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58212166A JPS58212166A JP58090492A JP9049283A JPS58212166A JP S58212166 A JPS58212166 A JP S58212166A JP 58090492 A JP58090492 A JP 58090492A JP 9049283 A JP9049283 A JP 9049283A JP S58212166 A JPS58212166 A JP S58212166A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法にかかり、とくに高密
度絶縁ゲート型集積回路の製造方法に関するものである
。
度絶縁ゲート型集積回路の製造方法に関するものである
。
絶縁ゲート型集積回路は高密度化により動作特性の向上
と生産性を良好にする。従来の集積回路構造ではゲート
電極と配線電極の結合を動作領域上で形成するには、ゲ
ート電極形成の７オトレジストエ程と、結合部への開孔
形成の７オトレジストエ程との位置合せ精度が悪いため
、開孔がゲート電極周囲に重畳し、この部分で直下の半
導体領域に接触する危険がある。これを避けるため従来
のこの種の集積回路では、動作領域上のゲート電極の伸
長部を不活性領域に引き出し、この伸長部にて開孔を通
して上層配線との導電結合を得て（・る。
と生産性を良好にする。従来の集積回路構造ではゲート
電極と配線電極の結合を動作領域上で形成するには、ゲ
ート電極形成の７オトレジストエ程と、結合部への開孔
形成の７オトレジストエ程との位置合せ精度が悪いため
、開孔がゲート電極周囲に重畳し、この部分で直下の半
導体領域に接触する危険がある。これを避けるため従来
のこの種の集積回路では、動作領域上のゲート電極の伸
長部を不活性領域に引き出し、この伸長部にて開孔を通
して上層配線との導電結合を得て（・る。
然し乍ら、かかる従来の構造によれば、伸長部は動作領
域の有効面積率を低下するため高密度化を妨げ、ゲート
電極に対する付加容量の増大、面積増大のための拡散層
容量および配線容量の増大で動作の高速化や消費電力の
減少は到底望み得ないＯ この発明の目的は、とくに高速動作の容易な高密度集積
２回路装置の好ましい製造方法を提供することにある。
域の有効面積率を低下するため高密度化を妨げ、ゲート
電極に対する付加容量の増大、面積増大のための拡散層
容量および配線容量の増大で動作の高速化や消費電力の
減少は到底望み得ないＯ この発明の目的は、とくに高速動作の容易な高密度集積
２回路装置の好ましい製造方法を提供することにある。
尿発明の特徴は、下層電極層の上面に耐酸化性物質を被
着した状態で熱酸化処理を行うことにより該電極層の少
くとも一方向の側部に熱酸化膜を被着し、しかる後に該
耐酸化物質を除去することによって該電極層の上面部分
は一方向にわたって露呈せしめ、該露呈せる上面部分に
上層の電極配線層を接触せしめる半導体装置の製造方法
にある。
着した状態で熱酸化処理を行うことにより該電極層の少
くとも一方向の側部に熱酸化膜を被着し、しかる後に該
耐酸化物質を除去することによって該電極層の上面部分
は一方向にわたって露呈せしめ、該露呈せる上面部分に
上層の電極配線層を接触せしめる半導体装置の製造方法
にある。
より具体的には本発明は、第１層目のゲート電極および
配線電極として高融点物質を用い、第２層目の導電配線
と前記ゲート電極を接触する集積回路の製法にお（・て
、前記第１層目のゲート電極および配線電極形成時に上
面に予め耐酸化性物質を被着することにより同一形状に
形成し、前記配線電極上の前記耐酸化性物質を選択除去
し、しかるのち熱酸化処理して前記配線電極を熱酸化膜
で被覆し、次に該熱酸化膜マスクとして前記ゲート電極
上の耐酸化性物質を除去して自己整合されたゲート電極
の少くとも一部の“上層を露呈し、該露呈面を通して前
記ゲート電極と前記第２層目の導電配線とを結合するこ
とを特徴とする集積回路の製法にある。
配線電極として高融点物質を用い、第２層目の導電配線
と前記ゲート電極を接触する集積回路の製法にお（・て
、前記第１層目のゲート電極および配線電極形成時に上
面に予め耐酸化性物質を被着することにより同一形状に
形成し、前記配線電極上の前記耐酸化性物質を選択除去
し、しかるのち熱酸化処理して前記配線電極を熱酸化膜
で被覆し、次に該熱酸化膜マスクとして前記ゲート電極
上の耐酸化性物質を除去して自己整合されたゲート電極
の少くとも一部の“上層を露呈し、該露呈面を通して前
記ゲート電極と前記第２層目の導電配線とを結合するこ
とを特徴とする集積回路の製法にある。
この発明の方法による集積回路は、ゲート電極が自己整
合で露呈するため、１〜４μ程度の微細加工ゲート電極
・に対しても、動作領域上で確実にゲート電極と導電配
線との結合が得られる。
合で露呈するため、１〜４μ程度の微細加工ゲート電極
・に対しても、動作領域上で確実にゲート電極と導電配
線との結合が得られる。
次にこの発明をより良く理解するためにこの発明の実施
例につき図を用いて説明する。
例につき図を用いて説明する。
第１図は従来の集積回路の平面図である。この集積回路
はシリコンゲート型ＭＯ８集積回路の製造工程で得られ
る１トランジスタ型のメモリを示す。メモリセルは一導
電型半導体基板１０１の内部に形成された縦方向に走る
逆導電型領域の桁線１０２と基板１０１の表面保護膜を
介して横方向に走るアルミニウムの単語線１０３の交点
に多結晶シリコンの下層のゲート電極１０４を有するト
ランジスター１０と多結晶シリコンの電源の配線電極１
０５で得られる容量素子１２０とから成る。
はシリコンゲート型ＭＯ８集積回路の製造工程で得られ
る１トランジスタ型のメモリを示す。メモリセルは一導
電型半導体基板１０１の内部に形成された縦方向に走る
逆導電型領域の桁線１０２と基板１０１の表面保護膜を
介して横方向に走るアルミニウムの単語線１０３の交点
に多結晶シリコンの下層のゲート電極１０４を有するト
ランジスター１０と多結晶シリコンの電源の配線電極１
０５で得られる容量素子１２０とから成る。
１″：・
トランジスター１０のチャネル領域は、逆導電型領域１
０２と逆導電型領域１０６との間のゲート電極１０４の
下に位置している。ゲート電極を介して容量素子１２０
の側の逆導電型領域１０６がトランジスタ１１０と容量
素子１２０の接続領域となる。上層単語線１０３とゲー
ト霜１極１０４との導電結合はゲート電極のチャネル領
域から離れた部分のゲート電極の太きく□形成されたコ
ンタクト領域１０９の上において開孔１０７を通して得
られ、このため従来のメモリセルはメモリセル当りの占
有面積が犬となる。
０２と逆導電型領域１０６との間のゲート電極１０４の
下に位置している。ゲート電極を介して容量素子１２０
の側の逆導電型領域１０６がトランジスタ１１０と容量
素子１２０の接続領域となる。上層単語線１０３とゲー
ト霜１極１０４との導電結合はゲート電極のチャネル領
域から離れた部分のゲート電極の太きく□形成されたコ
ンタクト領域１０９の上において開孔１０７を通して得
られ、このため従来のメモリセルはメモリセル当りの占
有面積が犬となる。
第２図はこの発明の一実施例により得られた半導体装置
の平面図である。
の平面図である。
この実施例は桁線の逆導電型領域１０２と多結晶シリコ
ンの下層ゲート電極２０１との交叉部にトランジスタ２
１０を形成し、このトランジスタ２１００チヤンネル領
域上に直接開孔２０２が設けられる。尚、ゲート電極２
０１の巾と開孔２０２の巾は次の第３図［Ｆ］に示すよ
うに等しく・寸法となって（・る。トランジスタ２１０
と容量素子２２０とは共通の逆導電型領域１０６がある
。グー）ｔｆ極２０１の上面にはアルミニ９ムの上層の
単語線１０３が通過し、この単語線１０３は従って主と
して活性領域上を通過干ることになり、無効面積部を減
少する。単語線１０３とゲート電極２０１との導電結合
を得る開孔２０２はゲート電極２０１の上面に自己整合
された開孔である。尚、このゲート電極２０１と開孔（
コンタクト孔）２０２の大きさは次の第３図から明らか
のように同じとなる。ゲート電極材料として多結晶シリ
コン、モリブデン、タングステンのように高融点の導ｔ
ｔｉ料を用いることができる。
ンの下層ゲート電極２０１との交叉部にトランジスタ２
１０を形成し、このトランジスタ２１００チヤンネル領
域上に直接開孔２０２が設けられる。尚、ゲート電極２
０１の巾と開孔２０２の巾は次の第３図［Ｆ］に示すよ
うに等しく・寸法となって（・る。トランジスタ２１０
と容量素子２２０とは共通の逆導電型領域１０６がある
。グー）ｔｆ極２０１の上面にはアルミニ９ムの上層の
単語線１０３が通過し、この単語線１０３は従って主と
して活性領域上を通過干ることになり、無効面積部を減
少する。単語線１０３とゲート電極２０１との導電結合
を得る開孔２０２はゲート電極２０１の上面に自己整合
された開孔である。尚、このゲート電極２０１と開孔（
コンタクト孔）２０２の大きさは次の第３図から明らか
のように同じとなる。ゲート電極材料として多結晶シリ
コン、モリブデン、タングステンのように高融点の導ｔ
ｔｉ料を用いることができる。
第３図（２）〜ω）はこの発明の一実施例である製造方
法の各工程における試料における試料のそれぞれ断面図
である。この製造方法は、既知のシリコン窒化膜を選択
熱酸化の耐酸化性マスク材として用いて第３回内に示す
ように周辺酸化膜３０１およびゲート酸化、膜３０２，
３０３をＰ型シリコン単結晶基板３０４の表面に形成す
る。これらの表面酸化膜は全て基板から熱酸化形成され
た５ｔＯ２膜であり、周辺酸化膜３０１の膜厚は１〜１
．５μｍ。
法の各工程における試料における試料のそれぞれ断面図
である。この製造方法は、既知のシリコン窒化膜を選択
熱酸化の耐酸化性マスク材として用いて第３回内に示す
ように周辺酸化膜３０１およびゲート酸化、膜３０２，
３０３をＰ型シリコン単結晶基板３０４の表面に形成す
る。これらの表面酸化膜は全て基板から熱酸化形成され
た５ｔＯ２膜であり、周辺酸化膜３０１の膜厚は１〜１
．５μｍ。
ゲート酸化膜３０２，３０３の膜厚は約５０ＯＡである
。基板３０４の濃度は５Ｘ１０ ｃｒｎ−８で周辺酸化
膜３０１の直下に１０１６〜ｌＯ１″ｒｃｒｎ の表
面濃度のＰ型領域３０５を有する。この試料は次に表面
に燐添加された厚き０．５μ程度の多結晶シリコンおよ
び３００〜１．００ＯＡのシリコン窒化膜を成長し、フ
ォトレジスト工程を通して蝕刻して第３図０の如くゲー
ト電極３０６，３０７および電源の配線電極３０８を形
成する。これらの電極は約１０”ｃｍの燐を含有する多
結晶シリコンから成り、それぞれ上面に必要に応じて設
けた高々数１００Ａ８ ｉ ０゜膜を介してシリコン窒
化膜３０９，３１０，３１１を被覆している。
。基板３０４の濃度は５Ｘ１０ ｃｒｎ−８で周辺酸化
膜３０１の直下に１０１６〜ｌＯ１″ｒｃｒｎ の表
面濃度のＰ型領域３０５を有する。この試料は次に表面
に燐添加された厚き０．５μ程度の多結晶シリコンおよ
び３００〜１．００ＯＡのシリコン窒化膜を成長し、フ
ォトレジスト工程を通して蝕刻して第３図０の如くゲー
ト電極３０６，３０７および電源の配線電極３０８を形
成する。これらの電極は約１０”ｃｍの燐を含有する多
結晶シリコンから成り、それぞれ上面に必要に応じて設
けた高々数１００Ａ８ ｉ ０゜膜を介してシリコン窒
化膜３０９，３１０，３１１を被覆している。
次に第３図（Ｑに示す如く、試料は各電極および周辺酸
化膜をマスクとして用いて燐を導入して表面濃度１０２
０〜１０”ｃｍ−８のＮ型領域３１２，３１３゜３１４
．３１５を形成する。このＮ型領域１３１２〜３１５は
第２図の桁線およびトランジスタのドレインもしくはソ
ースの一方として動作するＮ型領域３１２，３１５と、
トランジスタのドレイン・：： もしくはソースの他方および容量素子２２０の一方の端
子として動作するＮ型領域３１３，３１４から成る。Ｎ
型領域形成のうち、配線型ｆｆ１３０８の上面シリコン
窒化膜が除去される。試料は次に熱酸化処理されて、Ｎ
型領域３１２〜３１５を押込むと同時に配線電極３０８
および各Ｎ型領域３１２〜３１５の上面３０００〜６０
００Ａの８１０．膜３１６．３１７，３１８，３１９，
３２０を形成する。この酸化工程でもゲート電極３０６
，３０７の上面のシリコン窒化膜３０９，３１０は実質
的に酸化されず第３図０に示すように配線電極３０８の
上面にのみ選択酸化による熱酸化膜３１６が成長する。
化膜をマスクとして用いて燐を導入して表面濃度１０２
０〜１０”ｃｍ−８のＮ型領域３１２，３１３゜３１４
．３１５を形成する。このＮ型領域１３１２〜３１５は
第２図の桁線およびトランジスタのドレインもしくはソ
ースの一方として動作するＮ型領域３１２，３１５と、
トランジスタのドレイン・：： もしくはソースの他方および容量素子２２０の一方の端
子として動作するＮ型領域３１３，３１４から成る。Ｎ
型領域形成のうち、配線型ｆｆ１３０８の上面シリコン
窒化膜が除去される。試料は次に熱酸化処理されて、Ｎ
型領域３１２〜３１５を押込むと同時に配線電極３０８
および各Ｎ型領域３１２〜３１５の上面３０００〜６０
００Ａの８１０．膜３１６．３１７，３１８，３１９，
３２０を形成する。この酸化工程でもゲート電極３０６
，３０７の上面のシリコン窒化膜３０９，３１０は実質
的に酸化されず第３図０に示すように配線電極３０８の
上面にのみ選択酸化による熱酸化膜３１６が成長する。
しかるのち試料はシリコン窒化膜を除去し第３図（ト）
に示すようにゲート電極３０６，３０７の上面を露呈す
る。シリコン窒化膜の除去は熱燐酸もしくはプラズマに
よる蝕刻作用がＳ ｉ Ｏ，に比して優勢に行なわれる
ことを利用して試料に均一に処理して選択除去される。
に示すようにゲート電極３０６，３０７の上面を露呈す
る。シリコン窒化膜の除去は熱燐酸もしくはプラズマに
よる蝕刻作用がＳ ｉ Ｏ，に比して優勢に行なわれる
ことを利用して試料に均一に処理して選択除去される。
最後に試料はアルミニウム蒸着およびアルミニウム蒸着
層への７オトレ１ジスト工程を経て所要の１ 単語線３２１を形成し、基板３０４からの導出電極３２
２を設けて完成させる。単語線３２１は縦方向に伸びる
Ｎ型領域３１２，３１５に対して直角方向の横方向に伸
び、各トランジスタのチャンネル領域上でゲート電極３
０６，３０７の露呈面に導電結合する。
層への７オトレ１ジスト工程を経て所要の１ 単語線３２１を形成し、基板３０４からの導出電極３２
２を設けて完成させる。単語線３２１は縦方向に伸びる
Ｎ型領域３１２，３１５に対して直角方向の横方向に伸
び、各トランジスタのチャンネル領域上でゲート電極３
０６，３０７の露呈面に導電結合する。
上述の実施例の製造方法によれば、ゲート電極の露呈面
がシリコン窒化膜の選択蝕刻による自己製合法で得られ
るため、従来のようなフォトレジストを用いた開孔形成
に比して微少面積のゲート電極に対しても確実且つ安全
に得られる。又、得られた集積回路の占有面積が小さい
ため、高速動作型の集積回路を実現することができる。
がシリコン窒化膜の選択蝕刻による自己製合法で得られ
るため、従来のようなフォトレジストを用いた開孔形成
に比して微少面積のゲート電極に対しても確実且つ安全
に得られる。又、得られた集積回路の占有面積が小さい
ため、高速動作型の集積回路を実現することができる。
第１図は、従来の集積回路の平面図、第２図はこの発明
の一実施例により得られた半導体装置の平面図、第３図
（５）〜［Ｆ］はこの発明の一実施例の製造方法の各工
程における試料のそれぞれ断面図である。図中１０１，
３０４は一導電型シリコン基板、１０２，１０６，３１
．３１３，３１４゜３１５は逆導電型領域、１０４，
２０１，３０６゜３０７はゲート電極、１０５，３０８
は第１層目の配線電極、１０７，２０２はゲート電極開
孔およびゲート電極の露呈面、１０３，３２１は第２層
目アルミニウムの配線、１１０，２１０はトランジスタ
、１２０，２２０は容量素子を示す。 嘉１図 活 ？ 図 第 ３ し」 とＡ） 第一３ヅ （βう 柩３図 （Ｃ）
の一実施例により得られた半導体装置の平面図、第３図
（５）〜［Ｆ］はこの発明の一実施例の製造方法の各工
程における試料のそれぞれ断面図である。図中１０１，
３０４は一導電型シリコン基板、１０２，１０６，３１
．３１３，３１４゜３１５は逆導電型領域、１０４，
２０１，３０６゜３０７はゲート電極、１０５，３０８
は第１層目の配線電極、１０７，２０２はゲート電極開
孔およびゲート電極の露呈面、１０３，３２１は第２層
目アルミニウムの配線、１１０，２１０はトランジスタ
、１２０，２２０は容量素子を示す。 嘉１図 活 ？ 図 第 ３ し」 とＡ） 第一３ヅ （βう 柩３図 （Ｃ）
Claims (1)
- 下層の電極層の上面に耐酸化性物質を被着した状態で熱
酸化処理を行うことにより該電極層の少くとも一方向の
側部に熱酸化膜を被着し、しかる後に該耐酸化物質を除
去することによって該電極層の上面部分は一方向にわた
って露呈せしめ、該露呈せる上面部分に上層の電極配線
層を接触せしめることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090492A JPS58212166A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090492A JPS58212166A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50071749A Division JPS6034261B2 (ja) | 1975-06-13 | 1975-06-13 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212166A true JPS58212166A (ja) | 1983-12-09 |
| JPS6311778B2 JPS6311778B2 (ja) | 1988-03-16 |
Family
ID=14000018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090492A Granted JPS58212166A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136649A (ja) * | 1986-11-28 | 1988-06-08 | Sony Corp | 多層配線形成方法 |
-
1983
- 1983-05-23 JP JP58090492A patent/JPS58212166A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136649A (ja) * | 1986-11-28 | 1988-06-08 | Sony Corp | 多層配線形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6311778B2 (ja) | 1988-03-16 |
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