JPS5827358A - バイポ−ラ型書込み可能ｒｏｍ - Google Patents
バイポ−ラ型書込み可能ｒｏｍInfo
- Publication number
- JPS5827358A JPS5827358A JP56125194A JP12519481A JPS5827358A JP S5827358 A JPS5827358 A JP S5827358A JP 56125194 A JP56125194 A JP 56125194A JP 12519481 A JP12519481 A JP 12519481A JP S5827358 A JPS5827358 A JP S5827358A
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- layer
- emitter region
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバイポーラ！１１１１Ｆ込み可能ＲＯＭＫ関す
るものである。
るものである。
情報の書込み可能な読出し専用メモリはＰ ＲＯＭ（ｐ
ｒｏｇｒａｍｍａｂｌｅ ＲＱＭ ） と称される
が、これにはバイポーラ層のものが汎用されている。バ
イポーラＩＩＦＲＯＭは大別すると、ポリシリコン又は
金属膜を高電流により切断するヒ・−ズ方式と、ＰＮ接
合破壊方式とがある。しかし、本発明者が検討したとこ
ろ、これら両方式はいずれも書込み電流が多くなるか、
或いはメモリセルのサイズが大きくなるという欠点があ
るため、改善の余地が残されていることが分った。
ｒｏｇｒａｍｍａｂｌｅ ＲＱＭ ） と称される
が、これにはバイポーラ層のものが汎用されている。バ
イポーラＩＩＦＲＯＭは大別すると、ポリシリコン又は
金属膜を高電流により切断するヒ・−ズ方式と、ＰＮ接
合破壊方式とがある。しかし、本発明者が検討したとこ
ろ、これら両方式はいずれも書込み電流が多くなるか、
或いはメモリセルのサイズが大きくなるという欠点があ
るため、改善の余地が残されていることが分った。
従って、本発明の目的は、バイポーラ型ＰＲＯＭにおい
て書込み電流を少なくして素子の小型化を図ることにあ
る。
て書込み電流を少なくして素子の小型化を図ることにあ
る。
この目的を達成するために、本発明によれば、メモリセ
ルをバイポーラトランジスタ構造とし、このエミッタ領
域ＫＷ続された高抵抗半導体層の酸化物被膜を高電圧印
加によって絶縁破壊させるように構成している。従って
、書込み動作時に高抵抗半導体層を介して電流を僅かに
流しながらエミッタ領域の電圧を確９１！に上昇させ、
低耐圧の上記酸化物着膜を信頼性良く容易虻破壊するこ
とができるため、低電流書込みが可能でＩＪＳｍのメモ
リセルを実現できる。
ルをバイポーラトランジスタ構造とし、このエミッタ領
域ＫＷ続された高抵抗半導体層の酸化物被膜を高電圧印
加によって絶縁破壊させるように構成している。従って
、書込み動作時に高抵抗半導体層を介して電流を僅かに
流しながらエミッタ領域の電圧を確９１！に上昇させ、
低耐圧の上記酸化物着膜を信頼性良く容易虻破壊するこ
とができるため、低電流書込みが可能でＩＪＳｍのメモ
リセルを実現できる。
以下、本発明のｗｍ例を図面について詳細に述べる。
本実施例のバイポーラｆｆｉＰＲＯＭＴ／ｃよれば、第
１図〜第３図忙示すように、Ｐ型シリコン基板１上に成
長させたＮ−型エピタキシャル層２がＰ＋型アインレー
シｌン拡散領域３により各メモリセル部に分離されてい
る。メモリセル部は、Ｎ＋型エミッタ領域４．Ｐ型ベー
ス領域５及びコレクタ領域２及び６（Ｎ＋型墳込み層）
からなるＮＰＮバイポーラトランジスタを具備し、更に
そのエミッタ領域に高抵抗ポリシリコン層７の一端が接
続されている。この高抵抗ポリシリコン層７の表面に薄
（成長させたＳ ｔ Ｑ ｔ ｌ１８を介して、エミッ
タ領域４の真上で部分的にオーバーラツプした状態で低
抵抗ポリシリコン配線９が設けられている。
１図〜第３図忙示すように、Ｐ型シリコン基板１上に成
長させたＮ−型エピタキシャル層２がＰ＋型アインレー
シｌン拡散領域３により各メモリセル部に分離されてい
る。メモリセル部は、Ｎ＋型エミッタ領域４．Ｐ型ベー
ス領域５及びコレクタ領域２及び６（Ｎ＋型墳込み層）
からなるＮＰＮバイポーラトランジスタを具備し、更に
そのエミッタ領域に高抵抗ポリシリコン層７の一端が接
続されている。この高抵抗ポリシリコン層７の表面に薄
（成長させたＳ ｔ Ｑ ｔ ｌ１８を介して、エミッ
タ領域４の真上で部分的にオーバーラツプした状態で低
抵抗ポリシリコン配線９が設けられている。
コ（７） オー バーラップ領域に存在する両ポリシリ
コン層’ｙ−９間の８ ｉＱｙ膜８は、ポリシリコンの
表面酸化膜（厚さは例えば５００Ａ）であって耐圧が充
分に低く、後述する書込み動作時に容易に絶縁破壊し得
るものである。両ポリシリコン層７゜９の各他端ＩＩは
、それらの各表面酸化膜８及びｌＯとリンシリケートガ
ラス膜１１とを通して設けらｈ ｒｓ Ｘ ＃−ｙｔ、
−ルに被層されたアルミニウム配線１２にで互いに接続
され、また共通に接地されている。なお、１３はエピタ
キシャル層表面の８ｉＱ。
コン層’ｙ−９間の８ ｉＱｙ膜８は、ポリシリコンの
表面酸化膜（厚さは例えば５００Ａ）であって耐圧が充
分に低く、後述する書込み動作時に容易に絶縁破壊し得
るものである。両ポリシリコン層７゜９の各他端ＩＩは
、それらの各表面酸化膜８及びｌＯとリンシリケートガ
ラス膜１１とを通して設けらｈ ｒｓ Ｘ ＃−ｙｔ、
−ルに被層されたアルミニウム配線１２にで互いに接続
され、また共通に接地されている。なお、１３はエピタ
キシャル層表面の８ｉＱ。
膜である。ｔに、第３図に等価的に示すように、上記Ｎ
ＰＮ）ランジスタのコレクタ領域は各データ線りに、ベ
ース領域は各ワードｆｓＷに接続され、エミッタ領域上
の上記したポリシリコンＮＩ７かもなる抵抗Ｒと８ｔｏ
ｔ＃ｓを誘電体膜、両ポリシリコン層７，９を各電極と
するキャパシタ構造Ｃとが共通に接地されている。
ＰＮ）ランジスタのコレクタ領域は各データ線りに、ベ
ース領域は各ワードｆｓＷに接続され、エミッタ領域上
の上記したポリシリコンＮＩ７かもなる抵抗Ｒと８ｔｏ
ｔ＃ｓを誘電体膜、両ポリシリコン層７，９を各電極と
するキャパシタ構造Ｃとが共通に接地されている。
上記の如（に各メモリセルを構成すれば、書込み動作時
には、コレクタ領域及びベース領域に例えば２０Ｖの高
電圧を印加すると、このときエミッタ領域の電圧はベー
ス電圧−■Ｂｇ（ベース・エミッタ間の電圧）となる。
には、コレクタ領域及びベース領域に例えば２０Ｖの高
電圧を印加すると、このときエミッタ領域の電圧はベー
ス電圧−■Ｂｇ（ベース・エミッタ間の電圧）となる。
この結果、エミッタ領域に接続されている高抵抗ポリシ
リコン層７ト２層目ポリシリコン層９との間に介在して
いる８ｉＱ。
リコン層７ト２層目ポリシリコン層９との間に介在して
いる８ｉＱ。
膜８に高電圧（ベース電圧−■□）が加わって。
８ｉＱ、腺８が絶縁破壊を起こし、両ポリシリコン層７
−９間（又はエミッタ領域４−ポリシリコン層９間）が
短絡して導通することＫなる。この短絡状ＩｔＭ（書込
み状ＩＭ）では、エミッタが接地されるので、コレクタ
及びベースに読出し電圧を印加した際にトランジスタが
導通（オン）して電流が多量に流れる。他方、上記のよ
うに書込みを行なわなかった場合ＶＣは、エミッタに高
抵抗Ｒが入っているためにトランジスタは実質的に非導
通状態（オフ）となり、読出し動作時に電流が殆んど流
れない。従って、書込み及び非書込み状ＩＩにおいてト
ランジスタに流れる電流の差ｔ” １”ｓ ””に夫々
対応させることによって、所定のメモリセルに選択的に
情報をメモリさせたＰＲ（ｌが得られる。
−９間（又はエミッタ領域４−ポリシリコン層９間）が
短絡して導通することＫなる。この短絡状ＩｔＭ（書込
み状ＩＭ）では、エミッタが接地されるので、コレクタ
及びベースに読出し電圧を印加した際にトランジスタが
導通（オン）して電流が多量に流れる。他方、上記のよ
うに書込みを行なわなかった場合ＶＣは、エミッタに高
抵抗Ｒが入っているためにトランジスタは実質的に非導
通状態（オフ）となり、読出し動作時に電流が殆んど流
れない。従って、書込み及び非書込み状ＩＩにおいてト
ランジスタに流れる電流の差ｔ” １”ｓ ””に夫々
対応させることによって、所定のメモリセルに選択的に
情報をメモリさせたＰＲ（ｌが得られる。
このように、本実施例のメモリセルによれば。
書込み時に流れる電流は高抵抗ＲＫよってμＡオーダー
と非常に少な（なり、既述したヒエーズ方式のそれ（ｍ
Ａオーダー）Ｋ比べて著しく減少する。このため、メ
モリセルの素子サイズ自体を小型化でき、その分集積＆
を高めることが可能である。この場合、エミッタの真上
にキャパシタ構造を形成し、ここを絶縁破壊する構造と
している点も素子サイズの減少に寄与している。ｌた、
エミッタと接地レベルとの間に高抵抗Ｒ（高抵抗ポリシ
リコン）を接続しているため、書込み時に僅かではある
が電流が流れ、これがエミッタ電圧を所定の破壊電圧Ｋ
まで上昇させるのに有効となっている。本実施例の構造
で注目すべきことは、破壊されるべき絶縁膜がポリシリ
コンの酸化膜であるから、低耐圧となっており、従って
破壊電圧は小さく済むことである。このため、低電流書
込みのみならず低電圧書込みが可能となり、消費電力を
効果的に減少させることができる。
と非常に少な（なり、既述したヒエーズ方式のそれ（ｍ
Ａオーダー）Ｋ比べて著しく減少する。このため、メ
モリセルの素子サイズ自体を小型化でき、その分集積＆
を高めることが可能である。この場合、エミッタの真上
にキャパシタ構造を形成し、ここを絶縁破壊する構造と
している点も素子サイズの減少に寄与している。ｌた、
エミッタと接地レベルとの間に高抵抗Ｒ（高抵抗ポリシ
リコン）を接続しているため、書込み時に僅かではある
が電流が流れ、これがエミッタ電圧を所定の破壊電圧Ｋ
まで上昇させるのに有効となっている。本実施例の構造
で注目すべきことは、破壊されるべき絶縁膜がポリシリ
コンの酸化膜であるから、低耐圧となっており、従って
破壊電圧は小さく済むことである。このため、低電流書
込みのみならず低電圧書込みが可能となり、消費電力を
効果的に減少させることができる。
次に、第２図の構造の製造方法を第４図で説明する。
まｆｇＡＡ図のように、Ｐ型シリコン基板１の一生面Ｋ
、常法に従ってＮ＋型堀込み層６を介してＮ−型エピタ
キシャル層２を成長させ、更にリンの熱拡散でＰ 型ア
インレーシ璽ンｌｉ域３１’ｒ定パターンに形成して各
素子領域な互いに分離する。セして素子ｉｉＩ域に対し
てボロン及びりン又は砒素を順次拡散することにより、
Ｐ型ベース領域５及びＮ＋型エミッタ領域４を夫々形成
する。
、常法に従ってＮ＋型堀込み層６を介してＮ−型エピタ
キシャル層２を成長させ、更にリンの熱拡散でＰ 型ア
インレーシ璽ンｌｉ域３１’ｒ定パターンに形成して各
素子領域な互いに分離する。セして素子ｉｉＩ域に対し
てボロン及びりン又は砒素を順次拡散することにより、
Ｐ型ベース領域５及びＮ＋型エミッタ領域４を夫々形成
する。
次いで第４Ｂ図のように、表面に残した８ｉＱ。
膜１３σ〕エミッタ領域４上の部分を公知の７オトエノ
テングで窓開けしてコンタクトホール１４を形成し、更
に公知の化学的気相成長技術（ＣＶＤ）で全面に高抵抗
ポリシリコン層７を成長させ、こｔ′ｌＶＣ公知のフォ
トエツチングを施して一端がエミッタ領域４に接続され
た高抵抗ポリシリコン層７を形成する。
テングで窓開けしてコンタクトホール１４を形成し、更
に公知の化学的気相成長技術（ＣＶＤ）で全面に高抵抗
ポリシリコン層７を成長させ、こｔ′ｌＶＣ公知のフォ
トエツチングを施して一端がエミッタ領域４に接続され
た高抵抗ポリシリコン層７を形成する。
次いで第４Ｃ図のように、酸化性雰囲気中での熱処理に
よってポリシリコン層７の表面を酸化し、例えば厚さ５
０ｎＡ＠閾の薄いＳ１０．膜８な一様に成長させる。セ
してＣＶＤで全面ＶＣ２層目のポリシリコンを析出させ
、これに公知のリン処理等で所定の不純物をドープして
低抵抗化膜とした後、公知のフォトエツチングにより所
定形状の低抵抗ポリシリコン層９とする、 次いで第４Ｄ図のように、酸化性雰囲気中での熱処ｉＭ
Ｋより低抵抗ポリシリコン層９の表面に薄いＳｔＯ，膜
１０を一様に成長させる。
よってポリシリコン層７の表面を酸化し、例えば厚さ５
０ｎＡ＠閾の薄いＳ１０．膜８な一様に成長させる。セ
してＣＶＤで全面ＶＣ２層目のポリシリコンを析出させ
、これに公知のリン処理等で所定の不純物をドープして
低抵抗化膜とした後、公知のフォトエツチングにより所
定形状の低抵抗ポリシリコン層９とする、 次いで第４Ｄ図のように、酸化性雰囲気中での熱処ｉＭ
Ｋより低抵抗ポリシリコン層９の表面に薄いＳｔＯ，膜
１０を一様に成長させる。
次いで＠４Ｆ、図のように、ＣＶＤで全面にりンシリケ
ートガラス膜１１を成長させ、更に公知のフォトエツチ
ングでガラス膜１１及び下地の８ｉＱ１膜８，１０の所
定箇所を夫々除去して各スルーホール１５．１６を形成
する。
ートガラス膜１１を成長させ、更に公知のフォトエツチ
ングでガラス膜１１及び下地の８ｉＱ１膜８，１０の所
定箇所を夫々除去して各スルーホール１５．１６を形成
する。
次いで例えば公知の真空蒸着技術で全面にアルミニウム
を付着した後、これを公知のフォトエツチングでパター
ニングして第２図に示したアルミニウム配線１２等を形
成する。
を付着した後、これを公知のフォトエツチングでパター
ニングして第２図に示したアルミニウム配線１２等を形
成する。
上記した製造プロセスから理解されるように、高抵抗ポ
リシリコン膜７０表面に熱酸化により誘電体としてのＳ
ｉＱ、膜８を形成しているので、このＳｉＱ、膜８自体
の耐圧は比較的低いものとなっている。従って、書込み
を容易かつ信頼性良く行なえるＦＲＯＭを再現性良（作
成できる。
リシリコン膜７０表面に熱酸化により誘電体としてのＳ
ｉＱ、膜８を形成しているので、このＳｉＱ、膜８自体
の耐圧は比較的低いものとなっている。従って、書込み
を容易かつ信頼性良く行なえるＦＲＯＭを再現性良（作
成できる。
以上、本発明を例示したが、上述した実施例は本発明の
技術的思想に基いて更に変形が可能である。例えば高抵
抗ポリシリコン７のパターンは種々変更してよいし、ま
た配線となる２層目ポリシリコン９に代えてＭｏ５ｉ１
等のシリサイド又はアルミニウム等の金属膜を使用して
もよい。また、メ％ ＩＪ セル（１） ）ランジスタ
間の分離はアイソフレーナ構造やＬＱＣＱ８ （Ｌｏｃ
ａｌ ０ｘｊｄａｔｉｏｎ ｏｆ８Ｈｉｃｏｎ ）方
式によってもよい。
技術的思想に基いて更に変形が可能である。例えば高抵
抗ポリシリコン７のパターンは種々変更してよいし、ま
た配線となる２層目ポリシリコン９に代えてＭｏ５ｉ１
等のシリサイド又はアルミニウム等の金属膜を使用して
もよい。また、メ％ ＩＪ セル（１） ）ランジスタ
間の分離はアイソフレーナ構造やＬＱＣＱ８ （Ｌｏｃ
ａｌ ０ｘｊｄａｔｉｏｎ ｏｆ８Ｈｉｃｏｎ ）方
式によってもよい。
図面は本発明の実施例を示すものであって、第１図はメ
モリセルの平面図、第２図は８１図のＸ−Ｘ線断面図、
第３図はメモリセルの等価回路図、第４Ａ図〜第４Ｅ図
は第２図の１＃造り製造方法を工程順に示す各断面図で
ある。 なお、図面に示された符号において、４はエミッタ領域
、７は高抵抗ポリシリコン層、８及び１゜””ＯｔＭ、
９は低抵抗ポリシリコン配線、１２はアルミニウム配線
である。 代理人 弁理士 薄 １）利 〒２′ｉ・＼・ｉ
、”・；゛ 、−４ 第 １ 図 第 ２ 図 第 ３ 図 第４Ａ図 第４５図 第４Ｃ図
モリセルの平面図、第２図は８１図のＸ−Ｘ線断面図、
第３図はメモリセルの等価回路図、第４Ａ図〜第４Ｅ図
は第２図の１＃造り製造方法を工程順に示す各断面図で
ある。 なお、図面に示された符号において、４はエミッタ領域
、７は高抵抗ポリシリコン層、８及び１゜””ＯｔＭ、
９は低抵抗ポリシリコン配線、１２はアルミニウム配線
である。 代理人 弁理士 薄 １）利 〒２′ｉ・＼・ｉ
、”・；゛ 、−４ 第 １ 図 第 ２ 図 第 ３ 図 第４Ａ図 第４５図 第４Ｃ図
Claims (1)
- １、バイポーラトランジスタからなるメモリセルを肩し
、前記トランジスタのエミッタ領域に接続された高抵抗
半導体層の表面忙その酸化物の着膜が形成され、この酸
化物被膜上に導体層が設けられ、前記トランジスタのベ
ース及びコレクタ領域に高電圧を印加すること虻よって
前記工電ツタ領域を介し前記高抵抗半導体層と前記導体
層との間に高電圧を印加し、この高電圧によって前記酸
化物被膜を絶縁破壊させて書込みを行なうように構成さ
れたことを特徴とするバイポーラ型書込み可能ＲＯＭ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125194A JPS5827358A (ja) | 1981-08-12 | 1981-08-12 | バイポ−ラ型書込み可能ｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125194A JPS5827358A (ja) | 1981-08-12 | 1981-08-12 | バイポ−ラ型書込み可能ｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5827358A true JPS5827358A (ja) | 1983-02-18 |
Family
ID=14904241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56125194A Pending JPS5827358A (ja) | 1981-08-12 | 1981-08-12 | バイポ−ラ型書込み可能ｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827358A (ja) |
-
1981
- 1981-08-12 JP JP56125194A patent/JPS5827358A/ja active Pending
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