JPS5823483A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS5823483A JPS5823483A JP56122635A JP12263581A JPS5823483A JP S5823483 A JPS5823483 A JP S5823483A JP 56122635 A JP56122635 A JP 56122635A JP 12263581 A JP12263581 A JP 12263581A JP S5823483 A JPS5823483 A JP S5823483A
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- silicon nitride
- nitride film
- silicon
- film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多層絶縁膜（シリコン酸化膜−シリコン窒化
膜−シリコン酸化膜）を少くとも有する不揮発性半導体
メモリに関するものである。
膜−シリコン酸化膜）を少くとも有する不揮発性半導体
メモリに関するものである。
不揮発性半導体メモリの代表的なものに、ＭＮＯＳ（Ｍ
ｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｒ−８ｉｌｉｃｏ
ｎ ）記憶素子がある。ＭＮＯ８記憶素子は、第１図に
示す構造を有しておシ、シリコン窒化膜８中のトラップ
鳴に、シリコンｌから薄−８ｉｎｓ ＩＩ ＊を介して
トンネリング機構によって電荷を注入、トラップさせて
情報を記憶させ、トランジスタのしきい値電圧ＶｍＡ
をトラップの荷電状膝を変化させることによって不揮発
性半導体メモリとして動作する。
ｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｒ−８ｉｌｉｃｏ
ｎ ）記憶素子がある。ＭＮＯ８記憶素子は、第１図に
示す構造を有しておシ、シリコン窒化膜８中のトラップ
鳴に、シリコンｌから薄−８ｉｎｓ ＩＩ ＊を介して
トンネリング機構によって電荷を注入、トラップさせて
情報を記憶させ、トランジスタのしきい値電圧ＶｍＡ
をトラップの荷電状膝を変化させることによって不揮発
性半導体メモリとして動作する。
従来、トランジスタのしきい値電圧ＶｄＡ を変化さ
せるための書き込み／情夫電圧＃ｉコｊｖ前後と大龜く
、ＬＳｘの高速化、低電圧化には不適当であった。ｍｏ
ｓ記憶素子におψて、書き込み／消去電圧を小さくする
ことは、回路設計上また素子の劣化防止の意味からも極
めて重要である。これを実現するために、絶縁膜を薄く
することが考えられる。シリコンに接する薄−８ｉＯ１
膜は、シリコンからトンネリング機ｗＩＩｃよ塾キャリ
アを注入さ破なければならないので、書き込み速度の観
点から約３０ム以下の厚さでなければならない。シンネ
リング効率からＦｉＳｉｎｓ ｌｉ ｋｉ薄いほどよい
が、記憶保持時及び読み出し時におけるバックＦンネリ
ングによる、記憶された電荷のトラップからのディスチ
ャージを押えるためＫ ｌｌ１Ｓｉｎｓ展厚は厚い方が
よい。従って、Ｓｉｎ。
せるための書き込み／情夫電圧＃ｉコｊｖ前後と大龜く
、ＬＳｘの高速化、低電圧化には不適当であった。ｍｏ
ｓ記憶素子におψて、書き込み／消去電圧を小さくする
ことは、回路設計上また素子の劣化防止の意味からも極
めて重要である。これを実現するために、絶縁膜を薄く
することが考えられる。シリコンに接する薄−８ｉＯ１
膜は、シリコンからトンネリング機ｗＩＩｃよ塾キャリ
アを注入さ破なければならないので、書き込み速度の観
点から約３０ム以下の厚さでなければならない。シンネ
リング効率からＦｉＳｉｎｓ ｌｉ ｋｉ薄いほどよい
が、記憶保持時及び読み出し時におけるバックＦンネリ
ングによる、記憶された電荷のトラップからのディスチ
ャージを押えるためＫ ｌｌ１Ｓｉｎｓ展厚は厚い方が
よい。従って、Ｓｉｎ。
積厚を約１１ム以下にするのＦｉ困難であるＯ従ってｔ
書龜込み／情夫電圧を小さくするためＫは、シリコン窒
化膜を薄膜化することが有用である。シリコン窒化膜の
薄膜化に際して、それを決める要因は、記憶されるキャ
リアのシリコン窒化膜内でのＩＩｍ！距麟であるＯ第１
［に示すＭ菫ＯＳ＠最において、このＩＩＩ獲距離の２
倍以下のシリコン窒化膜厚では、トラップ４に捕獲され
ずにゲートフに達してしまうキャリアが多くなり、ＩＩ
ＩＩｉ１効率が悪くなって意味がなくなるとされていた
。 ＨａｍｐｔＯｎらの文献（Ｔｅｏｈｎｉｃａ１本発
明は、従来の下限とされていたシリコン窒化膜厚を更に
薄くシ、一層低電圧の書き込み／消去を可能にするため
の半導体不揮発＋主メモリの構造とその製造方法を提供
する目的でなされたものである。
書龜込み／情夫電圧を小さくするためＫは、シリコン窒
化膜を薄膜化することが有用である。シリコン窒化膜の
薄膜化に際して、それを決める要因は、記憶されるキャ
リアのシリコン窒化膜内でのＩＩｍ！距麟であるＯ第１
［に示すＭ菫ＯＳ＠最において、このＩＩＩ獲距離の２
倍以下のシリコン窒化膜厚では、トラップ４に捕獲され
ずにゲートフに達してしまうキャリアが多くなり、ＩＩ
ＩＩｉ１効率が悪くなって意味がなくなるとされていた
。 ＨａｍｐｔＯｎらの文献（Ｔｅｏｈｎｉｃａ１本発
明は、従来の下限とされていたシリコン窒化膜厚を更に
薄くシ、一層低電圧の書き込み／消去を可能にするため
の半導体不揮発＋主メモリの構造とその製造方法を提供
する目的でなされたものである。
以下、本発明について説明する。従来示され、たシリコ
ン窒化膜厚の下限値は、シリコン窒化：＊Ｓでのキャリ
アのｌｌｌ１ｌ！距離の評価から導出されたものである
が、このｍ１１ｍ！距ｍ１Ｆｉ）ランプ４の捕獲断面積
Ｊ−とその密度Ｍ−の檀の逆数／／ＪｇＮ＊であるので
、Ｊ−２Ｍ−のいずれか又は両方を実効的に大きくする
ことができれば捕獲距離を小さくし、ひ−てはシリコン
窒化膜厚を薄くすることができ、低電圧による書き込み
／消去が実現できる。たとえば、シリコン窒化ｊＩ８を
シリコンリッチにしてトラップ密度を増加させることが
できる◎ しかし、このためシリコン窒化膜８のリーク電流も大と
なり記憶保持特性均＼°悪くなる０これに対して、本発
明では、第２図のエネルギーバンド図で示すようにシリ
コン窒化膜表面を酸化して禁止帯幅がシリコン窒化膜８
よ砂も大きいン酸化膜９によってゲート７へのキャリア
の輸送が防けられるので、実効的にキャリアの捕獲断′
面積が大きくなる効果となるからである。従って、本発
明により従来のシリコン窒化膜厚の下限値１９０ムより
も小さ一値であり、かつ捕獲距離以下であるデｊム以下
にすることができる。
ン窒化膜厚の下限値は、シリコン窒化：＊Ｓでのキャリ
アのｌｌｌ１ｌ！距離の評価から導出されたものである
が、このｍ１１ｍ！距ｍ１Ｆｉ）ランプ４の捕獲断面積
Ｊ−とその密度Ｍ−の檀の逆数／／ＪｇＮ＊であるので
、Ｊ−２Ｍ−のいずれか又は両方を実効的に大きくする
ことができれば捕獲距離を小さくし、ひ−てはシリコン
窒化膜厚を薄くすることができ、低電圧による書き込み
／消去が実現できる。たとえば、シリコン窒化ｊＩ８を
シリコンリッチにしてトラップ密度を増加させることが
できる◎ しかし、このためシリコン窒化膜８のリーク電流も大と
なり記憶保持特性均＼°悪くなる０これに対して、本発
明では、第２図のエネルギーバンド図で示すようにシリ
コン窒化膜表面を酸化して禁止帯幅がシリコン窒化膜８
よ砂も大きいン酸化膜９によってゲート７へのキャリア
の輸送が防けられるので、実効的にキャリアの捕獲断′
面積が大きくなる効果となるからである。従って、本発
明により従来のシリコン窒化膜厚の下限値１９０ムより
も小さ一値であり、かつ捕獲距離以下であるデｊム以下
にすることができる。
シリコン窒化１１８上ＩＣ形成するシリコン酸化膜９は
、９ｊムのシリコン窒化膜８の場合を考えるとその電気
容量値以上の容量値をもたなければ低電圧書吉込み設計
に支障をきたすので、ｑ５ム×（シリコン酸化膜の誘電
率）／（シリコン窒化膜の誘電率＞ＺＳＯム がこのシ
リコン酸化膜９の上限となる◎ シリコン窒化膜８の成長過程では最初島状の膜が成長し
、ヂｊ五程度の厚さまでは部分的に薄い部分又はピンホ
ールが存在し易い。
、９ｊムのシリコン窒化膜８の場合を考えるとその電気
容量値以上の容量値をもたなければ低電圧書吉込み設計
に支障をきたすので、ｑ５ム×（シリコン酸化膜の誘電
率）／（シリコン窒化膜の誘電率＞ＺＳＯム がこのシ
リコン酸化膜９の上限となる◎ シリコン窒化膜８の成長過程では最初島状の膜が成長し
、ヂｊ五程度の厚さまでは部分的に薄い部分又はピンホ
ールが存在し易い。
これを図示したものが第３図（ａ）である。シリコン窒
化膜８のピンホール８が電界効果トランジスタ構造で不
揮発性メモリを構成した場合のゲート千に入っていれば
ゲージ電極からのリーク電流が発生し、記憶素子として
のみならずトランジスタとしての機能は果たさなくなる
。
化膜８のピンホール８が電界効果トランジスタ構造で不
揮発性メモリを構成した場合のゲート千に入っていれば
ゲージ電極からのリーク電流が発生し、記憶素子として
のみならずトランジスタとしての機能は果たさなくなる
。
本発明は、この問題も解決する手段を提供するものであ
る。即ち、第３図φ）に示すように、３０ム以下の５ｉ
ｎｓ １４ Ｚ上に次の酸化工程後に最終的に得られる
膜厚が９ｊム以下のシリコン窒化膜８を付した後、更に
シリコン窒化＠８を酸化にトラップされる電荷が打ち消
され、書き込み／消去の効率が減少することになる。こ
の問題を、本発明は前述のようにシリコン窒化膜上に更
にシリコン酸化膜を有する構造にしてゲージからのキャ
リアの注入を抑止することによって解決して−るもので
ある。更に、第３の利点として、本発明の構造（より不
揮発性メモリとしての劣化防止を同時に行なえることで
ある０即ち、シリコン窒化膜ではシリコン酸化膜と異な
）正孔も伝導し易−０ 従って、シリコン窒化膜を酸化しな一通常のＭＮＯ８構
造では、正ゲート極性時Ｋｉｔ容易にゲートから正孔が
注入され、注入された正孔はシリコンに接するシリコン
酸化膜を容易に通過できる−た負ゲージ極性時には、シ
リコンから、シリコンＫ１ｍする薄いシリコン酸化膜を
通過してシリコン窒化膜に流れ、ゲートまで達するこの
正孔が、シリコンＫ１１ｌするシリコン酸化膜を通過す
る時に、シリコン−シリコン酸化膜界１ｆｉｓシリコン
酸化膜に欠陥を形成し、素子を劣化させる。本発明の構
成により、シリコン窒化膜表面を酸化してシリコン酸化
膜に変換させることによって正孔に対する障壁が形成さ
れ、前述の劣化を防止することも同時に実現できるもの
である。
る。即ち、第３図φ）に示すように、３０ム以下の５ｉ
ｎｓ １４ Ｚ上に次の酸化工程後に最終的に得られる
膜厚が９ｊム以下のシリコン窒化膜８を付した後、更に
シリコン窒化＠８を酸化にトラップされる電荷が打ち消
され、書き込み／消去の効率が減少することになる。こ
の問題を、本発明は前述のようにシリコン窒化膜上に更
にシリコン酸化膜を有する構造にしてゲージからのキャ
リアの注入を抑止することによって解決して−るもので
ある。更に、第３の利点として、本発明の構造（より不
揮発性メモリとしての劣化防止を同時に行なえることで
ある０即ち、シリコン窒化膜ではシリコン酸化膜と異な
）正孔も伝導し易−０ 従って、シリコン窒化膜を酸化しな一通常のＭＮＯ８構
造では、正ゲート極性時Ｋｉｔ容易にゲートから正孔が
注入され、注入された正孔はシリコンに接するシリコン
酸化膜を容易に通過できる−た負ゲージ極性時には、シ
リコンから、シリコンＫ１ｍする薄いシリコン酸化膜を
通過してシリコン窒化膜に流れ、ゲートまで達するこの
正孔が、シリコンＫ１１ｌするシリコン酸化膜を通過す
る時に、シリコン−シリコン酸化膜界１ｆｉｓシリコン
酸化膜に欠陥を形成し、素子を劣化させる。本発明の構
成により、シリコン窒化膜表面を酸化してシリコン酸化
膜に変換させることによって正孔に対する障壁が形成さ
れ、前述の劣化を防止することも同時に実現できるもの
である。
また必要とあらば、シリコン窒化膜表面の酸化後、水素
雰囲気中で加熱するか水素プラズマ中で処理を行なえば
、シリコン窒化膜表面の酸化によるシリコン−シリコン
酸化膜界面特性の劣化を取に除くことができる。なお上
記説明で、＃ｉゲートー絶縁膜−シリコンの基本構造に
ついて述べたが、第１図に示したようにゲート７下に一
部重なるようにソース６、ドレイン６領域を基板に設け
て読み出しを容易とした構造をとることができるαこの
構造はシリコン基板のみならずＳＯ８基板又はシリコン
基板上に分離されたシリコン領域上に構成することがで
きる。
雰囲気中で加熱するか水素プラズマ中で処理を行なえば
、シリコン窒化膜表面の酸化によるシリコン−シリコン
酸化膜界面特性の劣化を取に除くことができる。なお上
記説明で、＃ｉゲートー絶縁膜−シリコンの基本構造に
ついて述べたが、第１図に示したようにゲート７下に一
部重なるようにソース６、ドレイン６領域を基板に設け
て読み出しを容易とした構造をとることができるαこの
構造はシリコン基板のみならずＳＯ８基板又はシリコン
基板上に分離されたシリコン領域上に構成することがで
きる。
以上の説明から明らかなように、本発明は、従来のＭＮ
ＯＳ 記憶素子ではｍｓ短距離２倍である１９０ムがシ
リコン窒化膜厚の薄膜化の限界とされて−たシリコン窒
化膜厚を、シリコン窒化膜表面を更に酸化することによ
り、シリコン窒化膜をキャリアのＩＩＩ獲距離である９
ｊム以下に薄膜化させることを可能にし、書き込み／消
去の低電圧化、高速化を実現できると−う効果がある。
ＯＳ 記憶素子ではｍｓ短距離２倍である１９０ムがシ
リコン窒化膜厚の薄膜化の限界とされて−たシリコン窒
化膜厚を、シリコン窒化膜表面を更に酸化することによ
り、シリコン窒化膜をキャリアのＩＩＩ獲距離である９
ｊム以下に薄膜化させることを可能にし、書き込み／消
去の低電圧化、高速化を実現できると−う効果がある。
本発明の１１／の特徴は前述の如くであるが、更に第２
０特徴として、薄膜化されたシリコン窒化膜に１他より
も薄−個所やピンホールが生じた個所をシリコン酸化膜
で埋めて素子をも注入され、る正孔が、シリコンに接す
る薄−シリコン酸化膜を導通する時に発生させる欠１ｉ
Ｋよる素子の劣化をシリコン窒化膜表面にシリコン酸化
膜を形成する仁とによって正孔障壁を形成し、これを阻
止する効果が゛ある。即ち、本発明は従来にない電気的
高速低電圧書き込み／消去が可能な又劣化に対しても強
−牛導体不揮発性メモリの基本的な構造及び製造方法を
提供するものであり素子の特性向上に大きく貢献するも
のである。
０特徴として、薄膜化されたシリコン窒化膜に１他より
も薄−個所やピンホールが生じた個所をシリコン酸化膜
で埋めて素子をも注入され、る正孔が、シリコンに接す
る薄−シリコン酸化膜を導通する時に発生させる欠１ｉ
Ｋよる素子の劣化をシリコン窒化膜表面にシリコン酸化
膜を形成する仁とによって正孔障壁を形成し、これを阻
止する効果が゛ある。即ち、本発明は従来にない電気的
高速低電圧書き込み／消去が可能な又劣化に対しても強
−牛導体不揮発性メモリの基本的な構造及び製造方法を
提供するものであり素子の特性向上に大きく貢献するも
のである。
第１ｖ！ｉ１１従来ノＭＮＯ８１１子ノ脱１１ｇ、１２
，３同社本発明の詳細な説明する実施例略図、第１図は
本発明の他の実施例略図である。 図中、ｌはシリコン基板、２＃ｉ薄−シリコン酸化膜、
８ｔ！シリコン窒化膜、４ｔｊシリコン窒化膜中のトラ
ップ、５はソース、６ＩＩｉドレインフはグー１１８社
シリフン窒化展にできたピンホール、９はシリコン窒化
膜を酸化することによりできたシリコン酸化膜、１０は
シリコン窒化膜のピンホールにできたシリコン酸化膜で
ある。 ７′１図 ；ｔ′２ 図 矛３図 （０） （ｂ） ７′４図
，３同社本発明の詳細な説明する実施例略図、第１図は
本発明の他の実施例略図である。 図中、ｌはシリコン基板、２＃ｉ薄−シリコン酸化膜、
８ｔ！シリコン窒化膜、４ｔｊシリコン窒化膜中のトラ
ップ、５はソース、６ＩＩｉドレインフはグー１１８社
シリフン窒化展にできたピンホール、９はシリコン窒化
膜を酸化することによりできたシリコン酸化膜、１０は
シリコン窒化膜のピンホールにできたシリコン酸化膜で
ある。 ７′１図 ；ｔ′２ 図 矛３図 （０） （ｂ） ７′４図
Claims (1)
- （１） 第１のシリコン領域と、該領域上に積層され
たｌｊム〜３０ム厚の第１の薄いシリコン酸化膜、りｊ
ム以下の厚さのシリコン窒化膜、ｊＯム以下の第２の薄
−シリコン酸化膜とから構成される多層ゲート絶縁膜と
、該ゲージ絶縁膜上に設けられたゲートから少なくとも
なることを特徴とする不揮発性半導体メモリ。 （２、特許請求の範囲第（１）項記載の不揮発性半導体
メモリにお−て、前記ゲート下に一部重なる如く、互ｖ
ｈＫ離関したソース、ドレイン領域を前記第７のシリコ
ン領域に設けた仁とを特徴とする不揮発性半導体メモリ
。 （１） 特許請求の範囲第（１）項記載の不揮発性半
導体メモリにおいて、前記シリコン窒化膜轄部分的にシ
リコン酸化膜で貫通された構造を有することを特徴とす
る不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122635A JPS5823483A (ja) | 1981-08-05 | 1981-08-05 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122635A JPS5823483A (ja) | 1981-08-05 | 1981-08-05 | 不揮発性半導体メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29481487A Division JPS63146471A (ja) | 1987-11-20 | 1987-11-20 | Ｍｉｓ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5823483A true JPS5823483A (ja) | 1983-02-12 |
| JPH0358188B2 JPH0358188B2 (ja) | 1991-09-04 |
Family
ID=14840845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56122635A Granted JPS5823483A (ja) | 1981-08-05 | 1981-08-05 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823483A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188977A (ja) * | 1983-04-12 | 1984-10-26 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置の製造方法 |
| JPS61288471A (ja) * | 1985-06-17 | 1986-12-18 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
| JPS61290771A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
| JPS62128556A (ja) * | 1985-11-29 | 1987-06-10 | Fujitsu Ltd | 半導体装置 |
| US8223548B2 (en) | 2007-05-24 | 2012-07-17 | National Institute Of Advanced Industrial Science And Technology | Memory device with reduced programming voltage method of reduction of programming voltage and method of reading such memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5231628A (en) * | 1975-06-14 | 1977-03-10 | Fujitsu Ltd | Semiconductor non-volatile memory unit |
-
1981
- 1981-08-05 JP JP56122635A patent/JPS5823483A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5231628A (en) * | 1975-06-14 | 1977-03-10 | Fujitsu Ltd | Semiconductor non-volatile memory unit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188977A (ja) * | 1983-04-12 | 1984-10-26 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置の製造方法 |
| JPS61288471A (ja) * | 1985-06-17 | 1986-12-18 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
| JPS61290771A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
| JPS62128556A (ja) * | 1985-11-29 | 1987-06-10 | Fujitsu Ltd | 半導体装置 |
| US8223548B2 (en) | 2007-05-24 | 2012-07-17 | National Institute Of Advanced Industrial Science And Technology | Memory device with reduced programming voltage method of reduction of programming voltage and method of reading such memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358188B2 (ja) | 1991-09-04 |
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