JPH0358188B2 - - Google Patents
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- JPH0358188B2 JPH0358188B2 JP56122635A JP12263581A JPH0358188B2 JP H0358188 B2 JPH0358188 B2 JP H0358188B2 JP 56122635 A JP56122635 A JP 56122635A JP 12263581 A JP12263581 A JP 12263581A JP H0358188 B2 JPH0358188 B2 JP H0358188B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】
本発明は、多層絶縁膜（シリコン酸化膜−シリ
コン窒化膜−シリコン酸化膜）を少なくとも有す
る不揮発性半導体メモリに関するものである。
コン窒化膜−シリコン酸化膜）を少なくとも有す
る不揮発性半導体メモリに関するものである。
不揮発性半導体メモリの代表的なものに、
MNOS（Metal−Nitride−Oxide−Silicon）記憶
素子がある。MNOS記憶素子は、第１図に示す
構造を有してあり、シリコン窒化膜３中のトラツ
プ４に、シリコン１から薄いSiO2膜２を介して
トンネリング機構によつて電荷を注入、トラツプ
させて情報を記憶させ、トランジスタのしきい値
電圧Vthをトラツプの荷電状態を変化させること
によつて不揮発性半導体メモリとして動作する。
MNOS（Metal−Nitride−Oxide−Silicon）記憶
素子がある。MNOS記憶素子は、第１図に示す
構造を有してあり、シリコン窒化膜３中のトラツ
プ４に、シリコン１から薄いSiO2膜２を介して
トンネリング機構によつて電荷を注入、トラツプ
させて情報を記憶させ、トランジスタのしきい値
電圧Vthをトラツプの荷電状態を変化させること
によつて不揮発性半導体メモリとして動作する。
従来、トランジスタのしきい値電圧Vthを変化
させるための書き込み／消去電圧は25V前後と大
きく、LSIの高速化、低電圧化には不適当であつ
た。MNOS記憶素子において、書き込み／消去
電圧を小さくすることは、回路設計上また素子の
劣化防止の意味からも極めて重要である。これを
実現するために、絶縁膜を薄くすることが考えら
れる。シリコンに接する薄いSiO2膜は、シリコ
ンからトンネリング機構によりキヤリアを注入さ
せなければならないので、書き込みの速度の観点
から約30Å以下の厚さでなければならない。トン
ネリング効率からはSiO2膜は薄いほどよいが、
記憶保持時及び読み出し時におけるバツクトンネ
リングによる、記憶された電荷のトラツプからの
デイスチヤージを押えるためにはSiO2膜厚は厚
い方がよい。従つて、SiO2膜厚を約15Å以下に
するのは困難である。
させるための書き込み／消去電圧は25V前後と大
きく、LSIの高速化、低電圧化には不適当であつ
た。MNOS記憶素子において、書き込み／消去
電圧を小さくすることは、回路設計上また素子の
劣化防止の意味からも極めて重要である。これを
実現するために、絶縁膜を薄くすることが考えら
れる。シリコンに接する薄いSiO2膜は、シリコ
ンからトンネリング機構によりキヤリアを注入さ
せなければならないので、書き込みの速度の観点
から約30Å以下の厚さでなければならない。トン
ネリング効率からはSiO2膜は薄いほどよいが、
記憶保持時及び読み出し時におけるバツクトンネ
リングによる、記憶された電荷のトラツプからの
デイスチヤージを押えるためにはSiO2膜厚は厚
い方がよい。従つて、SiO2膜厚を約15Å以下に
するのは困難である。
従つて、書き込み／消去電圧を小さくするため
には、シリコン窒化膜を薄膜化することが有用で
ある。シリコン窒化膜の薄膜化に際して、それを
決める要因は、記憶されるキヤリアのシリコン窒
化膜内での捕獲距離である。第１図に示す
MNOS構造において、この捕獲距離の２倍以下
のシリコン窒化膜厚では、トラツプ４に捕獲され
ずにゲート７に達してしまうキヤリアが多くな
り、捕獲効率が悪くなつて意味がなくなるとされ
ていた。Hamptonらの文献（Technical Digest
International Electron Device Meeting.p374
（1979））によれば、シリコン窒化膜厚の下限は電
子の捕獲距離よりも長い正孔の捕獲距離で決ま
り、190Åとされてきた。
には、シリコン窒化膜を薄膜化することが有用で
ある。シリコン窒化膜の薄膜化に際して、それを
決める要因は、記憶されるキヤリアのシリコン窒
化膜内での捕獲距離である。第１図に示す
MNOS構造において、この捕獲距離の２倍以下
のシリコン窒化膜厚では、トラツプ４に捕獲され
ずにゲート７に達してしまうキヤリアが多くな
り、捕獲効率が悪くなつて意味がなくなるとされ
ていた。Hamptonらの文献（Technical Digest
International Electron Device Meeting.p374
（1979））によれば、シリコン窒化膜厚の下限は電
子の捕獲距離よりも長い正孔の捕獲距離で決ま
り、190Åとされてきた。
本発明は、従来の下限とされていたシリコン窒
化膜厚を更に薄くし、一層低電圧の書き込み／消
去を可能にするための半導体不揮発性メモリの構
造とその製造方法を提供する目的でなされたもの
である。
化膜厚を更に薄くし、一層低電圧の書き込み／消
去を可能にするための半導体不揮発性メモリの構
造とその製造方法を提供する目的でなされたもの
である。
以下、本発明について説明する。従来示された
シリコン窒化膜厚の下限値は、シリコン窒化膜３
でのキヤリアの捕獲距離の評価から導出されたも
のであるが、この捕獲距離はトラツプ４の捕獲断
面積δtとその密度Ntの積の逆数１／δtNtであるの
で、δt、Ntのいずれか又は両方を実効的に大きく
することができれば捕獲距離を小さくし、ひいて
はシリコン窒化膜厚を薄くすることができ、低電
圧による書き込み／消去が実現できる。たとえ
ば、シリコン窒化膜３をシリコンリツチにしてト
ラツプ密度を増加させることができる。
シリコン窒化膜厚の下限値は、シリコン窒化膜３
でのキヤリアの捕獲距離の評価から導出されたも
のであるが、この捕獲距離はトラツプ４の捕獲断
面積δtとその密度Ntの積の逆数１／δtNtであるの
で、δt、Ntのいずれか又は両方を実効的に大きく
することができれば捕獲距離を小さくし、ひいて
はシリコン窒化膜厚を薄くすることができ、低電
圧による書き込み／消去が実現できる。たとえ
ば、シリコン窒化膜３をシリコンリツチにしてト
ラツプ密度を増加させることができる。
しかし、このためシリコン窒化膜３のリーク電
流も大となり記憶保持特性が悪くなる。これに対
して、本発明では、第２図のエネルギーバンド図
で示すようにシリコン窒化膜表面を酸化して禁止
帯幅がシリコン窒化膜３よりも大きいシリコン酸
化膜９でシリコン窒化膜３を覆いシリコン窒化膜
３を閉じ込める構成をとる。本発明による実施例
の構成は、シリコン窒化膜３上のシリコン酸化膜
９により実効的に捕獲断面積を大きくすることが
できる。なぜなら、シリコン１から注入されたキ
ヤリアはシリコン窒化膜３に達した後、シリコン
窒化膜３上のシリコン酸化膜９によつてゲート７
へのキヤリアの輸送が防げられるので、実効的に
キヤリアの捕獲断面積が大きくなる効果となるか
らである。従つて、本発明により従来のシリコン
窒化膜厚の下限値190Åよりも小さい値であり、
かつ捕獲距離以下であり95Å以下にすることがで
きる。
流も大となり記憶保持特性が悪くなる。これに対
して、本発明では、第２図のエネルギーバンド図
で示すようにシリコン窒化膜表面を酸化して禁止
帯幅がシリコン窒化膜３よりも大きいシリコン酸
化膜９でシリコン窒化膜３を覆いシリコン窒化膜
３を閉じ込める構成をとる。本発明による実施例
の構成は、シリコン窒化膜３上のシリコン酸化膜
９により実効的に捕獲断面積を大きくすることが
できる。なぜなら、シリコン１から注入されたキ
ヤリアはシリコン窒化膜３に達した後、シリコン
窒化膜３上のシリコン酸化膜９によつてゲート７
へのキヤリアの輸送が防げられるので、実効的に
キヤリアの捕獲断面積が大きくなる効果となるか
らである。従つて、本発明により従来のシリコン
窒化膜厚の下限値190Åよりも小さい値であり、
かつ捕獲距離以下であり95Å以下にすることがで
きる。
シリコン窒化膜３上に形成するシリコン酸化膜
９は、95Åのシリコン窒化膜３の場合を考えると
その電気容量値以上の容量値をもたなければ低電
圧書き込み設計に支障をきたすので、95Å×（シ
リコン酸化膜の誘電率）／（シリコン窒化膜の誘
電率）50Åがこのシリコン酸化膜９の上限とな
る。
９は、95Åのシリコン窒化膜３の場合を考えると
その電気容量値以上の容量値をもたなければ低電
圧書き込み設計に支障をきたすので、95Å×（シ
リコン酸化膜の誘電率）／（シリコン窒化膜の誘
電率）50Åがこのシリコン酸化膜９の上限とな
る。
シリコン窒化膜３の成長過程では最初島状の膜
が成長し、95Å程度の厚さまでは部分的に薄い部
分又はピンホールが存在し易い。
が成長し、95Å程度の厚さまでは部分的に薄い部
分又はピンホールが存在し易い。
これを図示したものが第３図ａである。シリコ
ン窒化膜３のピンホール８が電界効果トランジス
タ構造で不揮発性メモリを構成した場合のゲート
下に入つていればゲート電極からのリーク電流が
発生し、記憶素子としてのみならずトランジスタ
としての機能は果たさなくなる。
ン窒化膜３のピンホール８が電界効果トランジス
タ構造で不揮発性メモリを構成した場合のゲート
下に入つていればゲート電極からのリーク電流が
発生し、記憶素子としてのみならずトランジスタ
としての機能は果たさなくなる。
本発明は、この問題も解決する手段を提供する
ものである。即ち、第３図ｂに示すように、30Å
以下のSiO2膜２上に次の酸化工程後に最終的に
得られる膜厚が95Å以下のシリコン窒化膜３を付
した後、更にシリコン窒化膜３を酸化する。この
酸化過程において、シリコン窒化膜３表面は酸化
されてシリコン酸化膜９に変換され、前述のよう
にシリコン窒化膜３を閉じ込める働きをする。こ
の場合、シリコン窒化膜３のピンホール８のでき
ている個所は、シリコン表面又はSiO3／Si構造
が露出しているため、シリコン窒化膜３よりも１
桁以上酸化速度が早いので、第２図ｂに示すよう
に、ピンホール８はシリコン酸化物１０で埋めら
れて塞がる結果となる。従つて、本発明の方法に
より、薄いシリコン窒化膜３に発生するピンホー
ル８によるシリコン窒化膜３のリーク電流の影響
を完全に除去することができる。ピンホール領域
は微小であるので、シリコン窒化膜３の酸化後、
電界効果トランジスタ構造で不揮発性メモリを構
成する場合のゲート電極形成のために、金属また
はポリシリコンまたは他の導電性物質を付して
も、記憶情報の書き込みはピンホール８の発生し
た個所以外のまわりのシリコン窒化膜中のトラツ
プ４へ行なわれるので記憶素子としての機能は何
ら失なわれることはない。
ものである。即ち、第３図ｂに示すように、30Å
以下のSiO2膜２上に次の酸化工程後に最終的に
得られる膜厚が95Å以下のシリコン窒化膜３を付
した後、更にシリコン窒化膜３を酸化する。この
酸化過程において、シリコン窒化膜３表面は酸化
されてシリコン酸化膜９に変換され、前述のよう
にシリコン窒化膜３を閉じ込める働きをする。こ
の場合、シリコン窒化膜３のピンホール８のでき
ている個所は、シリコン表面又はSiO3／Si構造
が露出しているため、シリコン窒化膜３よりも１
桁以上酸化速度が早いので、第２図ｂに示すよう
に、ピンホール８はシリコン酸化物１０で埋めら
れて塞がる結果となる。従つて、本発明の方法に
より、薄いシリコン窒化膜３に発生するピンホー
ル８によるシリコン窒化膜３のリーク電流の影響
を完全に除去することができる。ピンホール領域
は微小であるので、シリコン窒化膜３の酸化後、
電界効果トランジスタ構造で不揮発性メモリを構
成する場合のゲート電極形成のために、金属また
はポリシリコンまたは他の導電性物質を付して
も、記憶情報の書き込みはピンホール８の発生し
た個所以外のまわりのシリコン窒化膜中のトラツ
プ４へ行なわれるので記憶素子としての機能は何
ら失なわれることはない。
上記のように、本発明の主眼は、MNOS形記
憶素子における従来の薄膜化の限界を破る低電圧
書き込み可能な不揮発性メモリの構造及び製造方
法を提供するものであるが、シリコン窒化膜を酸
化してシリコン窒化膜表面をシリコン酸化膜に変
換することは、ピンホール酸化膜で埋めて素子を
実際に動作可能とする第１の効果の他に、更に、
第２の利点を生ずる。即ち、シリコン酸化膜の禁
止帯幅は、シリコン窒化膜のそれに対して大き
く、シリコン酸化膜はシリコン窒化膜から見た場
合、正孔に対しても電子に対しても障壁として働
くため書き込み／消去時に電界効果トランジスタ
構造で不揮発性メモリを構成する場合のゲートか
らのキヤリアの注入を抑止できることである。書
き込み／消去時にゲートからのキヤリアの注入が
あると、主注入キヤリアであるシリコンからの注
入キヤリアと逆極性のキヤリアが同時にゲートか
ら注入されることになるので、全体としてシリコ
ン窒化膜にトラツプされる電荷が打ち消され、書
き込み／消去の効率が減少することになる。この
問題を、本発明は前述のようにシリコン窒化膜上
に更にシリコン酸化膜を有する構造にしてゲート
からのキヤリアの注入を抑止することによつて解
決しているものである。更に、第３の利点とし
て、本発明の構造により不揮発性メモリとしての
劣化防止を同時に行なえることである。即ち、シ
リコン窒化膜ではシリコン酸化膜と異なり正孔も
伝導し易い。
憶素子における従来の薄膜化の限界を破る低電圧
書き込み可能な不揮発性メモリの構造及び製造方
法を提供するものであるが、シリコン窒化膜を酸
化してシリコン窒化膜表面をシリコン酸化膜に変
換することは、ピンホール酸化膜で埋めて素子を
実際に動作可能とする第１の効果の他に、更に、
第２の利点を生ずる。即ち、シリコン酸化膜の禁
止帯幅は、シリコン窒化膜のそれに対して大き
く、シリコン酸化膜はシリコン窒化膜から見た場
合、正孔に対しても電子に対しても障壁として働
くため書き込み／消去時に電界効果トランジスタ
構造で不揮発性メモリを構成する場合のゲートか
らのキヤリアの注入を抑止できることである。書
き込み／消去時にゲートからのキヤリアの注入が
あると、主注入キヤリアであるシリコンからの注
入キヤリアと逆極性のキヤリアが同時にゲートか
ら注入されることになるので、全体としてシリコ
ン窒化膜にトラツプされる電荷が打ち消され、書
き込み／消去の効率が減少することになる。この
問題を、本発明は前述のようにシリコン窒化膜上
に更にシリコン酸化膜を有する構造にしてゲート
からのキヤリアの注入を抑止することによつて解
決しているものである。更に、第３の利点とし
て、本発明の構造により不揮発性メモリとしての
劣化防止を同時に行なえることである。即ち、シ
リコン窒化膜ではシリコン酸化膜と異なり正孔も
伝導し易い。
従つて、シリコン窒化膜を酸化しない通常の
MNOS構造では、正ゲート極性時には容易にゲ
ートから正孔が注入され、注入された正孔はシリ
コンに接するシリコン酸化膜を容易に通過でき
る。また負ゲート極性時には、シリコンから、シ
リコンに接する薄いシリコン酸化膜を通過してシ
リコン窒化膜に流れ、ゲートまで達するこの正孔
が、シリコンに接するシリコン酸化膜を通過する
時に、シリコン−シリコン酸化膜界面、シリコン
酸化膜に欠陥を形成し、素子を劣化させる。本発
明の構成により、シリコン窒化膜表面を酸化して
シリコン酸化膜に変換させることによつて正孔に
対する障壁が形成され、前述の劣化を防止するこ
とも同時に実現できるものである。
MNOS構造では、正ゲート極性時には容易にゲ
ートから正孔が注入され、注入された正孔はシリ
コンに接するシリコン酸化膜を容易に通過でき
る。また負ゲート極性時には、シリコンから、シ
リコンに接する薄いシリコン酸化膜を通過してシ
リコン窒化膜に流れ、ゲートまで達するこの正孔
が、シリコンに接するシリコン酸化膜を通過する
時に、シリコン−シリコン酸化膜界面、シリコン
酸化膜に欠陥を形成し、素子を劣化させる。本発
明の構成により、シリコン窒化膜表面を酸化して
シリコン酸化膜に変換させることによつて正孔に
対する障壁が形成され、前述の劣化を防止するこ
とも同時に実現できるものである。
また必要とあらば、シリコン窒化膜表面の酸化
後、水素雰囲気中で加熱するか水素プラズマ中で
処理を行なえば、シリコン窒化膜表面の酸化によ
るシリコン−シリコン酸化膜界面特性の劣化を取
り除くことができる。なお上記説明ではゲート−
絶縁膜−シリコンの基本構造について述べたが、
第４図に示したようにゲート７下に一部重なるよ
うにソース５、ドレイン６領域を基板に設けて読
み出しを容易とした構造をとることができる。こ
の構造はシリコン基板のみならずSOS基板又はシ
リコン基板上に分離されたシリコン領域上に構成
することができる。
後、水素雰囲気中で加熱するか水素プラズマ中で
処理を行なえば、シリコン窒化膜表面の酸化によ
るシリコン−シリコン酸化膜界面特性の劣化を取
り除くことができる。なお上記説明ではゲート−
絶縁膜−シリコンの基本構造について述べたが、
第４図に示したようにゲート７下に一部重なるよ
うにソース５、ドレイン６領域を基板に設けて読
み出しを容易とした構造をとることができる。こ
の構造はシリコン基板のみならずSOS基板又はシ
リコン基板上に分離されたシリコン領域上に構成
することができる。
以上の説明から明らかなように、本発明は、従
来のMNOS記憶素子では捕獲距離の２倍である
190Åがシリコン窒化膜厚の薄膜化の限界とされ
ていたシリコン窒化膜厚を、シリコン窒化膜表面
を更に酸化することにより、シリコン窒化膜をキ
ヤリアの捕獲距離である95Å以下に薄膜化させる
ことを可能にし、書き込み／消去の低電圧化、高
速化を実現できるという効果がある。本発明の第
１の特徴は前述の如くであるが、更に第２の特徴
として、薄膜化されたシリコン窒化膜に、他より
も薄い個所やピンホールが生じた個所をシリコン
酸化膜で埋めて素子を実際に動作可能とする効果
があることである。第３の特徴は、シリコン窒化
膜表面にシリコン酸化膜で障壁を作ることによつ
て、シリコンから注入されたキヤリアの捕獲確率
を高め、書き込み／消去の効率を高める効果があ
ることである。更に第４の特徴として、ゲートか
らあるいはシリコン側から注入される正孔が、シ
リコンに接する薄いシリコン酸化膜を通過する時
に発生させる欠陥による素子の劣化をシリコン窒
化膜表面にシリコン酸化膜を形成することによつ
て正孔障壁を形成し、これを阻止する効果があ
る。即ち、本発明は従来にない電気的高速低電圧
書き込み／消去が可能な又劣化に対しても強い半
導体不揮発性メモリの基本的な構造及び製造方法
を提供するものであり素子の特性向上に大きく貢
献するものである。
来のMNOS記憶素子では捕獲距離の２倍である
190Åがシリコン窒化膜厚の薄膜化の限界とされ
ていたシリコン窒化膜厚を、シリコン窒化膜表面
を更に酸化することにより、シリコン窒化膜をキ
ヤリアの捕獲距離である95Å以下に薄膜化させる
ことを可能にし、書き込み／消去の低電圧化、高
速化を実現できるという効果がある。本発明の第
１の特徴は前述の如くであるが、更に第２の特徴
として、薄膜化されたシリコン窒化膜に、他より
も薄い個所やピンホールが生じた個所をシリコン
酸化膜で埋めて素子を実際に動作可能とする効果
があることである。第３の特徴は、シリコン窒化
膜表面にシリコン酸化膜で障壁を作ることによつ
て、シリコンから注入されたキヤリアの捕獲確率
を高め、書き込み／消去の効率を高める効果があ
ることである。更に第４の特徴として、ゲートか
らあるいはシリコン側から注入される正孔が、シ
リコンに接する薄いシリコン酸化膜を通過する時
に発生させる欠陥による素子の劣化をシリコン窒
化膜表面にシリコン酸化膜を形成することによつ
て正孔障壁を形成し、これを阻止する効果があ
る。即ち、本発明は従来にない電気的高速低電圧
書き込み／消去が可能な又劣化に対しても強い半
導体不揮発性メモリの基本的な構造及び製造方法
を提供するものであり素子の特性向上に大きく貢
献するものである。
第１図は従来のMNOS素子の説明図、第２，
３図は本発明の利点を説明する実施例略図、第４
図は本発明の他の実施例略図である。 図中、１はシリコン基板、２は薄いシリコン酸
化膜、３はシリコン窒化膜、４はシリコン窒化膜
中のトラツプ、５はソース、６はドレイン、７は
ゲート、８はシリコン窒化膜にできたピンホー
ル、９はシリコン窒化膜を酸化することによりで
きたシリコン酸化膜、１０はシリコン窒化膜のピ
ンホールにできたシリコン酸化膜である。
３図は本発明の利点を説明する実施例略図、第４
図は本発明の他の実施例略図である。 図中、１はシリコン基板、２は薄いシリコン酸
化膜、３はシリコン窒化膜、４はシリコン窒化膜
中のトラツプ、５はソース、６はドレイン、７は
ゲート、８はシリコン窒化膜にできたピンホー
ル、９はシリコン窒化膜を酸化することによりで
きたシリコン酸化膜、１０はシリコン窒化膜のピ
ンホールにできたシリコン酸化膜である。
Claims (1)
- 【特許請求の範囲】 １ 第１のシリコン領域からその上に形成された
薄い第１のシリコン酸化膜を介し、トンネリング
機構によつて該第１のシリコン酸化膜の上に形成
されたシリコン窒化膜中のトラツプに選択的に電
荷を注入、トラツプさせると共に、上記第１のシ
リコン酸化膜は上記電荷のトンネリングを許容し
得る上限値30Åと、上記シリコン窒化膜から上記
第１シリコン領域へのバツク・トンネリングを抑
え得る下限値15Åの間の膜厚に設定されている不
揮発性メモリであつて； 上記シリコン窒化膜の膜厚を上記電荷の捕獲距
離95Å以下としながらも； 該シリコン窒化膜と上記電荷の選択的な注入に
際しての電界を発生する電圧を印加するためのゲ
ート電極との間に、該シリコン窒化膜を酸化して
得られた第２のシリコン酸化膜を障壁層として設
け、該第２のシリコン酸化膜の膜厚をその誘電率
に鑑みての上限値50Å以下としたこと； を特徴とする不揮発性半導体メモリ。 ２ 特許請求の範囲第１項に記載の不揮発性半導
体メモリにおいて； 前記ゲート電極下にその一部が重なるように、
互いに離間したソース、ドレイン領域を前記第１
のシリコン領域に設けたこと； を特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122635A JPS5823483A (ja) | 1981-08-05 | 1981-08-05 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122635A JPS5823483A (ja) | 1981-08-05 | 1981-08-05 | 不揮発性半導体メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29481487A Division JPS63146471A (ja) | 1987-11-20 | 1987-11-20 | Ｍｉｓ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5823483A JPS5823483A (ja) | 1983-02-12 |
| JPH0358188B2 true JPH0358188B2 (ja) | 1991-09-04 |
Family
ID=14840845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56122635A Granted JPS5823483A (ja) | 1981-08-05 | 1981-08-05 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823483A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188977A (ja) * | 1983-04-12 | 1984-10-26 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置の製造方法 |
| JPS61288471A (ja) * | 1985-06-17 | 1986-12-18 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
| JPS61290771A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
| JPS62128556A (ja) * | 1985-11-29 | 1987-06-10 | Fujitsu Ltd | 半導体装置 |
| KR101342476B1 (ko) | 2007-05-24 | 2013-12-17 | 도꾸리쯔교세이호진 상교기쥬쯔 소고겡뀨죠 | 기억 소자 및 그 프로그램 전압의 저감 방법과 판독 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5231628A (en) * | 1975-06-14 | 1977-03-10 | Fujitsu Ltd | Semiconductor non-volatile memory unit |
-
1981
- 1981-08-05 JP JP56122635A patent/JPS5823483A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5231628A (en) * | 1975-06-14 | 1977-03-10 | Fujitsu Ltd | Semiconductor non-volatile memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5823483A (ja) | 1983-02-12 |
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