JPS58114459A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPS58114459A JPS58114459A JP56210890A JP21089081A JPS58114459A JP S58114459 A JPS58114459 A JP S58114459A JP 56210890 A JP56210890 A JP 56210890A JP 21089081 A JP21089081 A JP 21089081A JP S58114459 A JPS58114459 A JP S58114459A
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- Japan
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- drain
- insulating film
- gate
- memory device
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 239000010408 film Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は半導体不揮発性記憶装置、特にゲート絶縁膜中
に電荷を抽獲し得るフローティングゲートを形成し、こ
こでの電荷の有無によるゲートしきい値の変化で記憶機
能を持たせた形式の不揮発性記憶装置に関するものであ
る。 ” (2)従来′技術と問題点 最近、フローティングゲート型不揮発メモリを電気的に
書き換える方法が検討されている。そのために、極性の
札異なるホットキャリアの注入、ホットキャリア注入と
トンネル放出、トンネル注入とトンネル数次等の組合せ
で書き込みと消去を行なう方式が提東されている。これ
ら゛の内で、書き込み/消去の繰返し可能なサイクル数
が最も多いと考えられて贋え・のけトンネル注入とトン
ネル放出を組み合せた第1図の構造のもので多シ、19
80 188CC81188810)T Xll TH
PM 12.6及びIHectronics FJru
ar72E% 19eo(p、p。
に電荷を抽獲し得るフローティングゲートを形成し、こ
こでの電荷の有無によるゲートしきい値の変化で記憶機
能を持たせた形式の不揮発性記憶装置に関するものであ
る。 ” (2)従来′技術と問題点 最近、フローティングゲート型不揮発メモリを電気的に
書き換える方法が検討されている。そのために、極性の
札異なるホットキャリアの注入、ホットキャリア注入と
トンネル放出、トンネル注入とトンネル数次等の組合せ
で書き込みと消去を行なう方式が提東されている。これ
ら゛の内で、書き込み/消去の繰返し可能なサイクル数
が最も多いと考えられて贋え・のけトンネル注入とトン
ネル放出を組み合せた第1図の構造のもので多シ、19
80 188CC81188810)T Xll TH
PM 12.6及びIHectronics FJru
ar72E% 19eo(p、p。
113〜11))K記載さ糺てiる。以下同構造の動作
を簡単に説明する。第1図中1はn+のドレン領域、2
は針のソース領域、3はポリシリコンのフローティレグ
ゲート、4は−の領域であり、この領域とフロ・−ティ
ングゲートとの間の絶縁膜は200x以下と極めて薄く
形成されておシ、電荷がト’yネ><よりやりとすされ
る05はポリシリコンのコントロールグー)でSる。
を簡単に説明する。第1図中1はn+のドレン領域、2
は針のソース領域、3はポリシリコンのフローティレグ
ゲート、4は−の領域であり、この領域とフロ・−ティ
ングゲートとの間の絶縁膜は200x以下と極めて薄く
形成されておシ、電荷がト’yネ><よりやりとすされ
る05はポリシリコンのコントロールグー)でSる。
書き込み知はコントロールゲート6をOV、 ドレン
1−ii+20Vに保ち、フローティングゲート3に注
入されている電子をドレ/1にトンネルさせる。消去K
にコントロールグー)5t−+2ov。
1−ii+20Vに保ち、フローティングゲート3に注
入されている電子をドレ/1にトンネルさせる。消去K
にコントロールグー)5t−+2ov。
ドレン1をOVK保ち電子をドV7’Lからフローティ
ングゲート3ヘト/ネルさせる。 ゛この従来構造で
は、書き込み時にドレン1に+207を印加する為、薄
膜部の面積を出来るだけ小さくしてドレンと70−ティ
ングゲートとの間の容量を小さくしてドレンポテンシャ
ルによるフローティングゲートポテンシャルの上昇を押
える必要がある。
ングゲート3ヘト/ネルさせる。 ゛この従来構造で
は、書き込み時にドレン1に+207を印加する為、薄
膜部の面積を出来るだけ小さくしてドレンと70−ティ
ングゲートとの間の容量を小さくしてドレンポテンシャ
ルによるフローティングゲートポテンシャルの上昇を押
える必要がある。
又、トンネルの為の拡散領減益とフローティングゲート
3の重なp面積が、フローティングゲートと拡散領域の
間のマスク合わせ精度によっては影響を受けなくすると
いう二つの理由により、第1図の様にフィールド領域に
凸状に形成された拡散層と、凸状に形成されたフローテ
ィングゲートとの間でトンネル部を形成している。
3の重なp面積が、フローティングゲートと拡散領域の
間のマスク合わせ精度によっては影響を受けなくすると
いう二つの理由により、第1図の様にフィールド領域に
凸状に形成された拡散層と、凸状に形成されたフローテ
ィングゲートとの間でトンネル部を形成している。
この様な従来構造では、フィールド領域にトンネル部を
突出させて設ける必要が有る為高集積化がさまたげられ
る。
突出させて設ける必要が有る為高集積化がさまたげられ
る。
(3)発明の目的
それ数本発明では、集積度を低下する事無しにトンネル
Sを形成出来、かつトンネル部の面積管マスク合わせに
よらないように決めることが出来る半導体不揮発性記憶
装置を提供することを目的とする。
Sを形成出来、かつトンネル部の面積管マスク合わせに
よらないように決めることが出来る半導体不揮発性記憶
装置を提供することを目的とする。
(4) 発明の構成
本発明の半導体不揮発性記憶装置は、−導電型の半導体
基板と、該基板に互いに離隔して設けられた前記基板と
逆導電型のソース及びドレン領域と、該ソース及びドレ
イン領域間の該基板上の第一層絶縁膜と、該絶縁膜上の
70−ティングゲ−トと、該70−ティングゲート上の
第二層絶縁膜と、該絶縁属上のコントロールゲートとを
具備してなシ、第一層絶縁率はその一部がzooX以下
に選択的に薄く形成されてなる第一領域と、その周囲を
囲むこれより厚い絶縁膜の第二領域とから成り、該第二
領域下の半導体基板の一部にドレン領域と前記第一領域
真下を結ぶ前記逆導電型の領域が形成されてなり、第一
領域の第一層絶縁薄膜を介しての70−テインググート
とドレンとの間のトンネル電流で書き込み/消去を行な
、うことを%倣とする。
基板と、該基板に互いに離隔して設けられた前記基板と
逆導電型のソース及びドレン領域と、該ソース及びドレ
イン領域間の該基板上の第一層絶縁膜と、該絶縁膜上の
70−ティングゲ−トと、該70−ティングゲート上の
第二層絶縁膜と、該絶縁属上のコントロールゲートとを
具備してなシ、第一層絶縁率はその一部がzooX以下
に選択的に薄く形成されてなる第一領域と、その周囲を
囲むこれより厚い絶縁膜の第二領域とから成り、該第二
領域下の半導体基板の一部にドレン領域と前記第一領域
真下を結ぶ前記逆導電型の領域が形成されてなり、第一
領域の第一層絶縁薄膜を介しての70−テインググート
とドレンとの間のトンネル電流で書き込み/消去を行な
、うことを%倣とする。
(5)発明の実施例
第2図は本発明に依る第一の実施例の半導体不揮発性記
憶装置の構造平面図であル、1は針のドレン領域、2は
−のソース領域、3はポリシリコンのフローティンググ
ー)、5はポリシリコンのコン)Cr−ルゲート、6は
2co1以下の極めて薄い絶縁膜が形成されている領域
、フはこのトンネル領域とドレン領域lを電気的に接続
している拡散領域であり、第3図は第2図の* *’
%で切換した場合の構造断面図である。
憶装置の構造平面図であル、1は針のドレン領域、2は
−のソース領域、3はポリシリコンのフローティンググ
ー)、5はポリシリコンのコン)Cr−ルゲート、6は
2co1以下の極めて薄い絶縁膜が形成されている領域
、フはこのトンネル領域とドレン領域lを電気的に接続
している拡散領域であり、第3図は第2図の* *’
%で切換した場合の構造断面図である。
本実施例の半導体不揮発性記憶装置の書き込み及び消去
動作は第1図の従来構造の場合と同じであシ、ただその
動作のためにトンネルを行なう丸めの?領域6を?領域
フでド、レン領域1に連絡してソース及びドレイン間の
ゲート部直下に配置しである◎ 次に第4図に依り本発明による第1の実施例の製造工程
を説明する。
動作は第1図の従来構造の場合と同じであシ、ただその
動作のためにトンネルを行なう丸めの?領域6を?領域
フでド、レン領域1に連絡してソース及びドレイン間の
ゲート部直下に配置しである◎ 次に第4図に依り本発明による第1の実施例の製造工程
を説明する。
a)将来トンネル用の薄膜を形成する部分に選択的に窒
化膜9と酸化膜8を残す0この窒化膜9とレジスト膜ユ
O1−マおりとしてグの領域にnll不純物、例えばA
s+をイオン注入によりドープする。 、 b)窒化膜qtマスクとして5通常の選択酸化工程によ
シ厚さフOOA程度Oゲート絶縁膜11を形成するO C)窒化膜9、酸化膜8t−除去し、レジスト13をマ
スクとしてトンネル領域にn型不純物、例えば八−をイ
オン注入してnil領域6t−形成する。
化膜9と酸化膜8を残す0この窒化膜9とレジスト膜ユ
O1−マおりとしてグの領域にnll不純物、例えばA
s+をイオン注入によりドープする。 、 b)窒化膜qtマスクとして5通常の選択酸化工程によ
シ厚さフOOA程度Oゲート絶縁膜11を形成するO C)窒化膜9、酸化膜8t−除去し、レジスト13をマ
スクとしてトンネル領域にn型不純物、例えば八−をイ
オン注入してnil領域6t−形成する。
υこのnfi領域6上にトンネル用薄[12″fr形成
し、この上にポリシリコンの70−テインクゲート3を
形成する。
し、この上にポリシリコンの70−テインクゲート3を
形成する。
この様に本発明実施例によると、チャネル内にトンネル
領域を設け、その周囲を選択的に厚いゲート絶1IkJ
lIIを成長しておシ、この厚い絶lk膜の下の基板表
面を介してドレン領域lとトンネル領域を電気的に接続
している。この様な構造では、書き込み消去特性に大き
な影響を与えるドレンと70一テインググート間の静電
容量状主に薄膜部の面積のみによって決まるためマスク
合わせによらず、かつ小さく保つことが出来る。この様
に本実施例では、従来構造の様にフィールド領域でトン
ネル部を形成することによる集積度の低下を防ぎ、かつ
電気特性を支配するドレンと70一テインググート間の
静電容量がマスク合わぜによらない半導体不揮発性記憶
装置を実現した。
領域を設け、その周囲を選択的に厚いゲート絶1IkJ
lIIを成長しておシ、この厚い絶lk膜の下の基板表
面を介してドレン領域lとトンネル領域を電気的に接続
している。この様な構造では、書き込み消去特性に大き
な影響を与えるドレンと70一テインググート間の静電
容量状主に薄膜部の面積のみによって決まるためマスク
合わせによらず、かつ小さく保つことが出来る。この様
に本実施例では、従来構造の様にフィールド領域でトン
ネル部を形成することによる集積度の低下を防ぎ、かつ
電気特性を支配するドレンと70一テインググート間の
静電容量がマスク合わぜによらない半導体不揮発性記憶
装置を実現した。
第5図は本発明に依る第二〇実施例である。これは第一
の実施例においてトンネル膜形成領域においてn11i
領域6を形成せず、ドレンと70−テインググート閲の
静電容量を減少し、書き込み時にドレンに印加し−る電
圧の低下をはかったものであり、動作及び第3図中と同
書号を付した各部分構造は第1の実施例の場合と同じで
ある。
の実施例においてトンネル膜形成領域においてn11i
領域6を形成せず、ドレンと70−テインググート閲の
静電容量を減少し、書き込み時にドレンに印加し−る電
圧の低下をはかったものであり、動作及び第3図中と同
書号を付した各部分構造は第1の実施例の場合と同じで
ある。
(6) 発明の効果
本発明によれば、半導体不揮発性記憶装置において、ト
ンネル動作部をゲート部分内に、組み込むことができ、
その面積をマスク合せ精度に依らずに一定にできるので
、高集積密度化でき、かつ書き込み消去特性の再現性を
向上できるという優れた効果が得られる。
ンネル動作部をゲート部分内に、組み込むことができ、
その面積をマスク合せ精度に依らずに一定にできるので
、高集積密度化でき、かつ書き込み消去特性の再現性を
向上できるという優れた効果が得られる。
第1図は従来の不揮発性記憶装置の平面図、第2図は本
発明実施例装置の平面゛図、第S図はその断面図、第4
図(a)〜(4)はその製造工程に沿った断面図、第5
図は本発明の他の実施例装置の断面図である。 l・・・・・・nドレン領域 2・・・・・・?ソース領域 3・・・・・・70−ティングゲート 5・す…コントロールゲート 6、マ・・・・・・?領域
発明実施例装置の平面゛図、第S図はその断面図、第4
図(a)〜(4)はその製造工程に沿った断面図、第5
図は本発明の他の実施例装置の断面図である。 l・・・・・・nドレン領域 2・・・・・・?ソース領域 3・・・・・・70−ティングゲート 5・す…コントロールゲート 6、マ・・・・・・?領域
Claims (1)
- 一導電型の半導体基板と、該基板に互いに離隔して設け
られた前記基板と逆導電型のソース及びドレン領域と、
該ソース及びドレイン領域間の該基板上の第一層絶縁膜
と、該絶縁膜上の70−ティングゲートと、該70−テ
ィングゲート上の第二層絶縁膜と、該絶縁膜上のコント
ロールゲートとを具備してなシ、第一層絶縁膜はその一
部がzooj−以下に選択的に薄”く形成されてなる第
一領域と、その周囲を囲むこれより厚い絶縁膜の第二領
域とから成り、該第二領域下の半導体基板の一部にドレ
ン領域と前記第一領域真下を結ぶ前記逆導電型の領域が
形成されてなり、第一領域の第一層絶縁の薄膜を介して
の70−ティングゲートとドレンとの間のトンネル電流
で書き込み/消去を行なうこと全4I微とする半導体不
揮発性記憶装置0
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56210890A JPS58114459A (ja) | 1981-12-28 | 1981-12-28 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56210890A JPS58114459A (ja) | 1981-12-28 | 1981-12-28 | 半導体不揮発性記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58114459A true JPS58114459A (ja) | 1983-07-07 |
Family
ID=16596778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56210890A Pending JPS58114459A (ja) | 1981-12-28 | 1981-12-28 | 半導体不揮発性記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58114459A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58157170A (ja) * | 1982-03-15 | 1983-09-19 | Toshiba Corp | 不揮発性半導体メモリ装置 |
US4709255A (en) * | 1984-06-27 | 1987-11-24 | U.S. Philips Corporation | Semiconductor device comprising a non-volatile storage transistor |
-
1981
- 1981-12-28 JP JP56210890A patent/JPS58114459A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58157170A (ja) * | 1982-03-15 | 1983-09-19 | Toshiba Corp | 不揮発性半導体メモリ装置 |
JPH0451987B2 (ja) * | 1982-03-15 | 1992-08-20 | Tokyo Shibaura Electric Co | |
US4709255A (en) * | 1984-06-27 | 1987-11-24 | U.S. Philips Corporation | Semiconductor device comprising a non-volatile storage transistor |
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