JPS58114459A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS58114459A JPS58114459A JP56210890A JP21089081A JPS58114459A JP S58114459 A JPS58114459 A JP S58114459A JP 56210890 A JP56210890 A JP 56210890A JP 21089081 A JP21089081 A JP 21089081A JP S58114459 A JPS58114459 A JP S58114459A
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体不揮発性記憶装置、特にゲート絶縁膜中
に電荷を抽獲し得るフローティングゲートを形成し、こ
こでの電荷の有無によるゲートしきい値の変化で記憶機
能を持たせた形式の不揮発性記憶装置に関するものであ
る。 ” （２）従来′技術と問題点 最近、フローティングゲート型不揮発メモリを電気的に
書き換える方法が検討されている。そのために、極性の
札異なるホットキャリアの注入、ホットキャリア注入と
トンネル放出、トンネル注入とトンネル数次等の組合せ
で書き込みと消去を行なう方式が提東されている。これ
ら゛の内で、書き込み／消去の繰返し可能なサイクル数
が最も多いと考えられて贋え・のけトンネル注入とトン
ネル放出を組み合せた第１図の構造のもので多シ、１９
８０ １８８ＣＣ８１１８８８１０）Ｔ Ｘｌｌ ＴＨ
ＰＭ １２．６及びＩＨｅｃｔｒｏｎｉｃｓ ＦＪｒｕ
ａｒ７２Ｅ％ １９ｅｏ（ｐ、ｐ。
に電荷を抽獲し得るフローティングゲートを形成し、こ
こでの電荷の有無によるゲートしきい値の変化で記憶機
能を持たせた形式の不揮発性記憶装置に関するものであ
る。 ” （２）従来′技術と問題点 最近、フローティングゲート型不揮発メモリを電気的に
書き換える方法が検討されている。そのために、極性の
札異なるホットキャリアの注入、ホットキャリア注入と
トンネル放出、トンネル注入とトンネル数次等の組合せ
で書き込みと消去を行なう方式が提東されている。これ
ら゛の内で、書き込み／消去の繰返し可能なサイクル数
が最も多いと考えられて贋え・のけトンネル注入とトン
ネル放出を組み合せた第１図の構造のもので多シ、１９
８０ １８８ＣＣ８１１８８８１０）Ｔ Ｘｌｌ ＴＨ
ＰＭ １２．６及びＩＨｅｃｔｒｏｎｉｃｓ ＦＪｒｕ
ａｒ７２Ｅ％ １９ｅｏ（ｐ、ｐ。
１１３〜１１））Ｋ記載さ糺てｉる。以下同構造の動作
を簡単に説明する。第１図中１はｎ＋のドレン領域、２
は針のソース領域、３はポリシリコンのフローティレグ
ゲート、４は−の領域であり、この領域とフロ・−ティ
ングゲートとの間の絶縁膜は２００ｘ以下と極めて薄く
形成されておシ、電荷がト’ｙネ＞＜よりやりとすされ
る０５はポリシリコンのコントロールグー）でＳる。
を簡単に説明する。第１図中１はｎ＋のドレン領域、２
は針のソース領域、３はポリシリコンのフローティレグ
ゲート、４は−の領域であり、この領域とフロ・−ティ
ングゲートとの間の絶縁膜は２００ｘ以下と極めて薄く
形成されておシ、電荷がト’ｙネ＞＜よりやりとすされ
る０５はポリシリコンのコントロールグー）でＳる。
書き込み知はコントロールゲート６をＯＶ、 ドレン
１−ｉｉ＋２０Ｖに保ち、フローティングゲート３に注
入されている電子をドレ／１にトンネルさせる。消去Ｋ
にコントロールグー）５ｔ−＋２ｏｖ。
１−ｉｉ＋２０Ｖに保ち、フローティングゲート３に注
入されている電子をドレ／１にトンネルさせる。消去Ｋ
にコントロールグー）５ｔ−＋２ｏｖ。
ドレン１をＯＶＫ保ち電子をドＶ７’Ｌからフローティ
ングゲート３ヘト／ネルさせる。 ゛この従来構造で
は、書き込み時にドレン１に＋２０７を印加する為、薄
膜部の面積を出来るだけ小さくしてドレンと７０−ティ
ングゲートとの間の容量を小さくしてドレンポテンシャ
ルによるフローティングゲートポテンシャルの上昇を押
える必要がある。
ングゲート３ヘト／ネルさせる。 ゛この従来構造で
は、書き込み時にドレン１に＋２０７を印加する為、薄
膜部の面積を出来るだけ小さくしてドレンと７０−ティ
ングゲートとの間の容量を小さくしてドレンポテンシャ
ルによるフローティングゲートポテンシャルの上昇を押
える必要がある。
又、トンネルの為の拡散領減益とフローティングゲート
３の重なｐ面積が、フローティングゲートと拡散領域の
間のマスク合わせ精度によっては影響を受けなくすると
いう二つの理由により、第１図の様にフィールド領域に
凸状に形成された拡散層と、凸状に形成されたフローテ
ィングゲートとの間でトンネル部を形成している。
３の重なｐ面積が、フローティングゲートと拡散領域の
間のマスク合わせ精度によっては影響を受けなくすると
いう二つの理由により、第１図の様にフィールド領域に
凸状に形成された拡散層と、凸状に形成されたフローテ
ィングゲートとの間でトンネル部を形成している。
この様な従来構造では、フィールド領域にトンネル部を
突出させて設ける必要が有る為高集積化がさまたげられ
る。
突出させて設ける必要が有る為高集積化がさまたげられ
る。
（３）発明の目的
それ数本発明では、集積度を低下する事無しにトンネル
Ｓを形成出来、かつトンネル部の面積管マスク合わせに
よらないように決めることが出来る半導体不揮発性記憶
装置を提供することを目的とする。
Ｓを形成出来、かつトンネル部の面積管マスク合わせに
よらないように決めることが出来る半導体不揮発性記憶
装置を提供することを目的とする。
（４） 発明の構成
本発明の半導体不揮発性記憶装置は、−導電型の半導体
基板と、該基板に互いに離隔して設けられた前記基板と
逆導電型のソース及びドレン領域と、該ソース及びドレ
イン領域間の該基板上の第一層絶縁膜と、該絶縁膜上の
７０−ティングゲ−トと、該７０−ティングゲート上の
第二層絶縁膜と、該絶縁属上のコントロールゲートとを
具備してなシ、第一層絶縁率はその一部がｚｏｏＸ以下
に選択的に薄く形成されてなる第一領域と、その周囲を
囲むこれより厚い絶縁膜の第二領域とから成り、該第二
領域下の半導体基板の一部にドレン領域と前記第一領域
真下を結ぶ前記逆導電型の領域が形成されてなり、第一
領域の第一層絶縁薄膜を介しての７０−テインググート
とドレンとの間のトンネル電流で書き込み／消去を行な
、うことを％倣とする。
基板と、該基板に互いに離隔して設けられた前記基板と
逆導電型のソース及びドレン領域と、該ソース及びドレ
イン領域間の該基板上の第一層絶縁膜と、該絶縁膜上の
７０−ティングゲ−トと、該７０−ティングゲート上の
第二層絶縁膜と、該絶縁属上のコントロールゲートとを
具備してなシ、第一層絶縁率はその一部がｚｏｏＸ以下
に選択的に薄く形成されてなる第一領域と、その周囲を
囲むこれより厚い絶縁膜の第二領域とから成り、該第二
領域下の半導体基板の一部にドレン領域と前記第一領域
真下を結ぶ前記逆導電型の領域が形成されてなり、第一
領域の第一層絶縁薄膜を介しての７０−テインググート
とドレンとの間のトンネル電流で書き込み／消去を行な
、うことを％倣とする。
（５）発明の実施例
第２図は本発明に依る第一の実施例の半導体不揮発性記
憶装置の構造平面図であル、１は針のドレン領域、２は
−のソース領域、３はポリシリコンのフローティンググ
ー）、５はポリシリコンのコン）Ｃｒ−ルゲート、６は
２ｃｏ１以下の極めて薄い絶縁膜が形成されている領域
、フはこのトンネル領域とドレン領域ｌを電気的に接続
している拡散領域であり、第３図は第２図の＊ ＊’
％で切換した場合の構造断面図である。
憶装置の構造平面図であル、１は針のドレン領域、２は
−のソース領域、３はポリシリコンのフローティンググ
ー）、５はポリシリコンのコン）Ｃｒ−ルゲート、６は
２ｃｏ１以下の極めて薄い絶縁膜が形成されている領域
、フはこのトンネル領域とドレン領域ｌを電気的に接続
している拡散領域であり、第３図は第２図の＊ ＊’
％で切換した場合の構造断面図である。
本実施例の半導体不揮発性記憶装置の書き込み及び消去
動作は第１図の従来構造の場合と同じであシ、ただその
動作のためにトンネルを行なう丸めの？領域６を？領域
フでド、レン領域１に連絡してソース及びドレイン間の
ゲート部直下に配置しである◎ 次に第４図に依り本発明による第１の実施例の製造工程
を説明する。
動作は第１図の従来構造の場合と同じであシ、ただその
動作のためにトンネルを行なう丸めの？領域６を？領域
フでド、レン領域１に連絡してソース及びドレイン間の
ゲート部直下に配置しである◎ 次に第４図に依り本発明による第１の実施例の製造工程
を説明する。
ａ）将来トンネル用の薄膜を形成する部分に選択的に窒
化膜９と酸化膜８を残す０この窒化膜９とレジスト膜ユ
Ｏ１−マおりとしてグの領域にｎｌｌ不純物、例えばＡ
ｓ＋をイオン注入によりドープする。 、 ｂ）窒化膜ｑｔマスクとして５通常の選択酸化工程によ
シ厚さフＯＯＡ程度Ｏゲート絶縁膜１１を形成するＯ Ｃ）窒化膜９、酸化膜８ｔ−除去し、レジスト１３をマ
スクとしてトンネル領域にｎ型不純物、例えば八−をイ
オン注入してｎｉｌ領域６ｔ−形成する。
化膜９と酸化膜８を残す０この窒化膜９とレジスト膜ユ
Ｏ１−マおりとしてグの領域にｎｌｌ不純物、例えばＡ
ｓ＋をイオン注入によりドープする。 、 ｂ）窒化膜ｑｔマスクとして５通常の選択酸化工程によ
シ厚さフＯＯＡ程度Ｏゲート絶縁膜１１を形成するＯ Ｃ）窒化膜９、酸化膜８ｔ−除去し、レジスト１３をマ
スクとしてトンネル領域にｎ型不純物、例えば八−をイ
オン注入してｎｉｌ領域６ｔ−形成する。
υこのｎｆｉ領域６上にトンネル用薄［１２″ｆｒ形成
し、この上にポリシリコンの７０−テインクゲート３を
形成する。
し、この上にポリシリコンの７０−テインクゲート３を
形成する。
この様に本発明実施例によると、チャネル内にトンネル
領域を設け、その周囲を選択的に厚いゲート絶１ＩｋＪ
ｌＩＩを成長しておシ、この厚い絶ｌｋ膜の下の基板表
面を介してドレン領域ｌとトンネル領域を電気的に接続
している。この様な構造では、書き込み消去特性に大き
な影響を与えるドレンと７０一テインググート間の静電
容量状主に薄膜部の面積のみによって決まるためマスク
合わせによらず、かつ小さく保つことが出来る。この様
に本実施例では、従来構造の様にフィールド領域でトン
ネル部を形成することによる集積度の低下を防ぎ、かつ
電気特性を支配するドレンと７０一テインググート間の
静電容量がマスク合わぜによらない半導体不揮発性記憶
装置を実現した。
領域を設け、その周囲を選択的に厚いゲート絶１ＩｋＪ
ｌＩＩを成長しておシ、この厚い絶ｌｋ膜の下の基板表
面を介してドレン領域ｌとトンネル領域を電気的に接続
している。この様な構造では、書き込み消去特性に大き
な影響を与えるドレンと７０一テインググート間の静電
容量状主に薄膜部の面積のみによって決まるためマスク
合わせによらず、かつ小さく保つことが出来る。この様
に本実施例では、従来構造の様にフィールド領域でトン
ネル部を形成することによる集積度の低下を防ぎ、かつ
電気特性を支配するドレンと７０一テインググート間の
静電容量がマスク合わぜによらない半導体不揮発性記憶
装置を実現した。
第５図は本発明に依る第二〇実施例である。これは第一
の実施例においてトンネル膜形成領域においてｎ１１ｉ
領域６を形成せず、ドレンと７０−テインググート閲の
静電容量を減少し、書き込み時にドレンに印加し−る電
圧の低下をはかったものであり、動作及び第３図中と同
書号を付した各部分構造は第１の実施例の場合と同じで
ある。
の実施例においてトンネル膜形成領域においてｎ１１ｉ
領域６を形成せず、ドレンと７０−テインググート閲の
静電容量を減少し、書き込み時にドレンに印加し−る電
圧の低下をはかったものであり、動作及び第３図中と同
書号を付した各部分構造は第１の実施例の場合と同じで
ある。
（６） 発明の効果
本発明によれば、半導体不揮発性記憶装置において、ト
ンネル動作部をゲート部分内に、組み込むことができ、
その面積をマスク合せ精度に依らずに一定にできるので
、高集積密度化でき、かつ書き込み消去特性の再現性を
向上できるという優れた効果が得られる。
ンネル動作部をゲート部分内に、組み込むことができ、
その面積をマスク合せ精度に依らずに一定にできるので
、高集積密度化でき、かつ書き込み消去特性の再現性を
向上できるという優れた効果が得られる。
第１図は従来の不揮発性記憶装置の平面図、第２図は本
発明実施例装置の平面゛図、第Ｓ図はその断面図、第４
図（ａ）〜（４）はその製造工程に沿った断面図、第５
図は本発明の他の実施例装置の断面図である。 ｌ・・・・・・ｎドレン領域 ２・・・・・・？ソース領域 ３・・・・・・７０−ティングゲート ５・す…コントロールゲート ６、マ・・・・・・？領域
発明実施例装置の平面゛図、第Ｓ図はその断面図、第４
図（ａ）〜（４）はその製造工程に沿った断面図、第５
図は本発明の他の実施例装置の断面図である。 ｌ・・・・・・ｎドレン領域 ２・・・・・・？ソース領域 ３・・・・・・７０−ティングゲート ５・す…コントロールゲート ６、マ・・・・・・？領域
Claims (1)
- 一導電型の半導体基板と、該基板に互いに離隔して設け
られた前記基板と逆導電型のソース及びドレン領域と、
該ソース及びドレイン領域間の該基板上の第一層絶縁膜
と、該絶縁膜上の７０−ティングゲートと、該７０−テ
ィングゲート上の第二層絶縁膜と、該絶縁膜上のコント
ロールゲートとを具備してなシ、第一層絶縁膜はその一
部がｚｏｏｊ−以下に選択的に薄”く形成されてなる第
一領域と、その周囲を囲むこれより厚い絶縁膜の第二領
域とから成り、該第二領域下の半導体基板の一部にドレ
ン領域と前記第一領域真下を結ぶ前記逆導電型の領域が
形成されてなり、第一領域の第一層絶縁の薄膜を介して
の７０−ティングゲートとドレンとの間のトンネル電流
で書き込み／消去を行なうこと全４Ｉ微とする半導体不
揮発性記憶装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210890A JPS58114459A (ja) | 1981-12-28 | 1981-12-28 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210890A JPS58114459A (ja) | 1981-12-28 | 1981-12-28 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114459A true JPS58114459A (ja) | 1983-07-07 |
Family
ID=16596778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56210890A Pending JPS58114459A (ja) | 1981-12-28 | 1981-12-28 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58157170A (ja) * | 1982-03-15 | 1983-09-19 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US4709255A (en) * | 1984-06-27 | 1987-11-24 | U.S. Philips Corporation | Semiconductor device comprising a non-volatile storage transistor |
-
1981
- 1981-12-28 JP JP56210890A patent/JPS58114459A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58157170A (ja) * | 1982-03-15 | 1983-09-19 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH0451987B2 (ja) * | 1982-03-15 | 1992-08-20 | Tokyo Shibaura Electric Co | |
| US4709255A (en) * | 1984-06-27 | 1987-11-24 | U.S. Philips Corporation | Semiconductor device comprising a non-volatile storage transistor |
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