JPH0526353B2 - - Google Patents
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- JPH0526353B2 JPH0526353B2 JP56158445A JP15844581A JPH0526353B2 JP H0526353 B2 JPH0526353 B2 JP H0526353B2 JP 56158445 A JP56158445 A JP 56158445A JP 15844581 A JP15844581 A JP 15844581A JP H0526353 B2 JPH0526353 B2 JP H0526353B2
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- 229910052581 Si3N4 Inorganic materials 0.000 claims description 74
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 74
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 40
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 40
- 230000003647 oxidation Effects 0.000 claims description 23
- 238000007254 oxidation reaction Methods 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 230000000694 effects Effects 0.000 description 9
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 8
- 230000001590 oxidative effect Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000010301 surface-oxidation reaction Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、シリコン領域の上に、第一のシリコ
ン酸化膜から−シリコン窒化膜−第二のシリコン
酸化膜から成る多層絶縁膜を有するMONOS型
不揮発性半導体メモリの製造方法に関する。
ン酸化膜から−シリコン窒化膜−第二のシリコン
酸化膜から成る多層絶縁膜を有するMONOS型
不揮発性半導体メモリの製造方法に関する。
＜従来の技術＞
不揮発性半導体メモリの代表的なものに、いわ
ゆるMNOS（Metal−Nitride−Oxide−Silicon）
型の記憶素子がある。
ゆるMNOS（Metal−Nitride−Oxide−Silicon）
型の記憶素子がある。
第１図は特に、そうしたMNOS構造を利用し
て、ソース５とドレイン６を有する電界効果トラ
ンジスタ型に構成したメモリ素子の概略構成を示
している。
て、ソース５とドレイン６を有する電界効果トラ
ンジスタ型に構成したメモリ素子の概略構成を示
している。
動作自体は周知であるので簡単に説明すると、
図示の場合、例示のためにその導電型がｐ型とさ
れているシリコン領域１から薄いシリコン酸化膜
２を介し、トンネリング機構によつてシリコン窒
化膜３中の電荷トラツプ４に選択的に電荷を注
入、捕獲させると、当該トラツプの荷電状態の変
化によつてトランジスタのしきい値電圧Vthが変
化し、もつて不揮発性半導体メモリとして機能す
る。
図示の場合、例示のためにその導電型がｐ型とさ
れているシリコン領域１から薄いシリコン酸化膜
２を介し、トンネリング機構によつてシリコン窒
化膜３中の電荷トラツプ４に選択的に電荷を注
入、捕獲させると、当該トラツプの荷電状態の変
化によつてトランジスタのしきい値電圧Vthが変
化し、もつて不揮発性半導体メモリとして機能す
る。
＜発明が解決しようとする課題＞
しかし従来、上記のようなMNOSトランジス
タのしきい値電圧Vthを変化させるに必要な書き
込み／消去電圧は、一般に25V前後と大きく、
LSI（大規模集積回路）の高速化、低電圧化には
不適当であつた。
タのしきい値電圧Vthを変化させるに必要な書き
込み／消去電圧は、一般に25V前後と大きく、
LSI（大規模集積回路）の高速化、低電圧化には
不適当であつた。
また、シリコン窒化膜上に直接に導電膜ないし
ゲート電極７が設けられるため、記憶素子として
の設計性に乏しく、実働下でもゲート電極に到達
してしまう電荷があるとか、逆にゲート電極側か
らの不要な逆極性電荷（打ち消し電荷）の注入が
ある等、種々特性上の問題もあつた。
ゲート電極７が設けられるため、記憶素子として
の設計性に乏しく、実働下でもゲート電極に到達
してしまう電荷があるとか、逆にゲート電極側か
らの不要な逆極性電荷（打ち消し電荷）の注入が
ある等、種々特性上の問題もあつた。
本発明はこうした従来のMNOS構造を改良し、
上記のような欠点を追放することを目的として成
されたもので、シリコン窒化膜と導電膜の間にさ
らに第二のシリコン酸化膜を挟み込むことで金属
（Metal）−酸化膜（Oxide）−窒化膜（Nitride）−
酸化膜（Oxide）−シリコン（Silicon）構造、す
なわち従来のMNOS構造と対比して言えば
MONOS構造を有する不揮発性半導体メモリの
製造方法として、製造された素子に上記のような
在来の欠点がなく、また、そのフラツトバンド電
圧のシフト量ΔVFBも大きくし得るような製造方
法を提供せんとするものである。
上記のような欠点を追放することを目的として成
されたもので、シリコン窒化膜と導電膜の間にさ
らに第二のシリコン酸化膜を挟み込むことで金属
（Metal）−酸化膜（Oxide）−窒化膜（Nitride）−
酸化膜（Oxide）−シリコン（Silicon）構造、す
なわち従来のMNOS構造と対比して言えば
MONOS構造を有する不揮発性半導体メモリの
製造方法として、製造された素子に上記のような
在来の欠点がなく、また、そのフラツトバンド電
圧のシフト量ΔVFBも大きくし得るような製造方
法を提供せんとするものである。
＜課題を解決するための手段＞
この種の記憶素子の性能としては、既述したよ
うに書き込み／消去の高速化、低電圧化が要求さ
れるが、これを別な見方からすると、当該書き込
み／消去時に印加されるゲート電圧に対し、フラ
ツトバンド電圧VFB（またはしきい値電圧Vth）の
シフト量が大きい程、望ましい素子ということに
なる。
うに書き込み／消去の高速化、低電圧化が要求さ
れるが、これを別な見方からすると、当該書き込
み／消去時に印加されるゲート電圧に対し、フラ
ツトバンド電圧VFB（またはしきい値電圧Vth）の
シフト量が大きい程、望ましい素子ということに
なる。
上記の目的は、こうした知見に基づいている
が、この要請は、本発明によると、シリコン領域
と、その上に形成され、膜厚が15Å以上30Å以下
の第一の薄いシリコン酸化膜と、この第一のシリ
コン酸化膜の上に形成されたシリコン窒化膜と、
当該シリコン窒化膜の上に形成された第二の酸化
膜と、この第二の酸化膜の上に形成されたゲート
電極とを有するMONOS型半導体メモリ素子を
製造するに際し、上記シリコン窒化膜はその膜厚
が500Å以下となるように形成した上で、当該シ
リコン窒化膜の表面領域をその膜厚の43％未満の
酸化割合で酸化することで上記第二の酸化膜を形
成する、という方法で満足される。
が、この要請は、本発明によると、シリコン領域
と、その上に形成され、膜厚が15Å以上30Å以下
の第一の薄いシリコン酸化膜と、この第一のシリ
コン酸化膜の上に形成されたシリコン窒化膜と、
当該シリコン窒化膜の上に形成された第二の酸化
膜と、この第二の酸化膜の上に形成されたゲート
電極とを有するMONOS型半導体メモリ素子を
製造するに際し、上記シリコン窒化膜はその膜厚
が500Å以下となるように形成した上で、当該シ
リコン窒化膜の表面領域をその膜厚の43％未満の
酸化割合で酸化することで上記第二の酸化膜を形
成する、という方法で満足される。
＜実施例＞
第２図は、本発明とMONOS型不揮発性半導
体メモリの製造方法の一工程例を示している。
体メモリの製造方法の一工程例を示している。
同図ａは、基板そのものであつても良いし適当
な基板の上に形成された膜等であつても良いシリ
コン領域１を示しており、その上には同図ｂに示
されるように、電荷のトンネルを許すため、従来
から適当とされている15Å〜30Åの間に膜厚が設
定された薄い第一のシリコン酸化膜２が公知既存
の適当なる方法によつて形成される。
な基板の上に形成された膜等であつても良いシリ
コン領域１を示しており、その上には同図ｂに示
されるように、電荷のトンネルを許すため、従来
から適当とされている15Å〜30Åの間に膜厚が設
定された薄い第一のシリコン酸化膜２が公知既存
の適当なる方法によつて形成される。
この第一シリコン酸化膜２の上には、同図ｃに
示されるように、シリコン窒化膜３が例えばデポ
ジシヨンにより形成され、さらに同図ｄに示され
るように、このシリコン窒化膜３の表面が後述の
本発明による条件に従い酸化されて、第二のシリ
コン酸化膜９が形成される。
示されるように、シリコン窒化膜３が例えばデポ
ジシヨンにより形成され、さらに同図ｄに示され
るように、このシリコン窒化膜３の表面が後述の
本発明による条件に従い酸化されて、第二のシリ
コン酸化膜９が形成される。
しかるに、このようにシリコン窒化膜３の表面
酸化によりシリコン酸化膜９が形成される場合、
当該窒化膜から酸化膜への変化は膜厚の変化を生
み、一般に厚くなる。
酸化によりシリコン酸化膜９が形成される場合、
当該窒化膜から酸化膜への変化は膜厚の変化を生
み、一般に厚くなる。
ここではこの膜厚変化の比をαとし、また、シ
リコン窒化膜のシリコン酸化膜への変換割合（酸
化されるシリコン窒化膜厚と酸化前のシリコン窒
化膜厚の比）をγとする。ただし説明上は、当該
γの値を百分率表記、すなわち％表記することも
ある。
リコン窒化膜のシリコン酸化膜への変換割合（酸
化されるシリコン窒化膜厚と酸化前のシリコン窒
化膜厚の比）をγとする。ただし説明上は、当該
γの値を百分率表記、すなわち％表記することも
ある。
ここで、シリコン窒化膜中において記憶に寄与
するトラツプ濃度Ntを当該シリコン窒化膜中に
おいて均一とすると、酸化割合γの関数としての
フラツトバンド電圧VFBのシフト量ΔVFBは、 ΔVFB（γ）＝qNttN 2／εN｛１／２（１−γ）2＋αβ
γ（１−γ）＋αβγNON／NttN｝……(1) で表される。ここで、tN、εNはシリコン窒化膜３
の酸化前の膜厚と誘電率、βはシリコン窒化膜と
シリコン酸化膜の誘電率比、そしてNONはシリコ
ン窒化膜と新たに酸化形成されたシリコン酸化膜
との界面に形成されるトラツプ密度であつて、シ
リコン窒化膜３中のトラツプ４と前記の界面に生
じたトラツプは全てVFBのシフトに寄与するもの
としている。
するトラツプ濃度Ntを当該シリコン窒化膜中に
おいて均一とすると、酸化割合γの関数としての
フラツトバンド電圧VFBのシフト量ΔVFBは、 ΔVFB（γ）＝qNttN 2／εN｛１／２（１−γ）2＋αβ
γ（１−γ）＋αβγNON／NttN｝……(1) で表される。ここで、tN、εNはシリコン窒化膜３
の酸化前の膜厚と誘電率、βはシリコン窒化膜と
シリコン酸化膜の誘電率比、そしてNONはシリコ
ン窒化膜と新たに酸化形成されたシリコン酸化膜
との界面に形成されるトラツプ密度であつて、シ
リコン窒化膜３中のトラツプ４と前記の界面に生
じたトラツプは全てVFBのシフトに寄与するもの
としている。
しかし、この(1)式では、後述する第３図に示さ
れるように、本発明に従つて作製された結果、シ
リコン窒化膜３と、このシリコン窒化膜３の表面
を酸化して得られた第二のシリコン酸化膜９との
界面に新たに生成された電子的捕獲準位の効果は
無視しており、また、酸化割合γによるVFBのシ
フト量ΔVFBの変化のみを表しているのであつて、
書き込み電圧、速度の評価は入つていない。
れるように、本発明に従つて作製された結果、シ
リコン窒化膜３と、このシリコン窒化膜３の表面
を酸化して得られた第二のシリコン酸化膜９との
界面に新たに生成された電子的捕獲準位の効果は
無視しており、また、酸化割合γによるVFBのシ
フト量ΔVFBの変化のみを表しているのであつて、
書き込み電圧、速度の評価は入つていない。
例えば第一の薄いシリコン酸化膜２に同一の電
界を得るのに（同じ書込み速度を得ることに対
応）、シリコン窒素膜３の表面を酸化することに
よつて余分の書き込み電圧または消去電圧が必要
となる。何故なら、シリコン窒化膜３の酸化によ
つて得られるシリコン酸化膜９の膜厚は、酸化し
たシリコン窒化膜厚分より増加し、かつ、残存シ
リコン酸化膜３の誘電率はシリコン窒化膜９のそ
れよりも小さいからである。したがつてこのこと
を考慮に入れる必要がある。
界を得るのに（同じ書込み速度を得ることに対
応）、シリコン窒素膜３の表面を酸化することに
よつて余分の書き込み電圧または消去電圧が必要
となる。何故なら、シリコン窒化膜３の酸化によ
つて得られるシリコン酸化膜９の膜厚は、酸化し
たシリコン窒化膜厚分より増加し、かつ、残存シ
リコン酸化膜３の誘電率はシリコン窒化膜９のそ
れよりも小さいからである。したがつてこのこと
を考慮に入れる必要がある。
この評価は、所定の書き込み時間内に書き込み
を完了するに要する電圧で評価でき、この電圧は
また、トラツプ４と前記の界面が全て埋められた
状態での第一の薄い酸化膜２に掛かる電界が後述
のEOXfioに等しくなる電圧Vfioであつて、既述の(1)
式によるΔVFBをも用い、次式で表すことができ
る。
を完了するに要する電圧で評価でき、この電圧は
また、トラツプ４と前記の界面が全て埋められた
状態での第一の薄い酸化膜２に掛かる電界が後述
のEOXfioに等しくなる電圧Vfioであつて、既述の(1)
式によるΔVFBをも用い、次式で表すことができ
る。
Vfio（γ）＝｛tOX＋１／βtN＋（α−１／β）γtN｝E
OXfio＋ΔVFB（γ）……(2) ここにおいて、tOXは第一のシリコン酸化膜厚
であり、EOXfioは第一のシリコン酸化膜を通じて
トンネル電流が有意に流れ出すための電界であ
る。記憶素子の性能としてはΔVFBが大きい程、
またVfioが小さい程、優れているので、記憶素子
の性能指数として、 性能指数＝ΔVFB（γ）／Vfio（γ） ……(3) なる定義をなすことができ、この値が大きい程、
記憶素子として優れていることを表す。
OXfio＋ΔVFB（γ）……(2) ここにおいて、tOXは第一のシリコン酸化膜厚
であり、EOXfioは第一のシリコン酸化膜を通じて
トンネル電流が有意に流れ出すための電界であ
る。記憶素子の性能としてはΔVFBが大きい程、
またVfioが小さい程、優れているので、記憶素子
の性能指数として、 性能指数＝ΔVFB（γ）／Vfio（γ） ……(3) なる定義をなすことができ、この値が大きい程、
記憶素子として優れていることを表す。
第３図は、tOX＝20Åとし、tNをパラメータと
して、γ＝０の値で規格化したグラフである。
して、γ＝０の値で規格化したグラフである。
γ＝０はシリコン窒化膜に酸化を施さない従来
のMNOS構造相当のものであり、γ＝１は全て
のシリコン窒化膜が酸化され、記憶素子としては
働かない状態に相当する。そこで、γ＝０のとき
のフラツトバンド電圧のシフト量をΔVFB（０）と
し、同様にγ＝０のときのVfioをVfio（０）と表す
と、第３図の縦軸に添う性能指数値は、 〔ΔVFB（γ）／Vfio（γ）〕÷〔ΔVFB（０）／
Vfio（０）〕 を示している。
のMNOS構造相当のものであり、γ＝１は全て
のシリコン窒化膜が酸化され、記憶素子としては
働かない状態に相当する。そこで、γ＝０のとき
のフラツトバンド電圧のシフト量をΔVFB（０）と
し、同様にγ＝０のときのVfioをVfio（０）と表す
と、第３図の縦軸に添う性能指数値は、 〔ΔVFB（γ）／Vfio（γ）〕÷〔ΔVFB（０）／
Vfio（０）〕 を示している。
また、このグラフでは、α、βの値としては実
験的に求められる1.6及び２を用い、EOXfioとして
は６×106V／cmの値を、またNtとしては1019／
cm3の値を用いている。
験的に求められる1.6及び２を用い、EOXfioとして
は６×106V／cmの値を、またNtとしては1019／
cm3の値を用いている。
このグラフから、シリコン窒化膜を酸化しない
従来のMNOS構造（γ＝０）に対し、本発明に
よれば、当該窒化膜を酸化したことによつて高性
能化する領域（規格化された性能指数が１以上の
値を採る領域）が存在し、そうした領域を確保し
得るための酸化の程度、すなわち酸化割合γの範
囲は、酸化前の窒化膜の膜厚tNの関数となる。規
格化された性能指数が１以上ということは、 ΔVFB（γ）／Vfio（γ）＞ΔVFB（０）／Vfio
（０）……(4) と同義である。
従来のMNOS構造（γ＝０）に対し、本発明に
よれば、当該窒化膜を酸化したことによつて高性
能化する領域（規格化された性能指数が１以上の
値を採る領域）が存在し、そうした領域を確保し
得るための酸化の程度、すなわち酸化割合γの範
囲は、酸化前の窒化膜の膜厚tNの関数となる。規
格化された性能指数が１以上ということは、 ΔVFB（γ）／Vfio（γ）＞ΔVFB（０）／Vfio
（０）……(4) と同義である。
しかるに、例えば現在、最も普通のMNOS構
造のシリコン窒化膜厚は500Åであり、というよ
りも、これ以上のシリコン窒化膜厚にすることは
メモリ素子として低電圧化、高速化の要請に逆行
することになる。そのため、本発明によつて構成
されるMONOS型のメモリ素子でも、この値は
合理的範囲内でのシリコン窒化膜厚の上限と考え
ても良いが、シリコン窒化膜tN＝500Åにおいて
本発明を適用した場合、第３図中から読み採れる
ように、その表面酸化の割合γが0.43以下（百分
率表記では43％以下）において性能指数が向上し
ていることが分かる。
造のシリコン窒化膜厚は500Åであり、というよ
りも、これ以上のシリコン窒化膜厚にすることは
メモリ素子として低電圧化、高速化の要請に逆行
することになる。そのため、本発明によつて構成
されるMONOS型のメモリ素子でも、この値は
合理的範囲内でのシリコン窒化膜厚の上限と考え
ても良いが、シリコン窒化膜tN＝500Åにおいて
本発明を適用した場合、第３図中から読み採れる
ように、その表面酸化の割合γが0.43以下（百分
率表記では43％以下）において性能指数が向上し
ていることが分かる。
一方で、上記のように酸化前のシリコン窒化膜
厚tNを75Åまで採つて調べていること、そしてこ
のときには酸化割合γは43％以上、かなり大きく
採り得ることも示されている。そこで言い換える
と、シリコン窒化膜厚が500Åよりも薄い場合に
は、酸化割合γをもう少し大きくとれるが、γ＜
0.43と規定すればそれは安全サイドであり、500
Å以下の膜厚で確実に性能の向上が図れることを
意味する。
厚tNを75Åまで採つて調べていること、そしてこ
のときには酸化割合γは43％以上、かなり大きく
採り得ることも示されている。そこで言い換える
と、シリコン窒化膜厚が500Åよりも薄い場合に
は、酸化割合γをもう少し大きくとれるが、γ＜
0.43と規定すればそれは安全サイドであり、500
Å以下の膜厚で確実に性能の向上が図れることを
意味する。
なお、第３図の実験結果においては、酸化前シ
リコン窒化膜の膜厚の値の如何にはよらず、酸化
割合γが略ゞ0.2の所に最大の効果のあることも
示している。
リコン窒化膜の膜厚の値の如何にはよらず、酸化
割合γが略ゞ0.2の所に最大の効果のあることも
示している。
本発明による上記の利点は、500Å以下の酸化
前シリコン窒化膜厚に対して成立するが、第３図
から明らかなように、シリコン窒化膜３をより薄
膜化して低電圧化を図る場合に、本発明はより大
きな効果を有する。
前シリコン窒化膜厚に対して成立するが、第３図
から明らかなように、シリコン窒化膜３をより薄
膜化して低電圧化を図る場合に、本発明はより大
きな効果を有する。
例えばシリコン窒化膜に酸化を施さない従来の
MNOS構造素子においては、当該シリコン窒化
膜をそのまま薄膜化して低電圧化を図る場合、そ
れには下限があつて、記憶されるキヤリアの捕獲
距離の二倍が限度とされていた。実質的にそれは
電子よりも捕獲距離の長い正孔のそれで決まり、
Hampton氏らの文献； “Technical Digest、International Electron
Devices Meeting、P.374（1979）” によれば、シリコン窒化膜厚の下限は正孔捕獲距
離95Åの二倍である190Åとされていた。
MNOS構造素子においては、当該シリコン窒化
膜をそのまま薄膜化して低電圧化を図る場合、そ
れには下限があつて、記憶されるキヤリアの捕獲
距離の二倍が限度とされていた。実質的にそれは
電子よりも捕獲距離の長い正孔のそれで決まり、
Hampton氏らの文献； “Technical Digest、International Electron
Devices Meeting、P.374（1979）” によれば、シリコン窒化膜厚の下限は正孔捕獲距
離95Åの二倍である190Åとされていた。
こうした事実に鑑みると、本発明はまずもつて
このような従来の制約を取り払つた点で意義があ
る。これは、第４図に示されているエネルギバン
ド構造からすると、シリコン窒化膜３の表面を酸
化した結果、生成されたシリコン酸化膜９が当該
シリコン窒化膜の表面を覆い、かつ、このシリコ
ン酸化膜の禁止帯幅がシリコン窒化膜３のそれよ
りも十分に大きいため、シリコン窒化膜を言わば
閉じ込める構成となつて、シリコン１からトンネ
ル酸化膜２を介してシリコン窒化膜３中に注入さ
れたキヤリアはシリコン窒化膜上のシリコン酸化
膜９にてゲート７への輸送が妨げられ、実効的に
キヤリア捕獲面積を増大させたことになつたがた
めと説明することができる。
このような従来の制約を取り払つた点で意義があ
る。これは、第４図に示されているエネルギバン
ド構造からすると、シリコン窒化膜３の表面を酸
化した結果、生成されたシリコン酸化膜９が当該
シリコン窒化膜の表面を覆い、かつ、このシリコ
ン酸化膜の禁止帯幅がシリコン窒化膜３のそれよ
りも十分に大きいため、シリコン窒化膜を言わば
閉じ込める構成となつて、シリコン１からトンネ
ル酸化膜２を介してシリコン窒化膜３中に注入さ
れたキヤリアはシリコン窒化膜上のシリコン酸化
膜９にてゲート７への輸送が妨げられ、実効的に
キヤリア捕獲面積を増大させたことになつたがた
めと説明することができる。
第３図では、本発明に従いシリコン窒化膜３の
表面に酸化を施した場合（γ＞０）にも、従来の
ように施さない場合（γ＝０）にも、シリコン窒
化膜３中のトラツプ４は全て電荷で埋め得るとし
て計算してある。
表面に酸化を施した場合（γ＞０）にも、従来の
ように施さない場合（γ＝０）にも、シリコン窒
化膜３中のトラツプ４は全て電荷で埋め得るとし
て計算してある。
しかし酸化を施さない従来構造の場合には、も
ちろん第４図示のシリコン酸化膜９がないので、
シリコン１から注入されたキヤリアの捕獲効率が
悪く、また、一旦トラツプされたキヤリアも、シ
リコン窒化膜３とゲート７の間に本発明における
ようなバリアがないので再放出し易いこと等か
ら、実際にはシリコン窒化膜３中のトラツプ４を
全て電荷で埋めることは困難である。こうしたこ
とからすれば、第３図示の性能指数評価も、本発
明により得られる性能向上程度の下限値、すなわ
ち最低限度の保証値を表すものとなる。
ちろん第４図示のシリコン酸化膜９がないので、
シリコン１から注入されたキヤリアの捕獲効率が
悪く、また、一旦トラツプされたキヤリアも、シ
リコン窒化膜３とゲート７の間に本発明における
ようなバリアがないので再放出し易いこと等か
ら、実際にはシリコン窒化膜３中のトラツプ４を
全て電荷で埋めることは困難である。こうしたこ
とからすれば、第３図示の性能指数評価も、本発
明により得られる性能向上程度の下限値、すなわ
ち最低限度の保証値を表すものとなる。
実際に膜厚tN＝120Åのシリコン窒化膜３を用
いた試料による実験を行なつた所、酸化を施さな
い試料では最大ウインド幅が0.84Vであつたのに
対し、本発明に従いシリコン窒化膜の表面を酸化
し、当該シリコン窒化膜の上に第二のシリコン酸
化膜９を23Å（γ＝0.12）、33Å（γ＝0.17）、50
Å（γ＝0.20）付した場合には、それらの最大ウ
インド幅は、それぞれ2.51V（上記0.84Vに対して
2.99倍）、4.05V（同様に4.82倍）、6.2V（同じく7.38
倍）に増加し、第３図示のグラフを上回る高性能
デバイスが得られた。この実験値の方が優れてい
た程度、すなわち第３図示のグラフとの差は、本
発明により形成されるシリコン酸化膜とシリコン
窒化膜との界面に新たに多くのトラツプが生成さ
れたことも起因している。
いた試料による実験を行なつた所、酸化を施さな
い試料では最大ウインド幅が0.84Vであつたのに
対し、本発明に従いシリコン窒化膜の表面を酸化
し、当該シリコン窒化膜の上に第二のシリコン酸
化膜９を23Å（γ＝0.12）、33Å（γ＝0.17）、50
Å（γ＝0.20）付した場合には、それらの最大ウ
インド幅は、それぞれ2.51V（上記0.84Vに対して
2.99倍）、4.05V（同様に4.82倍）、6.2V（同じく7.38
倍）に増加し、第３図示のグラフを上回る高性能
デバイスが得られた。この実験値の方が優れてい
た程度、すなわち第３図示のグラフとの差は、本
発明により形成されるシリコン酸化膜とシリコン
窒化膜との界面に新たに多くのトラツプが生成さ
れたことも起因している。
このように、本発明によるにしても酸化前のシ
リコン窒化膜の膜厚tNが50Å〜120Åの場合に時
に顕著なる効果が認められ、逆に本発明による
と、まずもつてシリコン窒化膜のより一層うの薄
膜化を進めることができ、かつ、メモリウインド
幅（書き込み、消去におけるVthの差）を大きく
採り得る不揮発性半導体メモリを提供し得ること
が分かる。
リコン窒化膜の膜厚tNが50Å〜120Åの場合に時
に顕著なる効果が認められ、逆に本発明による
と、まずもつてシリコン窒化膜のより一層うの薄
膜化を進めることができ、かつ、メモリウインド
幅（書き込み、消去におけるVthの差）を大きく
採り得る不揮発性半導体メモリを提供し得ること
が分かる。
さらに、従来のMNOS型記憶素子では認めら
れなかつた、本発明により形成される第二のシリ
コン酸化膜９は、上記のような基本的な作用に加
え、次のような利点も有している。
れなかつた、本発明により形成される第二のシリ
コン酸化膜９は、上記のような基本的な作用に加
え、次のような利点も有している。
まず、シリコン酸化膜の禁止帯幅はシリコン窒
化膜のそれに比して大きいから、本発明により追
加形成されるシリコン酸化膜は、シリコン窒化膜
から見ると電子に対しても正孔に対しても、共に
等しく障壁として働くため、特に電界効果トラン
ジスタ構造で不揮発性メモリを構成する場合、書
き込み／消去時にゲートからのキヤリア注入も抑
止し得る効果がある。書き込み／消去時にゲート
からキヤリアの注入があると、このキヤリアの極
性はシリコン領域から注入される主注入キヤリア
のそれと逆となるので、全体としてシリコン窒化
膜中のトラツプに蓄積される電荷が打ち消され、
書き込み／消去の効率が実効的に低下することに
なるが、本発明によればそうした不都合を良く排
除ないし低減し得るのである。
化膜のそれに比して大きいから、本発明により追
加形成されるシリコン酸化膜は、シリコン窒化膜
から見ると電子に対しても正孔に対しても、共に
等しく障壁として働くため、特に電界効果トラン
ジスタ構造で不揮発性メモリを構成する場合、書
き込み／消去時にゲートからのキヤリア注入も抑
止し得る効果がある。書き込み／消去時にゲート
からキヤリアの注入があると、このキヤリアの極
性はシリコン領域から注入される主注入キヤリア
のそれと逆となるので、全体としてシリコン窒化
膜中のトラツプに蓄積される電荷が打ち消され、
書き込み／消去の効率が実効的に低下することに
なるが、本発明によればそうした不都合を良く排
除ないし低減し得るのである。
本発明は、不揮発性半導体メモリとしての劣化
防止も図ることができる。すなわち、シリコン窒
化膜中ではシリコン酸化膜中と異なり、正孔も伝
導し、したがつてシリコン窒化膜表面を酸化しな
い従来のMNOS構造では、正ゲート極性時には
ゲートの側から容易に正孔が注入され、注入され
た正孔はシリコン領域に接するシリコン酸化膜を
容易に通過することができるし、また負極性時に
はシリコン領域から薄い第一のシリコン酸化膜を
介してシリコン窒化膜中に正孔が注入され、ゲー
トに抜け出て行けるので、いずれにしても当該第
一のシリコン酸化膜や、このシリコン酸化膜とシ
リコン領域の界面において、そうした繰返しうて
の正孔流が欠陥を生成し易く、素子を劣化させる
のに対し、本発明の場合にはシリコン窒化膜を酸
化することによつて正孔に対する障壁が形成され
ているので、そうした劣化をも抑制し得るのであ
る。
防止も図ることができる。すなわち、シリコン窒
化膜中ではシリコン酸化膜中と異なり、正孔も伝
導し、したがつてシリコン窒化膜表面を酸化しな
い従来のMNOS構造では、正ゲート極性時には
ゲートの側から容易に正孔が注入され、注入され
た正孔はシリコン領域に接するシリコン酸化膜を
容易に通過することができるし、また負極性時に
はシリコン領域から薄い第一のシリコン酸化膜を
介してシリコン窒化膜中に正孔が注入され、ゲー
トに抜け出て行けるので、いずれにしても当該第
一のシリコン酸化膜や、このシリコン酸化膜とシ
リコン領域の界面において、そうした繰返しうて
の正孔流が欠陥を生成し易く、素子を劣化させる
のに対し、本発明の場合にはシリコン窒化膜を酸
化することによつて正孔に対する障壁が形成され
ているので、そうした劣化をも抑制し得るのであ
る。
さらに、シリコン窒化膜のみを用いる従来構造
では、そのシリコン窒化膜を薄くすると特にピン
ホールを生じ易く、そのままではリークを起こす
ことも多くて、結局は収率を低下させることが多
かつたが、本発明のようにシリコン窒化膜を酸化
する工程を含んで形成される素子構造において
は、例えばシリコン窒化膜にピンホールが生じて
いても、ピンホールが生じているということはそ
の下のSiO2／Siが露出しているということであ
り、かつ、そうしたSiO2／Siはシリコン窒化膜
に比せば一桁以上も酸化速度が速いので、当該酸
化工程により、自動的にピンホール内を酸化物で
埋め得る構造ともなつて、リーク電流の発生を抑
えることができる。
では、そのシリコン窒化膜を薄くすると特にピン
ホールを生じ易く、そのままではリークを起こす
ことも多くて、結局は収率を低下させることが多
かつたが、本発明のようにシリコン窒化膜を酸化
する工程を含んで形成される素子構造において
は、例えばシリコン窒化膜にピンホールが生じて
いても、ピンホールが生じているということはそ
の下のSiO2／Siが露出しているということであ
り、かつ、そうしたSiO2／Siはシリコン窒化膜
に比せば一桁以上も酸化速度が速いので、当該酸
化工程により、自動的にピンホール内を酸化物で
埋め得る構造ともなつて、リーク電流の発生を抑
えることができる。
なお、必要に応じ、シリコン窒化膜の表面酸化
後、水素雰囲気中で加熱するか水素プラズマ中で
処理を行なえば、シリコン窒化膜表面の酸化によ
るシリコン−シリコン酸化膜界面特性の劣化を除
去することができる。
後、水素雰囲気中で加熱するか水素プラズマ中で
処理を行なえば、シリコン窒化膜表面の酸化によ
るシリコン−シリコン酸化膜界面特性の劣化を除
去することができる。
また、上記説明では、ゲート電極−酸化膜−窒
化膜−酸化膜−シリコンの基本MONOS構造に
つき述べたが、第５図に示されているように、ゲ
ート７の下に一部重なるように、互いに離間した
ソース領域５、ドレイン領域６をシリコン領域１
の表面に設けて、記憶情報内容の読出しを容易に
した構成とすることができる。この構造は、シリ
コン基板のみならず、SOS基板上、またはシリコ
ン基板上にあつて分離されたシリコン領域上に形
成することもできる。
化膜−酸化膜−シリコンの基本MONOS構造に
つき述べたが、第５図に示されているように、ゲ
ート７の下に一部重なるように、互いに離間した
ソース領域５、ドレイン領域６をシリコン領域１
の表面に設けて、記憶情報内容の読出しを容易に
した構成とすることができる。この構造は、シリ
コン基板のみならず、SOS基板上、またはシリコ
ン基板上にあつて分離されたシリコン領域上に形
成することもできる。
＜効果＞
以上詳記した所からして本発明の有用性は明ら
かであるが、改めて本発明により得られる主たる
効果を列記すると、下記のようになる。
かであるが、改めて本発明により得られる主たる
効果を列記すると、下記のようになる。
従来のMNOS構造等に認められたシリコン
窒化膜をそのままではなく、そのシリコン窒化
膜の表面を酸化することにより、当該第二のシ
リコン酸化膜を形成することで、フラツトバン
ド電圧ΔVFBのシフト量を増し、素子の性能指
数を向上させることができる。しかもこうした
効果が、製造工程上のシリコン窒化膜酸化割合
γの規定によつて得ることができる。
窒化膜をそのままではなく、そのシリコン窒化
膜の表面を酸化することにより、当該第二のシ
リコン酸化膜を形成することで、フラツトバン
ド電圧ΔVFBのシフト量を増し、素子の性能指
数を向上させることができる。しかもこうした
効果が、製造工程上のシリコン窒化膜酸化割合
γの規定によつて得ることができる。
本発明によつてシリコン窒化膜の酸化により
得られるシリコン酸化膜は、シリコンから注入
された電荷の捕獲効率を高める働きを有してお
り、したがつて実質的な性能向上程度は従来例
に比し、より高いものとなる。
得られるシリコン酸化膜は、シリコンから注入
された電荷の捕獲効率を高める働きを有してお
り、したがつて実質的な性能向上程度は従来例
に比し、より高いものとなる。
ゲートまたはシリコン領域から注入される正
孔があると、シリコン領域に接する薄いシリコ
ン酸化膜を通過するときに発生させる欠陥によ
り、素子の劣化を来たすのに対し、本発明によ
れば、シリコン窒化膜を酸化して第二のシリコ
ン酸化膜を形成するので、これが当該正孔の注
入に対する障壁としても機能するため、こうし
た素子の劣化をも抑制することができる。
孔があると、シリコン領域に接する薄いシリコ
ン酸化膜を通過するときに発生させる欠陥によ
り、素子の劣化を来たすのに対し、本発明によ
れば、シリコン窒化膜を酸化して第二のシリコ
ン酸化膜を形成するので、これが当該正孔の注
入に対する障壁としても機能するため、こうし
た素子の劣化をも抑制することができる。
第１図は従来例のMNOS素子の概略構成図、
第２図は本発明によりMONOS型不揮発性メモ
リ素子を作製するに関しての一工程例の説明図、
第３図は本発明により得られる効果の説明図、第
４図は当該効果を生起し得る理由の一つの説明
図、第５図は本発明に従い電界効果トランジスタ
として構成されたMONOS型不揮発性メモリ素
子の概略構成図、である。 図中、１はシリコン領域、２は薄い第一のシリ
コン酸化膜、３はシリコン窒化膜、４はシリコン
窒化膜中のトラツプ、７は導電膜ないしゲート電
極、９はシリコン窒化膜表面を酸化して得られた
第二のシリコン酸化膜、である。
第２図は本発明によりMONOS型不揮発性メモ
リ素子を作製するに関しての一工程例の説明図、
第３図は本発明により得られる効果の説明図、第
４図は当該効果を生起し得る理由の一つの説明
図、第５図は本発明に従い電界効果トランジスタ
として構成されたMONOS型不揮発性メモリ素
子の概略構成図、である。 図中、１はシリコン領域、２は薄い第一のシリ
コン酸化膜、３はシリコン窒化膜、４はシリコン
窒化膜中のトラツプ、７は導電膜ないしゲート電
極、９はシリコン窒化膜表面を酸化して得られた
第二のシリコン酸化膜、である。
Claims (1)
- 【特許請求の範囲】 １ シリコン領域と、該シリコン領域の上に形成
され、膜厚が15Å以上30Å以下の第一の薄いシリ
コン酸化膜と、該第一のシリコン酸化膜の上に形
成されたシリコン窒化膜と、該シリコン窒化膜の
上に形成された第二の酸化膜と、該第二の酸化膜
の上に形成されたゲート電極とを有する不揮発性
半導体メモリの製造方法であつて； 上記シリコン窒化膜は、その膜厚を500Å以下
に形成し； 該シリコン窒化膜の表面領域を、該シリコン窒
化膜の上記膜厚の43％未満の酸化割合で酸化する
ことで、上記第二の酸化膜を形成すること； を特徴とする不揮発性半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158445A JPS5858773A (ja) | 1981-10-05 | 1981-10-05 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158445A JPS5858773A (ja) | 1981-10-05 | 1981-10-05 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858773A JPS5858773A (ja) | 1983-04-07 |
| JPH0526353B2 true JPH0526353B2 (ja) | 1993-04-15 |
Family
ID=15671914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56158445A Granted JPS5858773A (ja) | 1981-10-05 | 1981-10-05 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858773A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079606A (en) * | 1989-01-26 | 1992-01-07 | Casio Computer Co., Ltd. | Thin-film memory element |
| US6528845B1 (en) * | 2000-07-14 | 2003-03-04 | Lucent Technologies Inc. | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49116982A (ja) * | 1973-12-14 | 1974-11-08 | ||
| JPS5231628B2 (ja) * | 1974-07-18 | 1977-08-16 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5231628U (ja) * | 1975-08-28 | 1977-03-05 |
-
1981
- 1981-10-05 JP JP56158445A patent/JPS5858773A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49116982A (ja) * | 1973-12-14 | 1974-11-08 | ||
| JPS5231628B2 (ja) * | 1974-07-18 | 1977-08-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5858773A (ja) | 1983-04-07 |
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