JPH0779153B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0779153B2 JPH0779153B2 JP5165933A JP16593393A JPH0779153B2 JP H0779153 B2 JPH0779153 B2 JP H0779153B2 JP 5165933 A JP5165933 A JP 5165933A JP 16593393 A JP16593393 A JP 16593393A JP H0779153 B2 JPH0779153 B2 JP H0779153B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- sio2
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＢＩＣセルのように、
積極的に絶縁破壊を生じさせて不揮発的に記憶させるメ
モリ素子の，絶縁破壊を生じさせてセルへの書き込みを
成した後に、絶縁状態が復帰してしまうことによる信頼
性の低下を克服するための技術に関する。
積極的に絶縁破壊を生じさせて不揮発的に記憶させるメ
モリ素子の，絶縁破壊を生じさせてセルへの書き込みを
成した後に、絶縁状態が復帰してしまうことによる信頼
性の低下を克服するための技術に関する。
【０００２】
【従来の技術】本出願人は、図３の断面図に示されるＢ
ＩＣセルを開発したものであり、同図において、１１は
Ｐ型シリコン基板，１２はシリコン基板表面に形成され
たＮ＋型拡散領域，１３はシリコン基板１１上に設けら
れた例えば燐・シリケート・ガラスの絶縁膜（ＰＳＧ
膜），１４はＰＳＧ膜１３に形成されたコンタクト窓上
に形成された絶縁膜，１５は例えばアルミニウム（Ａ
Ｌ）の電極配線である。
ＩＣセルを開発したものであり、同図において、１１は
Ｐ型シリコン基板，１２はシリコン基板表面に形成され
たＮ＋型拡散領域，１３はシリコン基板１１上に設けら
れた例えば燐・シリケート・ガラスの絶縁膜（ＰＳＧ
膜），１４はＰＳＧ膜１３に形成されたコンタクト窓上
に形成された絶縁膜，１５は例えばアルミニウム（Ａ
Ｌ）の電極配線である。
【０００３】ＡＬ配線１５に電圧を印加したときの図３
に素子の等価回路は図４に示され、絶縁膜１４が非破壊
状態のとき図示の回路は非導通である。絶縁膜１４の絶
縁破壊があると図４の回路は図５に示す如く絶縁膜の抵
抗Ｒをもった導通状態になる。そこで、非導通を０，導
通を１とすると、１を書き込みたいときにはパルスを加
えて絶縁膜１４を破壊し導通状態にすればよい。このよ
うなセルをＸＹ方向にマトリックス状に配置すると、書
き込んだセルは１，書き込まないセルは０となるので、
前記したマトリックス状のセルはプログラム可能な読み
出し専用メモリ（ＰＲＯＭ）となり、ＰＲＯＭを読み取
るときは絶縁膜に電圧を印加すると、電流が流れるセル
は１，電流が流れないセルは０であるので、検出回路に
かけ電位を増幅して読み取ることができる。
に素子の等価回路は図４に示され、絶縁膜１４が非破壊
状態のとき図示の回路は非導通である。絶縁膜１４の絶
縁破壊があると図４の回路は図５に示す如く絶縁膜の抵
抗Ｒをもった導通状態になる。そこで、非導通を０，導
通を１とすると、１を書き込みたいときにはパルスを加
えて絶縁膜１４を破壊し導通状態にすればよい。このよ
うなセルをＸＹ方向にマトリックス状に配置すると、書
き込んだセルは１，書き込まないセルは０となるので、
前記したマトリックス状のセルはプログラム可能な読み
出し専用メモリ（ＰＲＯＭ）となり、ＰＲＯＭを読み取
るときは絶縁膜に電圧を印加すると、電流が流れるセル
は１，電流が流れないセルは０であるので、検出回路に
かけ電位を増幅して読み取ることができる。
【０００４】または、冗長回路において、Ａの回路に欠
陥がありそれをＢの回路に切り換えたいとき、図３の素
子を用いその絶縁膜を破壊し導通状態にしてＡ回路から
Ｂ回路への切換え素子（スイッチングデバイス）として
働く。
陥がありそれをＢの回路に切り換えたいとき、図３の素
子を用いその絶縁膜を破壊し導通状態にしてＡ回路から
Ｂ回路への切換え素子（スイッチングデバイス）として
働く。
【０００５】
【発明が解決しようとする課題】図３に示す素子の絶縁
膜１４を形成するには、直接シリコン基板のシリコン結
晶を熱酸化してＳｉＯ２膜を形成する方法と、Ｎ型不純
物例えば砒素（Ａｓ）をドープしたポリシリコンの熱酸
化膜を作る方法とがある。
膜１４を形成するには、直接シリコン基板のシリコン結
晶を熱酸化してＳｉＯ２膜を形成する方法と、Ｎ型不純
物例えば砒素（Ａｓ）をドープしたポリシリコンの熱酸
化膜を作る方法とがある。
【０００６】基板シリコン結晶で熱酸化膜を作った場
合、ＳｉＯ２の絶縁破壊電圧（ＶＢＤ）が典型的な例で
２５ボルト程度に大である問題がある。この絶縁破壊電
圧はＳｉＯ２膜の膜厚（ＴＯＸ）に依存するので、絶縁
破壊電圧を低くするにはＳｉＯ２の膜厚を小にすればよ
い筈である。しかし、ＳｉＯ２の膜厚を小にすると、Ｓ
ｉＯ２膜が弱くなり、ＳｉＯ２中に存在する結晶欠陥と
か不純物による欠陥を介してＳｉＯ２膜が絶縁破壊を起
こすことが頻繁に発生する。かくして、絶縁破壊電圧を
小にすべくＳｉＯ２膜を薄くすると、電圧を印加しない
ときまたは僅かの電圧を印加したときにＳｉＯ２膜が絶
縁破壊し、プログラミングが安定に行いえない問題があ
る。従って、ある膜厚以上のＳｉＯ２膜が必要になる
が、そうなると絶縁破壊電圧はある値以上のものとな
り、そのことは好ましくない。
合、ＳｉＯ２の絶縁破壊電圧（ＶＢＤ）が典型的な例で
２５ボルト程度に大である問題がある。この絶縁破壊電
圧はＳｉＯ２膜の膜厚（ＴＯＸ）に依存するので、絶縁
破壊電圧を低くするにはＳｉＯ２の膜厚を小にすればよ
い筈である。しかし、ＳｉＯ２の膜厚を小にすると、Ｓ
ｉＯ２膜が弱くなり、ＳｉＯ２中に存在する結晶欠陥と
か不純物による欠陥を介してＳｉＯ２膜が絶縁破壊を起
こすことが頻繁に発生する。かくして、絶縁破壊電圧を
小にすべくＳｉＯ２膜を薄くすると、電圧を印加しない
ときまたは僅かの電圧を印加したときにＳｉＯ２膜が絶
縁破壊し、プログラミングが安定に行いえない問題があ
る。従って、ある膜厚以上のＳｉＯ２膜が必要になる
が、そうなると絶縁破壊電圧はある値以上のものとな
り、そのことは好ましくない。
【０００７】砒素をドープしたポリシリコンの場合、ポ
リシリコン中に砒素が混入した絶縁膜が作られるのであ
るが、砒素原子が存在することによって、絶縁膜中に不
純物が多く入り絶縁破壊電圧が低下するもので、砒素を
イオン注入でドープするときイオン注入の条件を適当に
選ぶことによって書込み可能な電圧を得ることができ
る。しかし、本発明者の実験によると、絶縁膜中の絶縁
破壊電圧のバラツキが７ボルト程度と幅が広くそれは基
板上の酸化膜についても同様であるという問題があるこ
とが確認された。さらに、ポリシリコンの酸化膜は、書
込み後の抵抗がポリシリコンが存在するために１ＫΩ〜
１０ＫΩと高くなる問題もある。
リシリコン中に砒素が混入した絶縁膜が作られるのであ
るが、砒素原子が存在することによって、絶縁膜中に不
純物が多く入り絶縁破壊電圧が低下するもので、砒素を
イオン注入でドープするときイオン注入の条件を適当に
選ぶことによって書込み可能な電圧を得ることができ
る。しかし、本発明者の実験によると、絶縁膜中の絶縁
破壊電圧のバラツキが７ボルト程度と幅が広くそれは基
板上の酸化膜についても同様であるという問題があるこ
とが確認された。さらに、ポリシリコンの酸化膜は、書
込み後の抵抗がポリシリコンが存在するために１ＫΩ〜
１０ＫΩと高くなる問題もある。
【０００８】本発明はこのような点に鑑みて創作された
もので、前記した問題点を解決し、所望の絶縁破壊電圧
に達すると安定的に絶縁破壊が行え，もって容易な書き
込みを安定して行え、しかも一旦破壊されてできた絶縁
状態がその後の経時使用によっても復帰することなく安
定的に絶縁状態を維持する，高信頼性のＢＩＣセルを製
造する手段の提供を目的とする。
もので、前記した問題点を解決し、所望の絶縁破壊電圧
に達すると安定的に絶縁破壊が行え，もって容易な書き
込みを安定して行え、しかも一旦破壊されてできた絶縁
状態がその後の経時使用によっても復帰することなく安
定的に絶縁状態を維持する，高信頼性のＢＩＣセルを製
造する手段の提供を目的とする。
【０００９】
【課題を解決するための手段】図１（ａ）と（ｂ）は、
本発明実施例の断面図であり、同図において、２１はシ
リコン窒化膜（Ｓｉ３Ｎ４膜）、２２はＳｉＯ２膜であ
る。
本発明実施例の断面図であり、同図において、２１はシ
リコン窒化膜（Ｓｉ３Ｎ４膜）、２２はＳｉＯ２膜であ
る。
【００１０】本発明においては、ＢＩＣセルのコンタク
トホールを覆う絶縁膜を、例えばシリコン窒化膜２１と
ＳｉＯ２膜２２の複合膜２３で形成したものである。
トホールを覆う絶縁膜を、例えばシリコン窒化膜２１と
ＳｉＯ２膜２２の複合膜２３で形成したものである。
【００１１】上記の課題を解決するための手段は、例え
ば、一導電型の半導体基板内に，反対導電型の不純物領
域を形成する工程と、該不純物領域表面を選択的に露出
する窓を有した層間絶縁膜を，該半導体基板表面に形成
する工程と、該窓内に露出した前記不純物領域表面を覆
うように、第１の絶縁膜を形成する工程と、該第１の絶
縁膜を覆うように、該第１の絶縁膜とは比誘電率の異な
る材料からなる第２の絶縁膜を形成する工程と、該第２
の絶縁膜を覆うように、導電層を被着形成する工程とを
有する半導体装置の製造方法にある。
ば、一導電型の半導体基板内に，反対導電型の不純物領
域を形成する工程と、該不純物領域表面を選択的に露出
する窓を有した層間絶縁膜を，該半導体基板表面に形成
する工程と、該窓内に露出した前記不純物領域表面を覆
うように、第１の絶縁膜を形成する工程と、該第１の絶
縁膜を覆うように、該第１の絶縁膜とは比誘電率の異な
る材料からなる第２の絶縁膜を形成する工程と、該第２
の絶縁膜を覆うように、導電層を被着形成する工程とを
有する半導体装置の製造方法にある。
【００１２】さらに、上記の構成に、前記第１の絶縁膜
と、前記第２の絶縁膜とのうちのいずれか一方が窒化膜
であり、いずれか他方は酸化膜である点を付加すること
もよく、またさらに加えて、前記第１の絶縁膜は酸化膜
であり、かつ前記第２の絶縁膜は窒化膜であり、かつ該
第２の絶縁膜表面に酸化膜が形成される工程を有するも
のとしてもよい。
と、前記第２の絶縁膜とのうちのいずれか一方が窒化膜
であり、いずれか他方は酸化膜である点を付加すること
もよく、またさらに加えて、前記第１の絶縁膜は酸化膜
であり、かつ前記第２の絶縁膜は窒化膜であり、かつ該
第２の絶縁膜表面に酸化膜が形成される工程を有するも
のとしてもよい。
【００１３】
【作用】前記したシリコン窒化膜とＳｉＯ２膜との複合
絶縁膜はポリシリコンを含まないものであるので、破壊
電圧を低く抑え、破壊後の抵抗値も低くし、電圧分布の
幅も狭くすることができるのである。
絶縁膜はポリシリコンを含まないものであるので、破壊
電圧を低く抑え、破壊後の抵抗値も低くし、電圧分布の
幅も狭くすることができるのである。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）を参照すると、Ｐ型シリコン基
板１１に形成したＮ＋型領域１２とコンタクトをとるた
めの基板１１上の第１の絶縁膜１３に形成したコンタク
ト孔は、シリコン窒化膜２１とＳｉＯ２膜２２からなる
第２の絶縁膜である複合膜２３で覆われ、その上にＡｌ
などの材料の電極配線１５が形成されている。Ｐ型シリ
コン基板の代わりに、Ｎ型シリコン基板に設けられたＰ
型ウエル拡散領域を用いてもよい。
に説明する。図１（ａ）を参照すると、Ｐ型シリコン基
板１１に形成したＮ＋型領域１２とコンタクトをとるた
めの基板１１上の第１の絶縁膜１３に形成したコンタク
ト孔は、シリコン窒化膜２１とＳｉＯ２膜２２からなる
第２の絶縁膜である複合膜２３で覆われ、その上にＡｌ
などの材料の電極配線１５が形成されている。Ｐ型シリ
コン基板の代わりに、Ｎ型シリコン基板に設けられたＰ
型ウエル拡散領域を用いてもよい。
【００１５】図示のデバイスは導通のために複合膜23の
絶縁破壊を発生させるＢＩＣセルであって、従来例同
様、電極配線１５に所定の電圧を印加して複合膜２３を
絶縁破壊して導通状態にするかまたはそうすることなく
非導通状態に保つものである。
絶縁破壊を発生させるＢＩＣセルであって、従来例同
様、電極配線１５に所定の電圧を印加して複合膜２３を
絶縁破壊して導通状態にするかまたはそうすることなく
非導通状態に保つものである。
【００１６】図１（ａ）のデバイスは図２に示す工程に
よって製造される。
よって製造される。
【００１７】図２（ａ）参照：Ｐ型シリコン基板１１の
表面に、９５０℃の熱酸化によって２００Åの膜厚のＳ
ｉＯ２膜１６を形成する。
表面に、９５０℃の熱酸化によって２００Åの膜厚のＳ
ｉＯ２膜１６を形成する。
【００１８】図２（ｂ）参照：ＳｉＯ２膜１６上に形成
したレジスト膜（図示せず）をパターニングし、しかる
後に砒素イオン（Ａｓ＋），加速電圧１００ＫｅＶ，ド
ーズ量４×１０15ｃｍ-2の条件でイオン注入する。図に
符号１７を付した点線は注入されたＡｓイオンを模式的
に示す。
したレジスト膜（図示せず）をパターニングし、しかる
後に砒素イオン（Ａｓ＋），加速電圧１００ＫｅＶ，ド
ーズ量４×１０15ｃｍ-2の条件でイオン注入する。図に
符号１７を付した点線は注入されたＡｓイオンを模式的
に示す。
【００１９】図２（ｃ）参照：レジスト膜、ＳｉＯ２膜
１６を除去し、全面に酸化膜（厚さ２００Å）次いでＰ
ＳＧを１μｍの厚さに成長して第１の絶縁膜（ＰＳＧ
膜）１３を形成する。
１６を除去し、全面に酸化膜（厚さ２００Å）次いでＰ
ＳＧを１μｍの厚さに成長して第１の絶縁膜（ＰＳＧ
膜）１３を形成する。
【００２０】図２（ｄ）参照：砒素イオンを注入した部
分のＰＳＧ膜１３にコンタクト孔１８を例えばドライエ
ッチングで開口し、開口部の段差をなだらかな形状にす
る目的で、１０５０℃、Ｎ２ガス雰囲気中で１０分間熱
処理する（リフロー）。このとき、基板１１に打ち込ま
れた砒素イオンは活性化されＮ＋型領域１２が形成され
る。
分のＰＳＧ膜１３にコンタクト孔１８を例えばドライエ
ッチングで開口し、開口部の段差をなだらかな形状にす
る目的で、１０５０℃、Ｎ２ガス雰囲気中で１０分間熱
処理する（リフロー）。このとき、基板１１に打ち込ま
れた砒素イオンは活性化されＮ＋型領域１２が形成され
る。
【００２１】図２（ｅ）参照：全面にシリコン窒化膜２
１を５０Å〜２００Åの膜厚に成長し、それをコンタク
ト孔を覆う如くにパターニングする。
１を５０Å〜２００Åの膜厚に成長し、それをコンタク
ト孔を覆う如くにパターニングする。
【００２２】図２（ｆ）参照：次いで、ＳｉＯ２を５Å
〜５０Åの厚さに成長しＳｉＯ２膜２２を形成する。
〜５０Åの厚さに成長しＳｉＯ２膜２２を形成する。
【００２３】図２（ｇ）参照：全面にＡｌを１μｍの厚
さにスパッタで被着し、それをパターニングして電極配
線15を形成する。
さにスパッタで被着し、それをパターニングして電極配
線15を形成する。
【００２４】上記の方法に代えて、シリコン窒化膜２
１、ＳｉＯ２膜２２を順に形成し、しかる後にパターニ
ングすると図１（ｂ）に示されるデバイスが作られる。
複合膜２３は、上層／下層を、前記の如くＳｉＯ２／Ｓ
ｉ３Ｎ４として形成するだけでなく、Ｓｉ３Ｎ４／Ｓｉ
Ｏ２として形成してもよく、またはＳｉＯ２／Ｓｉ３Ｎ
４／ＳｉＯ２の如くサンドイッチ状に２種３層に形成し
てもよい。要は比誘電率の異なる複数の絶縁膜で複合膜
２３を形成することである。
１、ＳｉＯ２膜２２を順に形成し、しかる後にパターニ
ングすると図１（ｂ）に示されるデバイスが作られる。
複合膜２３は、上層／下層を、前記の如くＳｉＯ２／Ｓ
ｉ３Ｎ４として形成するだけでなく、Ｓｉ３Ｎ４／Ｓｉ
Ｏ２として形成してもよく、またはＳｉＯ２／Ｓｉ３Ｎ
４／ＳｉＯ２の如くサンドイッチ状に２種３層に形成し
てもよい。要は比誘電率の異なる複数の絶縁膜で複合膜
２３を形成することである。
【００２５】図１（ａ）の実施例につき実験したとこ
ろ、複合膜２３の絶縁破壊後の抵抗値は５００Ωと十分
低く（従来例は１ＫΩ〜１０ＫΩ）、破壊電圧は１８ボ
ルトと小になり（従来例は２５ボルト）、破壊電圧分布
の幅も±１ボルト以内に納めることができ（従来例は±
７ボルト）、その他の実施例においてもほぼ同じ結果が
得られた。
ろ、複合膜２３の絶縁破壊後の抵抗値は５００Ωと十分
低く（従来例は１ＫΩ〜１０ＫΩ）、破壊電圧は１８ボ
ルトと小になり（従来例は２５ボルト）、破壊電圧分布
の幅も±１ボルト以内に納めることができ（従来例は±
７ボルト）、その他の実施例においてもほぼ同じ結果が
得られた。
【００２６】
【発明の効果】以上述べてきたように本発明によれば、
低電圧で容易に書込みが行え、安定した高信頼性の書込
みが実現可能なＢＩＣが、容易に実現可能であるという
効果がある。
低電圧で容易に書込みが行え、安定した高信頼性の書込
みが実現可能なＢＩＣが、容易に実現可能であるという
効果がある。
【図１】本発明の一実施例により製造される半導体装置
の断面図である。
の断面図である。
【図２】本発明の一実施例に則した半導体装置の製造工
程の説明図である。
程の説明図である。
【図３】従来のＢＩＣセルの断面図である。
【図４】ＢＩＣセルの操作を示すための回路図である。
【図５】ＢＩＣセルの操作を示すための回路図である。
図１〜図３において、１１はＰ型シリコン基板、１２は
Ｎ＋不純物領域、１３はＰＳＧ膜、１４は絶縁膜、１５
は電極配線、１６はＳｉＯ２膜 １７はＡｓイオン １８はコンタクト孔 ２１はシリコン窒化膜 ２２はＳｉＯ２膜、２３は複合膜である。
Ｎ＋不純物領域、１３はＰＳＧ膜、１４は絶縁膜、１５
は電極配線、１６はＳｉＯ２膜 １７はＡｓイオン １８はコンタクト孔 ２１はシリコン窒化膜 ２２はＳｉＯ２膜、２３は複合膜である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−72263（ＪＰ，Ａ) 特開 昭60−143660（ＪＰ，Ａ) 特開 昭60−173870（ＪＰ，Ａ) 特公 昭53−26462（ＪＰ，Ｂ２)
Claims (3)
- 【請求項１】 一導電型の半導体基板内に，反対導電型
の不純物領域を形成する工程と、 該不純物領域表面を選択的に露出する窓を有した層間絶
縁膜を，該半導体基板表面に形成する工程と、 該窓内に露出した前記不純物領域表面を覆うように、第
１の絶縁膜を形成する工程と、 該第１の絶縁膜を覆うように、該第１の絶縁膜とは比誘
電率の異なる材料からなる第２の絶縁膜を形成する工程
と、 該第２の絶縁膜を覆うように、導電層を被着形成する工
程とを有する半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜と、前記第２の絶縁膜
とのうちのいずれか一方が窒化膜であり、いずれか他方
は酸化膜であることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記第１の絶縁膜は酸化膜であり、かつ
前記第２の絶縁膜は窒化膜であり、かつ該第２の絶縁膜
表面に酸化膜が形成される工程を有する請求項２記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165933A JPH0779153B2 (ja) | 1993-06-14 | 1993-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165933A JPH0779153B2 (ja) | 1993-06-14 | 1993-06-14 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268539A Division JPS62128556A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629397A JPH0629397A (ja) | 1994-02-04 |
| JPH0779153B2 true JPH0779153B2 (ja) | 1995-08-23 |
Family
ID=15821777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165933A Expired - Lifetime JPH0779153B2 (ja) | 1993-06-14 | 1993-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779153B2 (ja) |
-
1993
- 1993-06-14 JP JP5165933A patent/JPH0779153B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629397A (ja) | 1994-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3256603B2 (ja) | 半導体装置及びその製造方法 | |
| JP3095811B2 (ja) | 電気的プログラム可能な非融解型素子、該素子を含む半導体デバイス、及び該素子の形成方法 | |
| US5210598A (en) | Semiconductor element having a resistance state transition region of two-layer structure | |
| EP0506980A1 (en) | Structure of semiconductor device and manufacturing method thereof | |
| US5449629A (en) | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality | |
| JPH0439232B2 (ja) | ||
| JPS5812742B2 (ja) | 半導体装置 | |
| US4554644A (en) | Static RAM cell | |
| JPH0437170A (ja) | 半導体装置の製造方法 | |
| US6509624B1 (en) | Semiconductor fuses and antifuses in vertical DRAMS | |
| JPH0846050A (ja) | 半導体記憶装置およびその製造方法 | |
| US5661071A (en) | Method of making an antifuse cell with tungsten silicide electrode | |
| EP0495114A1 (en) | Semiconductor device | |
| KR100519240B1 (ko) | 백금류금속으로이루어진커패시터전극의제조방법 | |
| JPH0738433B2 (ja) | 抵抗負荷装置 | |
| EP0287031B1 (en) | High breakdown voltage insulating film provided between polysilicon layers | |
| WO1992002955A1 (en) | Semiconductor device | |
| US5396105A (en) | Semiconductor device | |
| JPH0779153B2 (ja) | 半導体装置の製造方法 | |
| JP3039425B2 (ja) | 容量素子及びその製造方法 | |
| JPH02288361A (ja) | 半導体装置 | |
| JPH11177038A (ja) | Ｍｆｍｉｓ型強誘電体記憶素子とその製造方法 | |
| KR100308369B1 (ko) | 집적회로용 캐패시터구조 및 그 제조 방법 | |
| JP2918098B2 (ja) | 半導体不揮発性メモリ | |
| JPH08306806A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970107 |
|
| EXPY | Cancellation because of completion of term |