JPH04323877A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04323877A JPH04323877A JP3092514A JP9251491A JPH04323877A JP H04323877 A JPH04323877 A JP H04323877A JP 3092514 A JP3092514 A JP 3092514A JP 9251491 A JP9251491 A JP 9251491A JP H04323877 A JPH04323877 A JP H04323877A
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- JP
- Japan
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- gate electrode
- floating gate
- oxide film
- control gate
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に浮遊ゲート電極と制御ゲート電極を有するＭＯＳト
ランジスタを不揮発性メモリセルとして有する半導体記
憶装置に関する。
特に浮遊ゲート電極と制御ゲート電極を有するＭＯＳト
ランジスタを不揮発性メモリセルとして有する半導体記
憶装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置の一つで
ある紫外線消去電圧書込み可能な半導体記憶装置は図５
，図６，図７に示すようにＰ型シリコン基板などの半導
体基板１の一主面上に第１ゲート絶縁膜（酸化シリコン
膜４）を介して設けられた浮遊ゲート電極６および浮遊
ゲート電極６上に第２ゲート絶縁膜（酸化シリコン膜５
）を介して設けられた制御ゲート電極７を有する不揮発
性メモリセルをマトリクス状に配置し、前述の不揮発性
メモリセルの制御ゲート電極７を結ぶワード線を有して
いる。
ある紫外線消去電圧書込み可能な半導体記憶装置は図５
，図６，図７に示すようにＰ型シリコン基板などの半導
体基板１の一主面上に第１ゲート絶縁膜（酸化シリコン
膜４）を介して設けられた浮遊ゲート電極６および浮遊
ゲート電極６上に第２ゲート絶縁膜（酸化シリコン膜５
）を介して設けられた制御ゲート電極７を有する不揮発
性メモリセルをマトリクス状に配置し、前述の不揮発性
メモリセルの制御ゲート電極７を結ぶワード線を有して
いる。
【０００３】各記憶素子は片側の拡散層３に高電圧を印
加した状態で２層めポリシリコン膜である制御ゲート電
極７に高電圧を印加することにより、半導体基板１と１
層めポリシリコン膜である浮遊ゲート電極５を絶縁する
第１ゲート絶縁膜（４）を通し、半導体基板から浮遊ゲ
ート電極へ電子を注入し、電子を蓄える。
加した状態で２層めポリシリコン膜である制御ゲート電
極７に高電圧を印加することにより、半導体基板１と１
層めポリシリコン膜である浮遊ゲート電極５を絶縁する
第１ゲート絶縁膜（４）を通し、半導体基板から浮遊ゲ
ート電極へ電子を注入し、電子を蓄える。
【０００４】
【発明が解決しようとする課題】この従来の半導体記憶
装置は浮遊ゲート電極６と制御ゲート電極７は、浮遊ゲ
ート電極の熱酸化により形成された酸化シリコン膜５に
より絶縁されているが、浮遊ゲート電極６の素子分離酸
化膜２接触部で所期の膜厚に酸化シリコン膜５が成長し
にくい。また、この酸化シリコン膜５の膜厚は制御ゲー
ト電極と浮遊ゲート電極の結合容量を決定する為任意に
厚膜化できない。
装置は浮遊ゲート電極６と制御ゲート電極７は、浮遊ゲ
ート電極の熱酸化により形成された酸化シリコン膜５に
より絶縁されているが、浮遊ゲート電極６の素子分離酸
化膜２接触部で所期の膜厚に酸化シリコン膜５が成長し
にくい。また、この酸化シリコン膜５の膜厚は制御ゲー
ト電極と浮遊ゲート電極の結合容量を決定する為任意に
厚膜化できない。
【０００５】したがって、特に素子分離酸化膜上で絶縁
性の劣化がおこり、浮遊ゲート電極に注入した電子が制
御ゲート電極へぬけやすいという問題点があった。
性の劣化がおこり、浮遊ゲート電極に注入した電子が制
御ゲート電極へぬけやすいという問題点があった。
【０００６】
【課題を解決するための手段】本発明は、半導体基板の
一主面上に第１ゲート絶縁膜を介して設けられた浮遊ゲ
ート電極および前記浮遊ゲート電極上に第２ゲート絶縁
膜を介して設けられた制御ゲート電極を有する不揮発性
メモリセルをマトリクス状に配置し、前記不揮発性メモ
リセルの制御ゲート電極を結ぶワード線を有する半導体
記憶装置において、前記不揮発性メモリセルの浮遊ゲー
ト電極の側面のうち前記ワード線と交差する部分に絶縁
性スペーサが設けられているというものである。
一主面上に第１ゲート絶縁膜を介して設けられた浮遊ゲ
ート電極および前記浮遊ゲート電極上に第２ゲート絶縁
膜を介して設けられた制御ゲート電極を有する不揮発性
メモリセルをマトリクス状に配置し、前記不揮発性メモ
リセルの制御ゲート電極を結ぶワード線を有する半導体
記憶装置において、前記不揮発性メモリセルの浮遊ゲー
ト電極の側面のうち前記ワード線と交差する部分に絶縁
性スペーサが設けられているというものである。
【０００７】
【実施例】図１は本発明の一実施例を示す平面図、図２
は図１のＡ−Ａ線断面図、図３は図１のＢ−Ｂ線断面図
である。
は図１のＡ−Ａ線断面図、図３は図１のＢ−Ｂ線断面図
である。
【０００８】この実施例は、半導体基板１（Ｐ型シリコ
ン基板）の一主面上に第１ゲート絶縁膜（酸化シリコン
膜４）を介して設けられた浮遊ゲート電極６および浮遊
ゲート電極６上に第２ゲート絶縁膜（酸化シリコン膜５
）を介して設けられた制御ゲート電極７を有する不揮発
性メモリセルをマトリクス状に配置し、前述の不揮発性
メモリセルの制御ゲート電極６を結ぶワード線を有する
半導体記憶装置において、前述の不揮発性メモリセルの
浮遊ゲート電極６の側面のうちワード線（７）と交差す
る部分に絶縁性スペーサ８が設けられているというもの
である。
ン基板）の一主面上に第１ゲート絶縁膜（酸化シリコン
膜４）を介して設けられた浮遊ゲート電極６および浮遊
ゲート電極６上に第２ゲート絶縁膜（酸化シリコン膜５
）を介して設けられた制御ゲート電極７を有する不揮発
性メモリセルをマトリクス状に配置し、前述の不揮発性
メモリセルの制御ゲート電極６を結ぶワード線を有する
半導体記憶装置において、前述の不揮発性メモリセルの
浮遊ゲート電極６の側面のうちワード線（７）と交差す
る部分に絶縁性スペーサ８が設けられているというもの
である。
【０００９】次に、この実施例の製造方法について説明
する。
する。
【００１０】まず、図４（ａ）に示すように、半導体基
板１上に選択的に素子分離酸化膜２を成長後、第１ゲー
ト絶縁膜として熱酸化により酸化シリコン膜４を形成し
、下層ポリシリコン膜を成長し、フォトリソグラフィに
よるパターニングを行なって浮遊ゲート電極６を形成す
る。次に、図４（ｂ）に示すように、気相成長法により
厚さ２００ｎｍの酸化シリコン膜９を成長し、次に図４
（ｃ）に示すように、異方性エッチによるエッチバック
で浮遊ゲート電極６の側壁に気相成長した絶縁膜を残し
、絶縁性スペーサ８を形成する。
板１上に選択的に素子分離酸化膜２を成長後、第１ゲー
ト絶縁膜として熱酸化により酸化シリコン膜４を形成し
、下層ポリシリコン膜を成長し、フォトリソグラフィに
よるパターニングを行なって浮遊ゲート電極６を形成す
る。次に、図４（ｂ）に示すように、気相成長法により
厚さ２００ｎｍの酸化シリコン膜９を成長し、次に図４
（ｃ）に示すように、異方性エッチによるエッチバック
で浮遊ゲート電極６の側壁に気相成長した絶縁膜を残し
、絶縁性スペーサ８を形成する。
【００１１】次に、熱酸化を行ない、浮遊ゲート電極上
に酸化シリコン膜を形成し、続いて制御ゲート電極を形
成する。
に酸化シリコン膜を形成し、続いて制御ゲート電極を形
成する。
【００１２】
【発明の効果】以上説明したように本発明は素子分離酸
化膜上で浮遊ゲート電極の側面のうち制御ゲート電極を
結ぶワード線と交差する部分に絶縁性スペーサを設けた
ので、浮遊ゲート電極と制御ゲート電極間の絶縁性が向
上し、浮遊ゲート電極に注入した電子が制御ゲート電極
へぬけるという不良を防ぐことができ、半導体記憶装置
の情報保持特性が改善されるという効果を有する。
化膜上で浮遊ゲート電極の側面のうち制御ゲート電極を
結ぶワード線と交差する部分に絶縁性スペーサを設けた
ので、浮遊ゲート電極と制御ゲート電極間の絶縁性が向
上し、浮遊ゲート電極に注入した電子が制御ゲート電極
へぬけるという不良を防ぐことができ、半導体記憶装置
の情報保持特性が改善されるという効果を有する。
【図１】本発明の一実施例を示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】図１のＢ−Ｂ線断面図である。
【図４】一実施例の製造方法を説明するため（ａ）〜（
ｃ）に分図して示す工程順断面図である。
ｃ）に分図して示す工程順断面図である。
【図５】従来例を示す平面図である。
【図６】図５のＡ−Ａ線断面図である。
【図７】図５のＢ−Ｂ線断面図である。
１ 半導体基板
２ 素子分離酸化膜
３ 拡散層
４ 酸化シリコン膜
５ 酸化シリコン膜
６ 浮遊ゲート電極
７ 制御ゲート電極
８ 絶縁性スペーサ
９ 酸化シリコン膜
Claims (1)
- 【請求項１】 半導体基板の一主面上に第１ゲート絶
縁膜を介して設けられた浮遊ゲート電極および前記浮遊
ゲート電極上に第２ゲート絶縁膜を介して設けられた制
御ゲート電極を有する不揮発性メモリセルをマトリクス
状に配置し、前記不揮発性メモリセルの制御ゲート電極
を結ぶワード線を有する半導体記憶装置において、前記
不揮発性メモリセルの浮遊ゲート電極の側面のうち前記
ワード線と交差する部分に絶縁性スペーサが設けられて
いることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092514A JPH04323877A (ja) | 1991-04-24 | 1991-04-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092514A JPH04323877A (ja) | 1991-04-24 | 1991-04-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04323877A true JPH04323877A (ja) | 1992-11-13 |
Family
ID=14056432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092514A Pending JPH04323877A (ja) | 1991-04-24 | 1991-04-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04323877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031730A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Formation of control and floating gates of semiconductor non-volatile memories |
| DE102015104716A1 (de) | 2014-09-11 | 2016-03-17 | Showa Corporation | Klammeranordnung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177569A (ja) * | 1987-01-19 | 1988-07-21 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ装置の製造方法 |
| JPH0210875A (ja) * | 1988-06-29 | 1990-01-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1991
- 1991-04-24 JP JP3092514A patent/JPH04323877A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177569A (ja) * | 1987-01-19 | 1988-07-21 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ装置の製造方法 |
| JPH0210875A (ja) * | 1988-06-29 | 1990-01-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031730A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Formation of control and floating gates of semiconductor non-volatile memories |
| US6258669B1 (en) | 1997-12-18 | 2001-07-10 | Advanced Micro Devices, Inc. | Methods and arrangements for improved formation of control and floating gates in non-volatile memory semiconductor devices |
| DE102015104716A1 (de) | 2014-09-11 | 2016-03-17 | Showa Corporation | Klammeranordnung |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971202 |