JPH0130314B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体記憶装置に係り、特に浮遊ゲー
ト構造の不揮発性記憶機能を有する半導体記憶装
置に関する。

近年、電気的に書換え可能な不揮発性半導体メ
モリの需要が増大している。従来、この電気的に
書換え可能な不揮発性半導体メモリには、主とし
てMNOS（金属窒化膜、酸化膜半導体）構造型メ
モリおよび浮遊ゲート構造型メモリの２種類があ
る。前者のMNOS構造型メモリは、記憶保持特
性が一般に後者の浮遊ゲート構造型メモリよりも
劣り、温度の上昇によつてこの記憶保持特性が悪
化する性質を持つている。この点で浮遊ゲート構
造型メモリが、電気的に書換え可能な不揮発性半
導体メモリに最も適するものと考えられるように
なり、この方面の研究開発が活発化している。こ
のような従来の浮遊ゲート構造型メモリの構造断
面図を第１図に示す。このメモリでは、Ｐ型シリ
コン基板１上に設けられた浮遊ゲート電極２が
N⁺型の拡散領域３，４と約200Åの酸化シリコン
膜５を介してオーバラツプしており、このN⁺型
のドレイン領域４と浮遊ゲート電極２間で電荷の
やりとりを行なつて、データの消去および書込み
を行なう。例えば、データ消去の場合には、ドレ
イン領域４に約＋20Vの電圧を印加し、制御ゲー
ト電極６に加える制御ゲート電圧を0Vとする事
により、浮遊ゲート電極２からドレイン領域４に
フアウラ・ノルドハイム形のトンネル効果で電子
を放出して行なう。逆にデータの書込みは、ドレ
イン領域４を0Vとし、制御ゲート電極６に約＋
20Vの電圧を印加する事により、ドレイン領域４
から浮遊ゲート電極２にフアウラ・ノルドハイム
形のトンネル効果で電子を注入して行なう。

しかしながら、上記半導体記憶装置は微細化に
際して次の様な欠点を有している。すなわち、消
去の際にn⁺拡散領域よりなるドレイン領域４に
約20V程度の大きな電圧を印加するために、記憶
トランジスタを比例縮小則に沿つて微細化してゆ
くとき、ドレイン４とソース３間で空乏層がつな
がるパンチスルー現象や、ドレイン４とシリコン
基板１間のpn接合プレイクダウンが生じるため
に微細化が思う様に進まない欠点があつた。この
ような比例縮小による微細化ができない事は、こ
の半導体記憶装置のビツト密度が大きくできない
事を意味し、さらに読取速度を高速化できない事
を意味する。また、第１図の記憶素子を用いて記
憶セルアレイを構成するに際しては、ドレイン領
域４に直列に選択用トランジスタを付加しなけれ
ばならず、１記憶セルが２素子のトランジスタに
より構成される事となつて、記憶セル当りに要す
る面積がさらに大きくなつてしまうという欠点が
あつた。

本発明は上記の欠点を解消するためになされた
もので、ビツト密度が高く、しかも読取り速度の
速い不揮発性の半導体記憶装置を提供することを
目的とする。

まず本発明の概要を述べると、本発明において
は、浮遊ゲート形トランジスタのソース領域活性
領域（チヤンネルの形成される領域）、ドレイン
領域が形成される半導体基体とは完全に絶縁物で
離隔された半導体層を設け、この半導体層上に電
荷のやりとりが可能な絶縁簿膜を介して前記浮遊
ゲート形トランジスタの浮遊ゲート電極を配設し
た構造を導入することにより従来の欠点を除去し
ている。すなわち、この構造では、浮遊ゲート電
極と電荷のやりとりを行う半導体層よりなる電荷
量制御端子領域は前記半導体基体と絶縁物により
離隔されており、パンチスルー現象の怖れや、
pn接合耐圧とは無関係になつているため比例縮
小則に沿つて著しく微細化が可能な構造となつて
いる。したがつてビツト密度の高い、かつ読取り
速度の速い半導体記憶装置を得ることができる。
さらに、この浮遊ゲート形トランジスタは半導体
層よりなる電荷量制御端子を有する以外は、基本
的にセル当り１トランジスタで電気的に書換え可
能な半導体記憶装置が構成できる点でも高ビツト
密度化に適している。

以下、本発明の具体的な実施例を図面を参照し
て説明する。第２図は本発明の半導体記憶装置の
構造を示しており、第２図ａはその平面図で第２
図ｂ，ｃはそれぞれ第２図ａのＢ−B′線、Ｃ−
C′線に沿う矢視断面図である。第２図ａ，ｂ，ｃ
に示すように、例えばＰ形半導体基体１１上に、
ソース領域１３、活性領域１２、ドレイン領域１
４を配設する。さらに、分離用絶縁物質１６例え
ば酸化シリコン膜上にグラフオエピタキシイ技術
により単結晶シリコン層１７よりなる膜厚0.5μｍ
の電荷制御端子領域１８を配設する。上記Ｐ形半
導体基体１１の表面近傍の活性領域１２は、例え
ば10¹⁶cm^-3のボロン不純物を含むＰ形領域となつ
ており、この領域１２上に厚さ500Åの酸化シリ
コン膜よりなるゲート絶縁膜１９を介して厚さ
3000Åの多結晶シリコン膜よりなるＰ形またはｎ
形の浮遊ゲート電極層２０を設ける。上記単結晶
シリコン層１７よりなる電荷量制御端子領域１８
は、例えばボロン不純物を10¹⁸cm^-3以上含むP⁺形
領域に形成される。この電荷量制御端子領域１８
上の一部は、厚さ500Åの酸化シリコン膜２１を
介して前記浮遊ゲート電極層２０の一部とオーバ
ラツプしているが、この酸化シリコン膜２１の一
部を約150Åの薄い酸化シリコン膜よりなる絶縁
薄膜２２で形成し、この絶縁薄膜２２を介して電
荷量制御端子領域１８と浮遊ゲート電極層２０と
を対向させるようにしている。また、この浮遊ゲ
ート電極層２０上には、厚さが約8000Åの酸化シ
リコン膜よりなる第２のゲート絶縁膜２３を介し
て厚さ4000Åの多結晶シリコン層よりなるコント
ロールゲート電極配置２４が設けられている。こ
のコントロールゲート電極配線２４上には酸化シ
リコン膜よりなるフイールド絶縁膜２５が形成さ
れており、この上にアルミニウムの金属配線によ
るビツト線２６および電荷量制御線２７が設けら
れている。このビツト線２６はドレイン領域１４
とコンタクト領域２８で接続され、電荷量制御線
２７は電荷量制御端子領域１８とコンタクト領域
２９で接続される。なお、分離用絶縁物質１６と
しては酸化シリコン膜の代りに窒化シリコン膜又
は、酸化シリコン膜と窒化シリコン膜の二層膜等
を用いてもよい。

次に、上記のように構成された半導体記憶装置
の動作を説明する。ここで、浮遊ゲート電極２０
中に電子が注入された状態を情報“１”の状態と
定義し、逆に浮遊ゲート電極２０中から電子が放
出された状態を情報“０”の状態と定義する。情
報“１”を書込むには、まず電荷量制御端子２７
に0Vの電圧を印加し、電荷量制御端子領域１８
の電位を0Vとする。次いで、コントロールゲー
ト電極配線２４に＋15V、パルス幅１ｍＳの電圧
パルスを印加する。これによつて、約150Åの薄
い酸化シリコン膜２２を通して電子電荷量制御端
子領域１８から浮遊ゲート電極層２０へ電子が注
入され、情報“１”が書込まれる。

逆に情報“０”を書込む場合には、コントロー
ルゲート電極配線２４の電位を0Vに保つた状態
で電荷量制御端子２７に＋15V、パルス幅１ｍＳ
の電圧パルスを印加する。これによつて約150Å
の薄い酸化シリコン膜２２を通して電子が浮遊ゲ
ート電極層２０から電荷量制御端子領域１８へ放
出され、情報“０”が書込まれる。以上のような
書込み操作の結果、コントロールゲート電極２４
をゲートとし、ソース領域１３、ドレイン領域１
４を有するトランジスタの閾値電圧は情報
“１”、情報“０”でそれぞれ＋6V、＋1Vとな
る。

第３図に本発明による半導体記憶装置を適用し
た例えば２行×２列の４ビツトのメモリアレイ回
路を示す。各記憶セルQijのコントロールゲート
電極配線２４を行海に共通の選択線Giとして配
列し、ドレイン端子１４、電荷量制御端子２７を
列毎にそれぞれ共通のドレイン線Dj、電荷量制
御線Epjとして配列する。このドレイン線Djはビ
ツト線２６により構成される。各記憶セルQijの
ソース端子１３は列毎又は行毎に配列されたソー
ス線Siに接続される。

次に第３図のメモリセルアレイの選択書込み動
作を第４図のタイムチヤートを参照して説明す
る。例えば、ある記憶セルｉ，ｊに情報“１”を
選択的に書込むには対応する電荷量制御線EPjを
0Vにし、対応しない電荷量制御線EPk（ｋ≠ｊ）
を5Vにし、各選択線のうち対応する選択線Giの
みに15Vのパルスを印加する。この時、選択され
たメモリセルｉ，ｊのみで前述の原理に従つて浮
遊ゲート中に電子が注入されて情報“１”が書込
まれる。またセルｉ，ｊに情報“０”を選択的に
書込む場合には、対応する選択線Giを0Vに、対
応しない選択線Gk（ｋ≠ｉ）を5Vとし、対応す
る電荷量制御線EPjのみに15Vの電圧パルスを印
加する。この時、選択されているメモリセルｉ，
ｊのみの浮遊ゲート中から電子が放出され、情報
“０”が書込まれる。

なお、第３図では４ビツトアレイの場合を示し
ているが、本発明の半導体記憶装置はｎビツトに
拡張して構成できることは勿論である。また、２
個又は４個の浮遊ゲート型電界効果トランジスタ
に対して共用するように前記半導体層を設けても
よい。

上述したように本発明によれば、電荷量制御端
子領域はその周囲を完全に絶縁物により囲まれて
おり、前述したパンチスルー現象やPn接合ブレ
イクダウンの怖れがなく、比例縮小則に沿つて著
しく微細化が可能な構造としているので、ビツト
密度が高くかつ読取り速度の速い半導体記憶装置
を得ることができる。さらに本発明によれば、浮
遊ゲート形トランジスタは半導体層よりなる電荷
量制御端子領域を有する以外は基本的には１メモ
リセル当り１トランジスタで電気的に書換え可能
な構造としているので、いつそうの高ビツト密度
化が可能である。半導体層１８は多結晶シリコン
でもよいが、前述の様にグラフオエピタキシイ技
術を適用すれば容易に単結晶状態のものも実現で
きる。この場合には、単結晶上に配化膜を形成す
ることが製造時に膜厚を制御し易い事から配化膜
質の信頼性がよい利点がある。

【図面の簡単な説明】

第１図は従来の半導体記憶装置の構成断面図、
第２図ａ，ｂ，ｃは本発明の一実施例に係る半導
体記憶装置を示し、第２図ａはその平面図、第２
図ｂは第２図ａのＢ−B′線に沿う矢視断面図、
第２図ｃは第２図ａのＣ−C′線に沿う矢視断面
図、第３図は本発明の半導体記憶装置を適用した
メモリセルアレイ回路図、第４図は第３図の回路
の動作を説明するためタイムチヤートである。 １１……Ｐ形半導体基体、１２……活性領域、
１３……ソース領域、１４……ドレイン領域、１
６……分離用絶縁物質、１７……半導体層、１８
……電荷量制御端子領域、２０……浮遊ゲート電
極、２２……絶縁薄膜。

Claims (1)

1. 【特許請求の範囲】 １ 素子分離領域、ソース・ドレイン領域及び活
   性領域を有する半導体基体と、 前記活性領域上に形成された第１の絶縁膜と、 前記絶縁膜上に形成された浮遊ゲート電極層
   と、 前記浮遊ゲート電極層上に形成された第２の絶
   縁膜と、 前記第２の絶縁膜上に形成されたコントロール
   ゲート電極配線と、 前記浮遊ゲート電極層と並設され、その端部が
   第３の絶縁膜を介して少なくとも一部が前記浮遊
   ゲート電極層と重なるよう形成された電荷量制御
   領域と、 を具備し、前記半導体基体、前記浮遊ゲート電極
   層、前記コントロールゲート電極配線及び前記電
   荷量制御領域が異なる層の配線であり、又、前記
   浮遊ゲート電極と前記電荷量制御領域間で前記絶
   縁薄膜を介して電荷のやりとりを行なうことによ
   り、前記浮遊ゲート電極中の電荷量を制御して記
   憶作用を持たしめたことを特徴とする半導体記憶
   装置。